JP2018088464A - 半導体装置 - Google Patents
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Abstract
【課題】SiC基板を利用する半導体装置は高温で使用できるが、温度差が過大となると損傷する。そこでSiC基板内の温度差が判明する半導体装置を提供する。
【解決手段】SiC基板を利用する半導体装置の周辺耐圧領域には、アクティブ領域内の半導体基板の表面より裏面側に変位した高さに半導体基板の表面が位置している掘り込み構造が形成されている。それを利用し、アクティブ領域内の半導体基板の表面と、掘り込まれた半導体基板の表面の双方に温度検知素子を形成する。SiC基板内の最大温度差によく相関する温度差が検知できる。
【選択図】図1
【解決手段】SiC基板を利用する半導体装置の周辺耐圧領域には、アクティブ領域内の半導体基板の表面より裏面側に変位した高さに半導体基板の表面が位置している掘り込み構造が形成されている。それを利用し、アクティブ領域内の半導体基板の表面と、掘り込まれた半導体基板の表面の双方に温度検知素子を形成する。SiC基板内の最大温度差によく相関する温度差が検知できる。
【選択図】図1
Description
本明細書では、半導体装置を開示する。
特許文献1と2に、温度検知素子を有する半導体装置が開示されている。特許文献1の半導体装置は、半導体基板内で最も高温となる位置に温度検知素子を形成し、その検知温度に基づいてゲート電極に印加する電圧を制御して半導体装置の過熱を防止する。特許文献2の半導体装置は、2個のゲートパッドを備えており、第1のゲートパッドに導通している第1ゲート電極群と、第2のゲートパッドに導通している第2ゲート電極群を備えている。第1ゲート電極群が配置されている範囲に第1温度検知素子を形成し、第2ゲート電極群が配置されている範囲に第2温度検知素子を形成し、第1温度検知素子の検知温度によって第1ゲートパッドに印加する電圧を制御し、第2温度検知素子の検知温度によって第2ゲートパッドに印加する電圧を制御する。これによって半導体装置の過熱を防止する。
SiCからなる半導体基板を利用する半導体装置は高温環境下で利用することができる反面、半導体基板内の温度差が大きくなりがちであり、その温度差が過大になると半導体装置を固定するとともに半導体装置に対する導通を確保する接合層が破壊されやすい。従来の技術は、半導体装置の過熱を防止する技術であり、半導体基板内の温度差を検出するものでない。特許文献1の技術では、1個の温度検知素子しか用意されておらず、温度差を検出できない。特許文献2の技術でも、第1のゲートパッドに導通している第1ゲート電極群の配置範囲の温度と、第2のゲートパッドに導通している第2ゲート電極群の配置範囲の温度の夫々を検知するにとどまっており、半導体基板内に生じている温度差を検知するものでない。
本明細書は、半導体基板に生じている温度差を検知することができる半導体装置を開示する。
本明細書は、SiCからなる半導体基板に第1温度検知素子と第2温度検知素子とが形成されている半導体装置を開示する。半導体基板は、半導体基板の表面に形成されている表面電極と半導体基板の裏面に形成されている裏面電極の間の抵抗を制御する半導体構造が形成されているアクティブ領域と、アクティブ領域の外周側に位置している周辺耐圧領域を備えている。周辺耐圧領域には、アクティブ領域内の半導体基板の表面より裏面側に変位した高さに半導体基板の表面が位置している掘り込み構造が形成されている。第1温度検知素子は、アクティブ領域内の半導体基板の表面上に形成されており、第2温度検知素子は、裏面側に変位した高さに位置している半導体基板の表面(掘り込まれた表面)上に形成されている。第1温度検知素子と第2温度検知素子は、双方とも、p型半導体領域とn型半導体領域を備えており、そのp型半導体領域とn型半導体領域は、半導体基板の表面を観察したときに接触している。
半導体装置が動作する場合、アクティブ領域は相対的に高温となる(以下では高温領域と呼ぶ)。中でも半導体基板の表面近傍が最も高温となる。その一方において、周辺耐圧領域は相対的に低温となる(以下では低温領域と呼ぶ)。中でも半導体基板の裏面近傍が最も低温となる。
第1温度検知素子はアクティブ領域内の半導体基板表面に形成されており、半導体基板内の最高温度に近い温度を検知する。第2温度検知素子は周辺耐圧領域内において裏面側に掘り込まれた高さに形成されており、半導体基板内の最低温度に近い温度を検知する。上記構成を備えている半導体装置によると、半導体基板に生じている温度差に近い温度差を検知できる。検知した温度差は、半導体基板に生じている温度差によく相関し、検知した温度差に基づいて制御すれば、実際の温度差に基づいて制御するのと同等な制御が可能となる。SiC基板を利用する半導体装置を的確に保護しながら利用することが可能となる。
第1温度検知素子はアクティブ領域内の半導体基板表面に形成されており、半導体基板内の最高温度に近い温度を検知する。第2温度検知素子は周辺耐圧領域内において裏面側に掘り込まれた高さに形成されており、半導体基板内の最低温度に近い温度を検知する。上記構成を備えている半導体装置によると、半導体基板に生じている温度差に近い温度差を検知できる。検知した温度差は、半導体基板に生じている温度差によく相関し、検知した温度差に基づいて制御すれば、実際の温度差に基づいて制御するのと同等な制御が可能となる。SiC基板を利用する半導体装置を的確に保護しながら利用することが可能となる。
掘り込み構造は、周辺耐圧領域による耐圧性能の確保のために汎用される構造であり、その構造を第2温度検知センサの形成に流用することができる。周辺耐圧領域の温度検知のために半導体基板が大型化することはない。実際には、周辺耐圧領域における掘り込み構造は、耐圧性能の向上と最低温度に近い温度を検知することの双方に寄与している。後者を主目的とする掘り込み構造であっても、本明細書に記載に技術を活用していることになる。
また、相互に接触して温度に関する情報を出力するp型半導体領域とn型半導体領域の組み合わせに関し、半導体基板の表面を観察したときに接する構造と、半導体基板を縦断面視したときに接する構造がありえる。本技術では、前者の構造を用いる。前者の構造によると、半導体基板内における温度検知位置を正確に調整することが可能であり、実際の温度差によく相関する温度差を安定して検知することが可能となる。
また、相互に接触して温度に関する情報を出力するp型半導体領域とn型半導体領域の組み合わせに関し、半導体基板の表面を観察したときに接する構造と、半導体基板を縦断面視したときに接する構造がありえる。本技術では、前者の構造を用いる。前者の構造によると、半導体基板内における温度検知位置を正確に調整することが可能であり、実際の温度差によく相関する温度差を安定して検知することが可能となる。
以下、実施例について添付図面を参照して説明する。半導体装置2は、縦型のMOSFET(Metal-Oxide Semiconductor Field Effect Transistorの略)である。図1に示すように、半導体装置2は、アクティブ領域100と、周辺耐圧領域110と、を有している。周辺耐圧領域110は、アクティブ領域100の電界を緩和する領域であり、アクティブ領域100の外周側に形成されている。半導体基板10は、SiCからなる基板である。
アクティブ領域100内の半導体基板10の表面には、複数のトレンチ22が形成されている。トレンチ22の壁面には、ゲート絶縁膜24が形成されている。トレンチ22内には、ゲート電極26が形成されている。ゲート電極26の表面には、層間絶縁膜28が形成されている。
アクティブ領域100内の半導体基板10には、n+型のドレイン領域11、n−型のドリフト領域12、p型のボディ領域14、n型のソース領域16、p+型のコンタクト領域18が形成されている。ソース領域16は、半導体基板10の表面に露出する範囲に形成されている。ソース領域16は、ゲート絶縁膜24に接している。コンタクト領域18は、半導体基板10の表面に露出する範囲に形成されており、2つのソース領域16の間に形成されている。ボディ領域14は、ソース領域16及びコンタクト領域18の下側に形成されている。ボディ領域14は、ソース領域16の下側でゲート絶縁膜24に接している。ドリフト領域12は、ボディ領域14の下側に形成されている。ドリフト領域12は、ボディ領域14によってソース領域16から分離されている。ドリフト領域12は、トレンチ22の下端部のゲート絶縁膜24と接している。ドリフト領域12の下側には、ドレイン領域11が形成されている。半導体基板10の表面であり、トレンチ22が形成されていない部分には、上部電極(図示省略)が設けられる。ドレイン領域11の下側には裏面電極(図示省略)が形成される。表面電極は、半導体装置2のソース電極として動作し、裏面電極は、半導体装置2のドレイン電極として動作する。
半導体基板10の表面上で、2つのトレンチ22の間の領域に、第1温度検知部30が形成されている。第1温度検知部30は、絶縁膜32と、第1温度検知素子36と、層間絶縁膜38と、を備えている。絶縁膜32は、第1温度検知素子36の下面及び側面を覆っている。第1温度検知素子36は、p型半導体層34と、n型半導体層35と、を有している。p型半導体層34とn型半導体層35は、pn接合している。p型半導体層34とn型半導体層35は、半導体基板10の表面に沿う方向(水平方向)に並んで配置されている。層間絶縁膜38は、第1温度検知素子36の上面の一部に設けられており、p型半導体層34とn型半導体層35を跨って形成されている。
周辺耐圧領域110内の半導体基板10の表面には、絶縁膜42を介して小信号パッド40が形成されている。小信号パッド40には、アクティブ領域100内のゲート電極26等が接続されている。
周辺耐圧領域110内の半導体基板10には、n型のドリフト領域12、p型のボディ領域14、p+型のコンタクト領域18が形成されている。半導体基板10の表面には、トレンチ50が形成されている。トレンチ50は、小信号パッド40よりも外側に形成されている。トレンチ50は、コンタクト領域18とボディ領域14を貫通して、ドリフト領域12にまで達している。トレンチ50の内壁には、絶縁膜42が形成されている。トレンチ50の底面には、絶縁膜42を介して第2温度検知素子60が構成されている。第2温度検知素子60は、p型半導体層62と、n型半導体層64と、を有している。p型半導体層62とn型半導体層64は、pn接合している。p型半導体層62とn型半導体層64は、水平方向に並んで配置されている。トレンチ50の下部には、複数のFLR(Field Limiting Ringの略)54が設けられている。トレンチ50の底面にFLR54を設けることによって、半導体装置2の耐圧性能が向上する。なお、トレンチ50が、「掘り込み構造」に対応する。
半導体装置2の動作について簡単に説明する。ゲート電極26にゲートオン電位(ゲート閾値よりも高い電位)を印加すると、ゲート絶縁膜24に接する範囲のボディ領域14にチャネル(反転層)が形成される。すると、チャネルによってソース領域16とドリフト領域12が接続され、半導体装置2がオンする。即ち、ドレイン層、チャネル、及び、ソース領域16を介して、表面電極へ電流が流れる。ゲート電極26にゲートオフ電位(ゲート閾値以下の電位)を印加すると、チャネルが消滅し、半導体装置2がオフする。なお、半導体装置2がオフしている状態において、ボディ領域14とドリフト領域12とのpn接合から広がる空乏層がFLR54に到達すると、FLR54とドリフト領域12のpn接合から空乏層が広がる。これにより、FLR54が設けられていない半導体装置と比較して、半導体装置2の耐圧が向上する。
半導体装置2を動作させると、電流が流れるアクティブ領域100の温度が高くなる。アクティブ領域100において、表面近傍(特にドリフト領域12とボディ領域14のpn接合面)が最も高温となる(以下では、高温領域と呼ぶ)。第1温度検知素子36は、高温領域の上方に形成されており、高温領域の温度を検知することができる。一方、電流が流れない周辺耐圧領域110の温度は、アクティブ領域100ほど高くならない。周辺耐圧領域110において、半導体基板10の裏面側が、最も低温となる(以下では、低温領域と呼ぶ)。第2温度検知素子60は、トレンチ50の下部に形成されているため、半導体基板10の裏面との距離が比較的に短い。このため、例えば、第2温度検知素子60が半導体基板10の表面に形成されている場合と比較して、第2温度検知素子60によって検知される温度(以下では、検知温度T2)と低温領域の温度の相関が高い。従って、検知温度T2に基づいて、低温領域の温度をより正確に求めることができる。この結果、検知温度T1及び検知温度T2に基づいて、高温領域と低温領域の温度差TDを求めることができる。
また、半導体装置2の上面は、はんだなどの接合材を介して電極ブロック(図示省略)に接合され、半導体装置2の下面は、はんだなどの接合材を介してリードフレーム(図示省略)に接合される。上述のように、半導体基板10は、SiCからなっている。このため、半導体装置2は、半導体基板10がSiからなる場合などと比較して、高温での動作が可能である。半導体装置2が高温で動作すると、高温領域と低温領域の温度差TDも大きくなり、半導体装置2に生じる歪も大きくなる。半導体装置2に生じる歪が大きくなると、接合材が破壊される可能性が高くなる。このため、本実施例の半導体装置2は、温度差TDが、接合材が破壊される可能性のある温度に到達する前に、ゲート電極26に印加する電圧を小さくして、半導体装置2に流れる電流を制限するように構成されている。これにより、接合材が破壊されることを防止することができる。すなわち、SiCからなる半導体基板10を利用する半導体装置2を的確に保護しながら利用することが可能となる。
(半導体装置2の製造方法)
次いで、図2〜図5を参照して、半導体装置2の製造方法について説明する。なお、以下では、第1温度検知部30、第2温度検知素子60を形成するための工程について説明する。その他の構成要素を形成する工程は、既知の製造技術を利用することができるので、その説明を省略する。図2において、半導体基板10の表面全体、及び、トレンチ50の内壁に、絶縁膜142が形成されている。2つのソース領域16の間であり、コンタクト領域18の上には、第1温度検知部30を生成するための絶縁膜132が形成されている。
次いで、図2〜図5を参照して、半導体装置2の製造方法について説明する。なお、以下では、第1温度検知部30、第2温度検知素子60を形成するための工程について説明する。その他の構成要素を形成する工程は、既知の製造技術を利用することができるので、その説明を省略する。図2において、半導体基板10の表面全体、及び、トレンチ50の内壁に、絶縁膜142が形成されている。2つのソース領域16の間であり、コンタクト領域18の上には、第1温度検知部30を生成するための絶縁膜132が形成されている。
まず、絶縁膜132上に第1温度検知層134を形成し、トレンチ50の下部に第2温度検知層162を形成する(図3)。第1温度検知層134及び第2温度検知層162は、ノンドープポリシリコンからなっている。第1温度検知層134及び第2温度検知層162の形成方法としては、まず、絶縁膜142の上面にポリシリコン膜を成膜する。次いで、フォトリソグラフィの技法を用いて、第1温度検知素子36を設ける領域の上面にフォトレジスト(図示省略)を作成する。そして、フォトレジストが形成されていない領域に成膜されているポリシリコン膜を、エッチングする。なお、トレンチ50内に充填されているポリシリコン膜については、トレンチ50の下部にポリシリコン膜が残存するように、エッチング深さを調整する。その後、溶剤などによって、フォトレジストを除去する。これにより、第1温度検知層134及び第2温度検知層162が形成される。
次いで、p型半導体層34、62を形成する(図4)。具体的には、p型半導体層34、62を形成しない領域にフォトレジストを形成する。そして、フォトレジストが形成されていない領域の第1温度検知層134及び第2温度検知層162に、p型不純物を注入する。その後、フォトレジストを除去する。これにより、p型半導体層34、62が形成される。
次いで、n型半導体層35、64を形成する(図5)。具体的には、n型半導体層35、64を形成しない領域にフォトレジストを形成する。そして、フォトレジストが形成されていない領域の第1温度検知層134及び第2温度検知層162に、n型不純物を注入する。その後、フォトレジストを除去する。これにより、n型半導体層35、64が形成され、第1温度検知素子36及び第2温度検知素子60が形成される。
その後に、アクティブ領域100内に形成されている絶縁膜142を除去する。これにより、周辺耐圧領域110に、絶縁膜42が残存する。次いで、アクティブ領域100内に層間絶縁膜を形成する。具体的には、層間絶縁膜28、38、及び、絶縁膜32の端部を形成しない領域にフォトレジストを形成し、フォトレジストが形成されていない領域の層間絶縁膜をエッチングする。これにより、層間絶縁膜28、38、及び、絶縁膜32が形成され、図1の半導体装置2が完成する。
上述のように、第1温度検知素子36及び第2温度検知素子60を、フォトリソグラフィの技法を用いて形成することができる。この場合、第1温度検知素子36及び第2温度検知素子60のpn接合面を精度よく形成することができる。すなわち、第1温度検知素子36及び第2温度検知素子60のpn接合面を所望の位置に形成することができる。従って、第1温度検知素子36及び第2温度検知素子60によって、安定的に温度を検知することができる。この結果、第1温度検知素子36及び第2温度検知素子60に検知される温度を用いて、接合材が破壊される前に、ゲート電極26に印加する電圧の制限を適切に実行することができる。
また、トレンチ50の底面にFLR54を設ける構造は、周辺耐圧領域110による耐圧性能の確保のために汎用される構造である。このため、周辺耐圧領域110のトレンチ50に第2温度検知素子60を設けることで、半導体基板10を大型化する必要がない。また、低温領域の温度を精度よく検知することができる。
なお、「掘り込み構造」は、メサ段差部であってもよい。この場合、メサ段差部に第2温度検知素子60を形成すればよい。このような構成によっても、低温領域の温度を正確に検知することができる。
また、本実施例では、nチャネル型のMOSFETについて説明したが、pチャネル型のMOSFETに本明細書に開示の技術を適用してもよい。上記の実施形態において、n型領域とp型領域を反転させることで、pチャネル型のMOSFETが得られる。
また、本実施例では、MOSFETについて説明したが、IGBTに本明細書に開示の技術を適用してもよい。
以上、各実施例について詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
2 :半導体装置
10 :半導体基板
11 :ドレイン領域
12 :ドリフト領域
14 :ボディ領域
16 :ソース領域
18 :コンタクト領域
22 :トレンチ
24 :ゲート絶縁膜
26 :ゲート電極
28 :層間絶縁膜
30 :第1温度検知部
32 :絶縁膜
34 :p型半導体層
35 :n型半導体層
36 :第1温度検知素子
38 :層間絶縁膜
40 :小信号パッド
42 :絶縁膜
50 :トレンチ
60 :第2温度検知素子
62 :p型半導体層
64 :n型半導体層
100 :アクティブ領域
110 :周辺耐圧領域
10 :半導体基板
11 :ドレイン領域
12 :ドリフト領域
14 :ボディ領域
16 :ソース領域
18 :コンタクト領域
22 :トレンチ
24 :ゲート絶縁膜
26 :ゲート電極
28 :層間絶縁膜
30 :第1温度検知部
32 :絶縁膜
34 :p型半導体層
35 :n型半導体層
36 :第1温度検知素子
38 :層間絶縁膜
40 :小信号パッド
42 :絶縁膜
50 :トレンチ
60 :第2温度検知素子
62 :p型半導体層
64 :n型半導体層
100 :アクティブ領域
110 :周辺耐圧領域
Claims (1)
- SiCからなる半導体基板に第1温度検知素子と第2温度検知素子とが形成されている半導体装置であり、
前記半導体基板は、前記半導体基板の表面に形成されている表面電極と前記半導体基板の裏面に形成されている裏面電極の間の抵抗を制御する半導体構造が形成されているアクティブ領域と、前記アクティブ領域の外周側に位置するととともに前記アクティブ領域内の前記半導体基板の表面より裏面側に変位した高さに前記半導体基板の表面が位置している掘り込み構造が形成されている周辺耐圧領域を有し、
前記第1温度検知素子は、前記アクティブ領域内の前記半導体基板の表面上に形成されており、
前記第2温度検知素子は、裏面側に変位した高さに位置している前記表面上に形成されており、
前記第1温度検知素子と前記第2温度検知素子は、前記半導体基板の表面を観察したときに接触しているp型半導体領域とn型半導体領域を備えている半導体装置。
Priority Applications (1)
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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JP7467918B2 (ja) | 2020-01-09 | 2024-04-16 | 富士電機株式会社 | 半導体装置 |
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- 2016-11-28 JP JP2016230529A patent/JP2018088464A/ja active Pending
Cited By (1)
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