JP2018073992A - 半導体素子実装用基板および半導体装置 - Google Patents

Abstract

【課題】 接合材溜まりができるのを抑制することができる半導体素子実装用基板および半導体装置を提供すること。【解決手段】 本発明の実施形態に係る半導体素子実装用基板１は、基板２と、金属板３を備えている。基板２は、第１貫通孔１１と、下面に第１貫通孔１１を取り囲んだ第１メタライズ層３１と、を有し、セラミックから成る。金属板３は、上面に半導体素子４を実装する実装領域３ａと実装領域３ａを取り囲んだ周辺領域３ｂとを有しているとともに、周辺領域３ｂが第１メタライズ層３１と接合材８を介して接合されている。第１メタライズ層３１は、金属板３を取り囲んだ、第１メタライズ領域３１ａと、第１メタライズ領域３１ａと連続しているとともに、第１メタライズ領域３１ａから基板２の外縁まで位置した、第２メタライズ領域３１ｂとを有している。【選択図】 図３

Description

本発明は、半導体素子を実装するための半導体素子実装用基板、およびそれを用いた半導体装置に関するものである。

近年、高周波の信号で作動する半導体素子等を収容する半導体素子実装用基板が知られている。このような半導体素子等は、作動する際に熱が生じる。この熱を外部に放熱させるために、半導体素子等を金属板の上面に実装した半導体実装用基板が開示されている（特許文献１参照）。

特開２０１４−１１４３５号公報

特許文献１に開示された技術は、セラミックから成る基板に貫通孔が設けられており、貫通孔を取り囲んでメタライズ層が設けられている。このメタライズ層と、金属板とが接合材を介して接合される。

特許文献１に開示された技術では、基板と金属板を接合する際に、基板に設けられたメタライズ層に沿って接合材が広がる。このとき、一部に接合材が溜まったり、一部に接合材が不足したりする場合があった。

本発明の一実施形態に係る半導体素子実装用基板は、基板と、金属板を備えている。基板は、貫通孔と、下面に貫通孔を取り囲んだメタライズ層と、を有し、セラミックから成る。金属板は、上面に半導体素子を実装する実装領域と実装領域を取り囲んだ周辺領域とを有しているとともに、周辺領域がメタライズ層と接合材を介して接合されている。メタライズ層は、金属板を取り囲んだ、第１メタライズ領域と、第１メタライズ領域と連続しているとともに、第１メタライズ領域から基板の外縁まで位置した、第２メタライズ領域とを有している。

本発明の一実施形態に係る半導体装置は、上記の半導体素子実装用基板と、半導体素子実装用基板の金属板の上面に実装された、半導体素子と、半導体素子実装用基板の上面を取り囲んで形成された枠体と、枠体の上端に接合された蓋体とを備えている。

本発明の一実施形態に係る半導体素子実装用基板によれば、基板に金属板を接合する際の接合性を向上することができる半導体素子実装用基板、およびそれを用いた半導体装置を提供することができる。

本発明の一実施形態に係る半導体素子実装用基板の構成を示す上面からの斜視図である。 本発明の一実施形態に係る半導体素子実装用基板の構成を示す下面からの斜視図である。 本発明の一実施形態に係る半導体素子実装用基板の構成を示す下面からの平面図である。 本発明の一実施形態に係る半導体素子実装用基板の構成を示す上面からの分解斜視図である。 本発明の一実施形態に係る半導体素子実装用基板の構成を示す下面からの分解斜視図である。 図５に示す本発明の一実施形態に係る半導体素子実装用基板の構成のうち、Ｘの部分の拡大図である。 本発明の一実施形態に係る半導体素子実装用基板の構成を示す上面からの平面図である。 本発明の一実施形態である半導体素子実装用基板の構成を示す側面図および図７の断面図であり、図８（ａ）は側面図であり、図８（ｂ）は図７のＡ−Ａ線での断面図、図８（ｃ）は図７のＢ−Ｂ線での断面図である。 本発明の他の実施形態に係る半導体素子実装用基板の構成を示す下面からの平面図である。 本発明の他の実施形態である半導体素子実装用基板の構成を示す下面からの斜視図である。 本発明の他の実施形態である半導体素子実装用基板に枠体が設けられた構成の上面からの斜視図である。 本発明の一実施形態である半導体装置の構成を示す上面からの斜視図である。 本発明の一実施形態である半導体装置の構成を示す上面からの分解斜視図である。

以下、本発明の一実施形態に係る半導体素子実装用基板および半導体装置について、図面に基づき詳細に説明する。

＜半導体素子実装用基板の構成＞
図１は、本発明の一実施形態に係る半導体素子実装用基板の構成を示す上面からの斜視図である。図２は、本発明の一実施形態に係る半導体素子実装用基板の構成を示す下面からの斜視図である。図３は、本発明の一実施形態に係る半導体素子実装用基板の構成を示す下面からの平面図である。図４は、本発明の一実施形態に係る半導体素子実装用基板の構成を示す、上面からの分解斜視図である。図５は、本発明の一実施形態に係る半導体素子実装用基板の構成を示す下面からの分解斜視図である。図６は、図５に示す本発明の一実施形態に係る半導体素子実装用基板の構成のうち、Ｘの部分の拡大図である。図７は、本発明の一実施形態に係る半導体素子実装用基板の構成を示す上面からの平面図である。図８は、本発明の一実施形態である半導体素子実装用基板の構成を示す側面図および図７の断面図であり、図８（ａ）は側面図であり、図８（ｂ）は図７のＡ−Ａ線での断面図、図８（ｃ）は図７のＢ−Ｂ線での断面図である。これらの図において半導体素子実装用基板１は、基板２および金属板３を備えている。

図１、図２および図７に示すように、基板２は、例えば平面視において矩形状である。基板２は、平面視において大きさは例えば５ｍｍ×５ｍｍ〜５０ｍｍ×５０ｍｍであり、厚みは０．５ｍｍ〜５ｍｍである。基板２は、例えば、酸化アルミニウム質焼結体、ムライト質焼結体、炭化珪素質焼結体、窒化アルミニウム質焼結体または窒化珪素質焼結体のようなセラミック材料、またはガラスセラミック材料またはエポキシ樹脂等の樹脂材料から成る。

基板２は、貫通孔１１（以下、説明の都合上、第１貫通孔１１ともいう）を有している
。第１貫通孔１１は、基板２に形成されており、基板２の下面において、周囲にメタライズ層３１（以下、説明の都合上、第１メタライズ層３１ともいう）が形成されている。第１貫通孔１１は、平面視において、例えば矩形状であって、大きさは１ｍｍ×１ｍｍ〜３８ｍｍ×３８ｍｍである。第１貫通孔１１は、半導体素子が収容されるので、半導体素子が収容される十分な大きさが確保されている。

また、第１貫通孔１１は、平面視において、中心が基板２の中心よりも外縁に位置してもよい。つまり、平面視において第１貫通孔１１は基板２に対して偏って形成されている。このため、基板２には、第１貫通孔１１が形成されていない基板２の中心に近い領域にスペースを確保することができる。このことによって、基板２は、収容される半導体素子と電気的に接続される、基板２上面の第１貫通孔１１の周囲における電極のスペースを確保することができる。さらに、半導体素子実装用基板１は、基板２上面の第１貫通孔１１の周囲におけるスペースに他の半導体素子または電子部品を実装して収納することができる。また、基板２の上面に実装される他の半導体素子からの熱を、基板２を介して外部の回路基板に放熱しやすくすることができる。

図３に示すように、第１メタライズ層３１は、基板２の下面であって、第１貫通孔１１の外縁を取り囲むものである。第１メタライズ層３１は、例えば、タングステン、モリブデンおよびマンガン等の金属材料から成る。また、第１メタライズ層３１は、基板２の下面であって第１貫通孔１１の外縁を取り囲むようにメタライズ層の形態で設けられ、その表面に電界めっきまたは無電解めっきによって金またはニッケル等の金属材料から成るめっき層が形成される。

また、第１貫通孔１１は、基板２に対して偏って形成されている場合には、平面視において、第１メタライズ層３１も基板２に対して偏って形成されている。このため、平面視において、第１メタライズ層３１の外縁から基板２の外縁までの幅を狭くすることができる。このため、基板２と第１メタライズ層３１との間の熱膨張の差による応力を抑制することができる。また、このとき、第１メタライズ層３１が基板２の外縁まで形成されている場合には、表面に電界めっきをかける際に効率よくめっきをかけることができる。

図４に示すように、金属板３は、基板２の下面に第１貫通孔１１を塞いで設けられている。金属板３は、上面の中央部分に半導体素子を実装する実装領域３ａと、実装領域３ａを取り囲む周辺領域３ｂとを有している。この周辺領域３ｂが第１メタライズ層３１と重なって貫通孔３１を塞いでいる。金属板３は、平面視において例えば矩形状であって、大きさは１．５ｍｍ×１．５ｍｍ〜３８．５ｍｍ×３８．５ｍｍである。厚みは、０．５ｍｍ〜３ｍｍである。金属板３は、例えば、鉄、ニッケル、コバルトおよびクロム等からなる金属材料またはこれらを含む合金からなり、その表面に電界めっきまたは無電解めっきによって設けられる、金またはニッケル等のめっき層から成る。金属板３が金属材料から成ることによって、上面に実装される半導体素子の使用時に半導体素子から熱が発生しても、金属板３を介して外部の回路基板に熱を逃がしやすくすることができる。

図３および図５に示すように、第１メタライズ層３１は、第１メタライズ領域３１ａと第２メタライズ領域３１ｂで構成されている。第１メタライズ領域３１ａと第２メタライズ領域３１ｂは連続して設けられている。なお、図面では、第１メタライズ領域３１ａと第２メタライズ領域２ｂとの境界は、破線で示している。

図４、図５および図８に示すように、第１メタライズ領域３１ａは、下面視において、基板２の下面であって第１貫通孔１１の周囲を取り囲み、金属板３の外縁よりも大きい。このため、接合材８を用いて接合する際に、接合材８が金属板３の側面に広がりやすくなる。また、金属板３の側面と第１メタライズ領域３１ａとの間に接合材８が設けられるこ
とになる。これにより、金属板３と第１メタライズ領域３１ａとの間の接合強度が向上しやすくなる。第１メタライズ領域３１ａは、平面視において、例えば矩形状であり、大きさは２ｍｍ×２ｍｍ〜４０ｍｍ×４０ｍｍである。厚みは、０．０１ｍｍ〜０．１ｍｍである。また、第１メタライズ領域３１ａは、外縁から金属板３の側面までの幅が一定になるように設けられることがよい。その結果、半導体素子実装用基板１は、金属板３と第１メタライズ領域３１ａとの間に連続して、一定量の接合材８を設けやすくできる。このことから、金属板３と第１メタライズ領域３１ａとの接合性を安定して維持することができる。

また、第２メタライズ領域３１ｂは、第１メタライズ領域３１ａと連続して設けられている。第２メタライズ領域３１ｂが設けられていることによって、第１メタライズ領域３１ａのみの場合と比較して、余剰の接合材８の広がりを第２メタライズ領域３１ｂに促すことができる。第２第１メタライズ層３１ｂは、平面視において、例えば矩形状であり、大きさは２ｍｍ×２ｍｍ〜４０ｍｍ×４０ｍｍである。厚みは、０．０１ｍｍ〜０．１ｍｍである。

また、第２メタライズ領域３１ｂの長手方向の長さは、第１メタライズ領域３１ａの長手方向の長さよりも短くてもよい。この場合には、接合材８によって金属板３を第１メタライズ領域３１ａに接合する際に、金属板３と第１メタライズ領域３１ａとの接合強度を向上させることができる。なぜならば、そもそも、第２メタライズ領域３１ｂの長手方向の長さが第１メタライズ領域３１ａの長手方向の長さと同じあるいは長い場合には、余分な接合材８を第２メタライズ領域３１ｂに流すことができる。さらに、第２メタライズ領域３１ｂの長手方向の長さは、第１メタライズ領域３１ａの長手方向の長さよりも短いと、第２メタライズ領域３１ｂに接合材８が流れすぎることを抑制することができる。その結果、半導体素子実装用基板１は、金属板３と第１メタライズ領域３１ａとの接合性を安定して維持しやすくできる。さらに、第２メタライズ領域３１ｂは、長手方向の長さが第１メタライズ領域３１ａの長手方向よりも短く、第２メタライズ領域３１ｂの長手方向の対辺が近接する第１メタライズ領域３１ａの角部よりも内側の方向（第２メタライズ領域３１ｂの長手方向の長さが短くなる方向）に設けられてもよい。これにより、接合材８が金属板３の角部と第１メタライズ領域３１ａとの間に余剰に設けられることを抑制することができる。その結果、基板２、金属板３、第１メタライズ層３１および接合材８の熱膨張、熱収縮により、金属板３の角部の周辺に生じる熱応力を低減することができる。よって、半導体素子実装用基板１は、金属板３の角部を起点とした、基板２および接合材８に生じるクラックおよび割れ、第１メタライズ領域３１ａが基板２から剥がれることを抑制することができる。

また、基板２は、金属板３の角部とこの角部に近接する基板２の外縁との間に第１メタライズ層３１および接合材８が設けられないことにより、基板２、金属板３、第１メタライズ層３１および接合材８の熱膨張、熱収縮によって基板２の外縁に生じる熱応力を低減することができる。よって、半導体素子実装用基板１は、基板２の外縁を起点として生じるクラックおよび割れを抑制することができる。

また、第１メタライズ領域３１ａの角部の形状は、曲線形状であってもよい。第１メタライズ領域３１ａの角部の形状が曲線形状であることによって、接合材８の流れを制御しやすくなる。さらには、第１メタライズ領域３１ａは、金属板３の角部と第１メタライズ領域３１ａとの間に余剰の接合材８が設けられることを抑制することができる。これにより、半導体素子実装用基板１は、金属板３と第１メタライズ領域３１ａとの接合性を安定して維持しやすくできる。また、基板２、金属板３、第１メタライズ層３１および接合材８の熱膨張差によって、金属板３の角部周辺に生じる熱応力を低減することができる。

また、金属板３は、下面視において、角部の形状が曲線形状であってもよい。これにより、半導体素子実装用基板１は、基板２、金属板３、第１メタライズ層３１および接合材８の熱膨張差によって生じる熱応力が金属板３の角部に集中することを抑制することができる。さらには、金属板３は、下面視において、角部の形状が第１メタライズ領域３１ａの角部と同一の形状であってもよい。これにより、下面視において、金属板３の角部に設けられる接合材８の幅（基板２の下面に対して水平方向の幅）を一定にすることができる。その結果、半導体素子実装用基板１は、基板２、金属板３、第１メタライズ層３１および接合材８の熱膨張差によって生じる熱応力が金属板３および第１メタライズ領域３１ａの角部の局所に集中することを抑制することができる。

また、第２メタライズ領域３１ｂは、第１メタライズ領域３１ａのうち、基板２の外縁に近接する１辺のみから基板２の外縁の方向に延びていてもよい。このため、基板２の外縁から第１メタライズ領域３１ａまでの長さとなる第２メタライズ領域３１ｂの幅を短くすることができる。その結果、第１メタライズ領域３１ａと連続して設けられている。

また、第２メタライズ領域３１ｂは、基板２の角部と間が空いていてもよい。基板２の角部まで第２メタライズ領域３１ｂが設けられないことにより、基板２と第２メタライズ領域３１ｂとの間に生じる熱膨張差による熱応力を抑制することができる。さらには、第１メタライズ領域３１ａは、外縁が基板２の外縁と間が空いていてもよい。第１メタライズ領域３１ａが基板２の外縁まで設けられないことにより、基板２と第１メタライズ領域３１ａとの間に生じる熱膨張差による熱応力を低減することができる。また、基板２の外縁を起点として生じるクラックおよび割れを抑制することができる。

基板２には、複数の貫通孔が形成されていてもよい。複数の貫通孔は、例えば第２貫通孔１２、第３貫通孔１３および第４貫通孔１４である。また、基板２の下面には、複数の貫通孔に合わせてメタライズ層が形成されている。第２メタライズ層３２は、第２貫通孔１２の外縁を取り囲んでいる。また、第３貫通孔１３および第４貫通孔１４が形成されている場合には、基板２の下面に、第３メタライズ層３３および第４メタライズ層３４が形成されている。

第２メタライズ層３２は、基板２の下面であって、第２貫通孔１２の外縁を取り囲むものである。第２メタライズ層３２は、平面視において、例えば矩形状であり、大きさは２ｍｍ×２ｍｍ〜４０ｍｍ×４０ｍｍである。厚みは、０．０１ｍｍ〜０．１ｍｍである。第２メタライズ層３２は、例えば、タングステン、モリブデンおよびマンガン等の金属材料から成り、基板２の下面であって第２貫通孔１２の外縁を取り囲むようにメタライズ層の形態で設けられ、その表面に電界めっきまたは無電解めっきによって金またはニッケル等の金属材料から成るめっき層が形成される。

第２貫通孔１２は、第１貫通孔１１と間を空けて基板２に形成されている。第２貫通孔１２は基板２の下面において、周囲に第２メタライズ層３２が形成されている。第２貫通孔１２は平面視において例えば矩形状であって、大きさは１．５ｍｍ×１．５ｍｍ〜１８ｍｍ×１８ｍｍである。第２貫通孔１２には、第１貫通孔１１に収容される半導体素子と電気的に接続される貫通導体２１（以下、説明の都合上、第１貫通導体２１ともいう）が形成される。

第１貫通導体２１は、第２貫通孔１２内から基板２の下面にかけて、第２貫通孔１２を塞いで設けられている。第１貫通導体２１は、第２貫通孔１２に囲まれており、第２貫通孔１２の内面と間を空けて設けられている。第１貫通導体２１は、柱状体であり、柱状体の下部２１ａが基板２の下面よりも下方に位置している。また、下部２１ａの全周が側方に向かって張出しており、下部２１ａの全周が第２メタライズ層３２と重なって第２貫通
孔１２を塞いでいる。つまり、第１貫通導体２１の下部２１ａは、基板２の下面に露出していることになる。

第１貫通導体２１は、基板２の下面からの平面視において例えば矩形状であって、大きさは１．７ｍｍ×１．７ｍｍ〜１８ｍｍ×１８ｍｍである。また、基板２の上面からの平面視において例えば矩形状であって、大きさは１．３ｍｍ×１．３ｍｍ〜１７ｍｍ×１７ｍｍである。厚みは、第２貫通孔１２内で、０．５ｍｍ〜５ｍｍである。また、基板２の下面から露出した下部２１ａの厚みは、０．５ｍｍ〜３ｍｍである。第１貫通導体２１は、例えば、鉄、ニッケル、コバルトおよびクロム等からなる金属材料またはこれらを含む合金からなり、その表面に電界めっきまたは無電解めっきによって設けられる、金またはニッケル等のめっき層から成る。

第１貫通導体２１は、金属板３に実装される半導体素子と、ワイヤボンディング等で電気的に接続される。このため、第１貫通導体２１が金属材料から成ることによって、半導体素子の使用時に大電流を流して大きな熱が発生しても、外部に熱を逃がしやすくすることができる。また、半導体素子実装用基板１における電流経路の断線を抑制することができる。

また、図８（ａ）および図８（ｃ）に示すように、第１貫通導体２１は、第２貫通孔１２に囲まれており、第２貫通孔１２の内面と間を空けて設けられている。つまり、第２貫通孔１２の内面と第１貫通導体２１の第２貫通孔１２内に位置する側面とが間が空いている。平面視における第１貫通導体２１の外縁と第２貫通孔の内縁との間は、たとえば０．１ｍｍ〜１．５ｍｍである。半導体素子は、使用時に大電流を流して大きな熱が発生する。

このとき第１貫通導体２１の側面が第２貫通孔１２の内面と間を空けて設けられていることで、第１貫通導体２１が熱膨張および熱収縮した場合に、第１貫通導体２１と基板２との間にはたらく、熱膨張係数の違いによって生じる応力の負荷、およびそれに伴って生じる基板２のクラックが低減される。第２貫通孔１２の内面と第１貫通導体２１の第２貫通孔１２内に位置する側面とが間が空いていると、金属材料から成る第１貫通導体２１が基板２と比べて大きく熱膨張および熱収縮したとしても接触しない、または接触しても間が空いていない場合と比較して低減される。このため、基板２に引っ張られたり、押されたりする応力が抑制されるためである。このため、半導体素子との電気的な接続を保つことができる。つまり、大電流を使用することができるとともに、熱応力による半導体素子実装用基板１の破損を抑制することができる。

このとき、第１貫通導体２１は、第２貫通孔１２内に位置する側面の全周が第２貫通孔１２の内面と間が空いているのがよい。このことによって、半導体素子の使用時に大電流を流して大きな熱が発生することで、第１貫通導体２１が熱膨張および熱収縮した場合に、基板２との熱膨張係数の違いによって生じる応力の負荷、およびそれに伴って生じる基板２のクラックがより低減される。このため、半導体素子との電気的な接続をより有効に保つことができるとともに、熱応力による半導体素子実装用基板１の破損を抑制することができる。

また、第１貫通導体２１は、第２貫通孔１２内に位置する側面が、平面視において曲線部を有している。このことによって、平面視において第１貫通導体２１が角部を有している場合と比較したときに、大きな熱が発生した場合であっても変形しにくいものとすることができる。また、曲線部を有していることによって、第１貫通導体２１は、角部に集中しやすい熱膨張および熱収縮による応力の負荷を抑制することができる。

また、平面視において第１メタライズ層３１の外縁は、金属板３の外縁よりも大きく形成されている。また、第２メタライズ層３２の外縁は、第１貫通導体２１の下部の外縁よりも大きく形成されている。このことによって、それぞれ、接合時に位置ずれが起きたとしても金属板３と第１貫通導体２１との接合面積を確保することができる。また、金属板３の側面および第１貫通導体２１の下部２１ａの側面まで、接合材８が設けられる場合には、接合強度を向上させることができる。

また、図２、図３、図９および後述する図１０に示すように、第１貫通導体２１の下部２１ａの外縁から第２メタライズ層３２の外縁までの幅、つまり第２メタライズ層３２の第２メタライズ領域３２ｂの幅は、第２メタライズ層３２の第１メタライズ領域３２ａの幅よりも大きく設けられている。また、第１メタライズ層３１の第２メタライズ領域３１ｂの幅は、第１メタライズ層３１の第１メタライズ領域３１ａの幅よりも大きく設けられている。

特に、図３および図６に示すように、各メタライズ層が矩形状であり、それぞれ近接した位置、例えば向かい合う辺の関係に設けられている場合には、近接した各メタライズ層の第１メタライズ領域の幅（第１メタライズ層３１の第１メタライズ領域３１ａの幅Ｗ１および第２メタライズ層３２の第１メタライズ領域３２ａの幅Ｗ２）が狭くなっている。このことによって、メタライズ層同士が接触して短絡することを抑制することができる。

さらに、第１貫通導体２１を第２メタライズ層３２に接合する、ろう材またははんだ等の導電性の接合材８において、他のメタライズ層と近接した各メタライズ層の第１メタライズ領域に設けられる接合材８の量を少なくすることができる。また、各メタライズ層の第２メタライズ領域に設けられる接合材の量を多くすることができる。その結果、金属板３と第１メタライズ層３１との接合強度および第１貫通導体２１と第２メタライズ層３２との接合強度は、各メタライズ層の第２メタライズ領域に設けられる接合材８によって維持できる。また、各メタライズ層の第１メタライズ領域同士が近接する箇所に局所的に生じる、応力を低減することができる。この応力は、基板２、金属板３、第１貫通導体２１、第１メタライズ層３１、第２メタライズ層３２および接合材８との熱膨張差に起因するものである。

また、平面視において、第１メタライズ層３１および第２メタライズ層３２は、基板２の外縁まで形成されている。このことによって、メタライズ層の形成の際に、電界めっきをかける上で、効率よくかけることができる。

また、図１〜図３および図７〜図１０は、上述した基板２に第３の貫通孔および第４の貫通孔が形成された場合を示している。図９は、本発明の他の実施形態に係る半導体素子実装用基板の構成を示す下面からの平面図である。図１０は、本発明の他の実施形態である半導体素子実装用基板の構成を示す下面からの斜視図である。

第３メタライズ層３３は、基板２の下面であって、第３貫通孔１３の外縁を取り囲むものである。第３メタライズ層３３は、平面視において、例えば矩形状であり、大きさは２ｍｍ×２ｍｍ〜２０ｍｍ×２０ｍｍである。厚みは、０．０１ｍｍ〜０．１ｍｍである。第３メタライズ層３３は、例えば、タングステン、モリブデンおよびマンガン等の金属材料から成り、基板２の下面であって第３貫通孔１３の外縁を取り囲むようにメタライズ層の形態で設けられ、その表面に電界めっきまたは無電解めっきによって金またはニッケル等の金属材料から成るめっき層が形成される。

第４メタライズ層３４は、基板２の下面であって、第４貫通孔１４の外縁を取り囲むものである。第４メタライズ層３４は、平面視において、例えば矩形状であり、大きさは２
ｍｍ×２ｍｍ〜２０ｍｍ×２０ｍｍである。厚みは、０．０１ｍｍ〜０．１ｍｍである。第４メタライズ層３４は、第４メタライズ層３４と同じく、例えば、タングステン、モリブデンおよびマンガン等の金属材料から成り、基板２の下面であって第４貫通孔１４の外縁を取り囲むようにメタライズ層の形態で設けられ、その表面に電界めっきまたは無電解めっきによって金またはニッケル等の金属材料から成るめっき層が形成される。

第３貫通孔１３は、基板２に形成されており、基板２の下面において、周囲に第３メタライズ層３３が形成されている。平面視において例えば矩形状であって、大きさは１．５ｍｍ×１．５ｍｍ〜１８ｍｍ×１８ｍｍである。第３貫通孔１３には、基板２の上面に実装される電子部品と電気的に接続される第２貫通導体２２が形成される。

第２貫通導体２２は、第３貫通孔１３内から基板２の下面にかけて、第３貫通孔１３を塞いで設けられている。第２貫通導体２２は、第３貫通孔１３に囲まれており、第３貫通孔１３の内面と間を空けて設けられている。第２貫通導体２２は、柱状体であり、柱状体の下部が基板２の下面よりも下方に位置している。また、下部の全周が側方に向かって張出しており、下部の全周が第３メタライズ層３３と重なって第３貫通孔１３を塞いでいる。つまり、第２貫通導体２２の下部は、基板２の下面に露出していることになる。

第２貫通導体２２は、基板２の下面からの平面視において例えば矩形状であって、大きさは１．７ｍｍ×１．７ｍｍ〜１８ｍｍ×１８ｍｍである。また、基板２の上面からの平面視において例えば矩形状であって、大きさは１．３ｍｍ×１．３ｍｍ〜１７ｍｍ×１７ｍｍである。厚みは、第３貫通孔１３内で、０．５ｍｍ〜５ｍｍである。また、基板２の下面から露出した下部の厚みは、０．５ｍｍ〜３ｍｍである。第２貫通導体２２は、例えば、鉄、ニッケル、コバルトおよびクロム等からなる金属材料またはこれらを含む合金からなり、その表面に電界めっきまたは無電解めっきによって設けられる、金またはニッケル等のめっき層から成る。第２貫通導体２２は、基板２の上面に実装される電子部品と、ワイヤボンディング等で電気的に接続される。このため、第２貫通導体２２が金属材料から成ることによって、電子部品の使用時に大電流を流して大きな熱が発生しても、外部に熱を逃がしやすくすることができる。

また、図８（ｂ）に示すように、第２貫通導体２２は、第３貫通孔１３に囲まれており、第３貫通孔１３の内面と間を空けて設けられている。第３通導体２３は、電子部品の使用時に大電流を流して大きな熱が発生することで、第２貫通導体２２が熱膨張および熱収縮した場合に、基板２との熱膨張係数の違いによる応力の負荷が低減される。このため、半導体素子との電気的な接続を保つことができる。つまり、大電流を使用することができる。

第４貫通孔１４は、基板２に形成されており、基板２の下面において、周囲に第４メタライズ層３４が形成されている。平面視において例えば矩形状であって、大きさは１．５ｍｍ×１．５ｍｍ〜１８ｍｍ×１８ｍｍである。第４貫通孔１４には、基板２の上面に実装される電子部品と電気的に接続される第３貫通導体２３が形成される。平面視において、第３貫通孔１３、第４貫通孔１４および電子部品は、一直線上に配置される。

第３貫通導体２３は、第４貫通孔１４内から基板２の下面にかけて、第４貫通孔１４を塞いで設けられている。第３貫通導体２３は、第４貫通孔１４に囲まれており、第４貫通孔１４の内面と間を空けて設けられている。第３貫通導体２３は、柱状体であり、柱状体の下部が基板２の下面よりも下方に位置している。また、下部の全周が側方に向かって出ており、下部の全周が第４メタライズ層３４と重なって第４貫通孔１４を塞いでいる。つまり、第３貫通導体２３の下部は、基板２の下面に露出していることになる。

第３貫通導体２３は、基板２の下面からの平面視において例えば矩形状であって、大きさは１．７ｍｍ×１．７ｍｍ〜１８ｍｍ×１８ｍｍである。また、基板２の上面からの平面視において例えば矩形状であって、大きさは１．３ｍｍ×１．３ｍｍ〜１７ｍｍ×１７ｍｍである。厚みは、第４貫通孔１４内で、０．５ｍｍ〜５ｍｍである。また、基板２の下面から露出した下部の厚みは、０．５ｍｍ〜３ｍｍである。第３貫通導体２３は、例えば、鉄、ニッケル、コバルトおよびクロム等からなる金属材料またはこれらを含む合金からなり、その表面に電界めっきまたは無電解めっきによって設けられる、金またはニッケル等のめっき層から成る。第３貫通導体２３は、基板２の上面に実装される電子部品と、ワイヤボンディング等で電気的に接続される。このため、第３貫通導体２３が金属材料から成ることによって、電子部品の使用時に大電流を流して大きな熱が発生しても、外部に熱を逃がしやすくすることができるとともに、半導体素子実装用基板１における電流経路の断線を抑制することができる。第３貫通導体２３は、基板２の上面に実装される電子部品と、ワイヤボンディング等で電気的に接続される。このため、第３貫通導体２３が金属材料から成ることによって、電子部品の使用時に大電流を流して大きな熱が発生しても、外部に熱を逃がしやすくすることができる。

また、第３貫通導体２３は、第４貫通孔１４に囲まれており、第４貫通孔１４の内面と間を空けて設けられている。第４通導体２４は、電子部品の使用時に大電流を流して大きな熱が発生することで、第３貫通導体２３が熱膨張および熱収縮した場合に、基板２との熱膨張係数の違いによる応力の負荷が低減される。このため、半導体素子との電気的な接続を保つことができる。つまり、大電流を使用することができる。

また、第２貫通導体２２および第３貫通導体２３においても、第３貫通孔１３および第４貫通孔１４内に位置する側面の全周がそれぞれ第３貫通孔１３および第４貫通孔１４の内面と間が空いているのがよい。このことによって、半導体素子の使用時に大電流を流して大きな熱が発生することで、第２貫通導体２２および第３貫通導体２３が熱膨張および熱収縮した場合に、基板２との熱膨張係数の違いによる応力の負荷がより低減される。このため、半導体素子との電気的な接続をより有効に保つことができる。

また、第２貫通導体２２および第３貫通導体２３は、それぞれの貫通孔内に位置する側面が、平面視において曲線部を有している。このことによって、第２貫通導体２２および第３貫通導体２３の側面が角になっている場合と比較したときに、大きな熱が発生した場合であっても変形しにくいものとすることができる。

また、第２貫通導体２２の下部の外縁から第３メタライズ層３３の外縁までの幅および第３貫通導体２３の下部の外縁から第４メタライズ層３４の外縁までの幅、つまり各メタライズ層の第２メタライズ領域の幅は、各メタライズ層の第１メタライズ領域の幅よりも大きく設けられている。また、各メタライズ層の第２メタライズ領域の幅は、各メタライズ層の第１メタライズ領域の幅よりも大きく設けられている。特に、図６に示した第１メタライズ層３１および第２メタライズ層３２と同様に、図３に示すように各メタライズ層が矩形状であり、それぞれ近接した位置、例えば向かい合う辺の関係に設けられている場合には、近接した各メタライズ層の第１メタライズ領域の幅（第３メタライズ層３３の第１メタライズ領域３３ａの幅Ｗ３および第４メタライズ層３４の第１メタライズ領域３４ａの幅Ｗ４）が狭くなっている。このことによって、メタライズ層同士が接触して短絡することを抑制することができる。

さらに、第２貫通導体２２および第３貫通導体２３を第３メタライズ層３３および第４メタライズ層３４に接合する。このとき、ろう材またははんだ等の導電性の接合材８において、他のメタライズ層と近接した各メタライズ層の第１メタライズ領域に設けられる接合材８の量を少なくすることができる。また、各メタライズ層の第２メタライズ領域に設
けられる接合材８の量を多くすることができる。その結果、第２貫通導体２２と第３メタライズ層３３との接合強度および第３貫通導体２３と第４メタライズ層３４との接合強度は、他のメタライズ層と近接した各メタライズ層の第１メタライズ領域に設けられる接合材８によって維持できる。また、各メタライズ層の第１メタライズ領域同士が近接する箇所に局所的に生じる、応力を低減することができる。この応力は、基板２、第２貫通導体２２、第３貫通導体２３、第３メタライズ層３３、第４メタライズ層３４および接合材８との熱膨張差に起因するものである。

また、平面視において、第３メタライズ層３３および第４メタライズ層３４は、第１メタライズ層３１および第２メタライズ層３２と同様に、基板２の外縁まで形成されている。このことによって、メタライズ層の形成の際に、電界めっきをかける上で、効率よくかけることができる。

また、第２メタライズ層３２、第３メタライズ層３３および第４メタライズ層３４は、矩形状である場合に、１辺のみが基板２の外縁と重なるように形成されている。残りの３辺は、他のメタライズ層との短絡を抑制するために、外縁まで形成されたメタライズ層の各貫通導体の下部の外縁からの幅よりも小さく形成されている。このことによって、大きく形成された場合と比較して、短絡を抑制するだけではなく、接合強度を保ちながら、セラミック材料から成る基板２と金属材料から成るメタライズ層、第１貫通導体２１、第２貫通導体２２、第３貫通導体２３および接合材８等との熱膨張係数の違いによる応力の負荷を抑制することができる。

以上のように、第２メタライズ層３２、第３メタライズ層３３および第４メタライズ層３４は、第１メタライズ層３１と同様の構成であってもよい。なお、図８に示すように、第２メタライズ賞３２の第２メタライズ領域３２ｂ、第３メタライズ層３３の第２メタライズ領域３３ｂおよび第４メタライズ層３４の第２メタライズ領域３４ｂは、それぞれ反対方向に向かうように設けられていてもよい。

また、図１１は、本発明の他の実施形態である半導体素子実装用基板に枠体が設けられた構成の上面からの斜視図である。図１０に示すように、半導体実装用基板１は、基板２の上面に枠体５が設けられていてもよい。枠体５は、基板２の外縁に沿って、基板２の上面を取り囲んで設けられる。枠体５は、平面視において、たとえば基板２と同じ大きさで、高さは０．５ｍｍ〜５ｍｍである。枠体５は、例えば、酸化アルミニウム質焼結体、ムライト質焼結体、炭化珪素質焼結体、窒化アルミニウム質焼結体または窒化珪素質焼結体のようなセラミック材料、またはガラスセラミック材料またはエポキシ樹脂等の樹脂材料から成る。

＜半導体素子実装用基板の製造方法＞
基板２は、たとえば複数の絶縁層から成り、酸化アルミニウム焼結体からなる場合であれば、次のようにして製作される。まず、酸化アルミニウム等のセラミック粉末とからなる原料粉末に適当な有機バインダおよび溶剤等を添加混合してスラリーを作製する。次に、スラリーをドクターブレード法等の成形法でシート状に成形することにより複数枚のセラミックグリーンシートを作製する。

その後、セラミックグリーンシートを切断加工または打ち抜き加工により適当な形状とするとともにセラミックグリーンシートを積層して、圧着する。最後にこの積層されたセラミックグリーンシートを還元雰囲気中において約９００℃〜１０００℃の温度で焼成することによって基板２を作製することができる。

第１メタライズ層３１、第２メタライズ層３２、第３メタライズ層３３および第４メタ
ライズ層３４は、たとえば、タングステンまたはモリブデン、マンガン等の高融点の金属からなる場合であれば、次のようにして形成することができる。すなわち、まず高融点の金属の粉末を有機溶剤およびバインダとともによく混ざるように練って作製した金属ペーストを、基板２の下面となるセラミックグリーンシートの所定部位にスクリーン印刷等の方法で印刷する。その後、これらを同時焼成する。以上の工程によって、基板２の下面にメタライズ層が被着される。

金属板３、第１貫通導体２１、第２貫通導体２２および第３貫通導体２３は、例えば、鉄−ニッケル−コバルト合金からなり、切削加工、金型加工またはレーザ加工で形成される。第１貫通導体２１、第２貫通導体２２および第３貫通導体２３は、金属材料を切削加工で凸形状にされる。上部が下部よりも細く、また曲線部を有するように加工される。

複数の貫通孔、第１貫通孔１１、第２の貫通孔１２、第３の貫通孔１３および第４の貫通孔１４は、たとえば金属ピンを用いた機械的な打ち抜き加工、またはレーザ光を用いた加工等の孔あけ加工によって形成することができる。第１貫通導体２１、第２貫通導体２２および第３貫通導体２３は、各貫通孔へ嵌め込まれて、Ａｇ−Ｃｕろう材等の接合材８を用いて、各下部がメタライズ層と接合される。

この後、電界めっきによって、例えば、ニッケルまたは等のめっきが各メタライズ層、金属板および各貫通導体の表面に被着される。

＜半導体装置の構成＞
図１２は、本発明の一実施形態に係る半導体装置１０の上面からの斜視図を、図１３は本発明の一実施形態に係る半導体装置１０の上面からの分解斜視図を示している。これらの図において、半導体装置１０は、上述した半導体素子実装用基板１、半導体素子４、枠体５および蓋体６を備えている。また、電子部品７をさらに備えていてもよい。

半導体素子４は、たとえばシリコン半導体、ＧａＮ半導体、ＳｉＣ半導体である。また、第３の貫通孔１３および第４の貫通孔１４が形成されている場合に、基板２の上面に電子部品７が実装される。電子部品７としては、たとえばコンデンサ、抵抗素子、または半導体素子４と同じく、シリコン半導体、ＧａＮ半導体、ＳｉＣ半導体等の半導体素子である。

蓋体６は、上述した枠体５の上端に、枠体５で囲まれた内部を覆って接合される。このとき、蓋体６の大きさは平面視において、基板２、枠体５と同じ大きさである。また、蓋体６は、例えば、鉄、ニッケル、コバルトおよびクロム等からなる金属材料またはこれらを含む合金からなり、その表面に電界めっきまたは無電解めっきによって設けられる、金またはニッケル等のめっき層から成る。

半導体装置１０は、上述した半導体素子実装用基板１を備えていることによって、大電流でも使用することができる。このため、様々な素子を用いた半導体装置１０とすることができる。

以上に説明した、本発明は上述の実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更等が可能である。

１ 半導体素子実装用基板
２ 基板
３ 金属板
３ａ 実装領域
３ｂ 周辺領域
４ 半導体素子
５ 枠体
６ 蓋体
７ 電子部品
８ 接合材
１０ 半導体装置
１１ 貫通孔
１２ 第２貫通孔
２１ 貫通導体
２１ａ 下部
３１ メタライズ層
３１ａ 第１メタライズ領域
３１ｂ 第２メタライズ領域
３２ 第２メタライズ層

Claims (6)

1. 貫通孔と、下面に前記貫通孔を取り囲んだメタライズ層と、を有するセラミックから成る基板と、
   上面に半導体素子を実装する実装領域と前記実装領域を取り囲んだ周辺領域とを有しているとともに、前記周辺領域が前記メタライズ層と接合材を介して接合された、金属板とを備えており、
   前記メタライズ層は、前記金属板を取り囲んだ、第１メタライズ領域と、前記第１メタライズ領域と連続しているとともに、前記第１メタライズ領域から前記基板の外縁まで位置した、第２メタライズ領域とを有していることを特徴とする半導体素子実装用基板。
2. 前記メタライズ層と、前記第２メタライズ層とは矩形状であり、
   前記第２メタライズ層の長手方向の長さは、前記第１メタライズ領域の長手方向の長さよりも短いことを特徴とする請求項１に記載の半導体素子実装用基板。
3. 前記第１メタライズ領域の角部の形状は、曲線形状であることを特徴とする請求項２に記載の半導体素子実装用基板。
4. 前記第２メタライズ領域は、前記第１メタライズ領域のうち、１辺のみに設けられていることを特徴とする請求項２または請求項３に記載の半導体素子実装用基板。
5. 前記基板は矩形状であり、
   平面視において、前記第２メタライズ領域は、前記基板の角部と間が空いていることを特徴とする請求項１〜４のいずれか１つに記載の半導体素子実装用基板。
6. 請求項１〜５のいずれか１つに記載の半導体素子実装用基板と、
   前記半導体素子実装用基板の前記金属板の上面に実装された、半導体素子と、
   前記半導体素子実装用基板の上面を取り囲んで形成された枠体と、
   前記枠体の上端に接合された蓋体とを備えたことを特徴とする半導体装置。

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