JP2018050264A - データ処理回路およびデータ伝送システム - Google Patents

Abstract

【課題】データ伝送システムにおいて、伝送速度と消費電力とのトレードオフ関係を緩和する。【解決手段】データ処理回路は、データを前処理する前処理手段と、前処理されたデータに応じてパルス幅変調されたＰＷＭ信号を生成する生成手段と、を備える。前処理手段は、データに応じて生成されるＰＷＭ信号におけるエッジの位相の時間的平均が一定となるよう、当該データを前処理する。【選択図】図１

Description

本発明は、データ処理回路およびデータ伝送システムに関する。

近年のＬＳＩ技術の進歩に伴い、チップ内、チップ間のデータ伝送の重要性が高まっている。これに伴い、データ伝送には、伝送速度の高速化並びに伝送回路の低消費電力化および小面積化が求められている。このような背景の中で、シリアル伝送技術は、データの伝送を少ないピン数および伝送路で実現する伝送技術であることから、特に伝送回路の小面積化に有利な伝送技術として注目を集めている。

シリアル伝送技術の例として、クロックデータリカバリ回路（ＣＤＲ回路）を用いたクロックエンベデッド伝送やＰＷＭ変調（Pulse Width Modulation、パルス幅変調）を用いたクロックエッジ変調などがある。クロックエンベデッド伝送は、受信側のＣＤＲ回路を用いてデータからクロックを再生することでシリアルにデータを伝送する技術である。しかしながら、ＣＤＲ回路で再生されたクロックは、データの位相に同期するため、伝送路の品質やノイズの影響を受けやすい。その結果、そのようにして再生されたクロックは水晶発振器で生成されるクロックに比べて大きなジッタを生じうるという課題がある。

一方で、クロックエッジ変調は、立ち上がりエッジの位相を固定して立ち下がりエッジの位相にデータを重畳する伝送方式である。クロックエッジ変調におけるクロックは、受信側のＰＬＬ（Phase Locked Loop、位相同期回路）でデータの立ち上がりエッジを用いて再生される。そのため、ＰＬＬでクロックを再生する場合、ＣＤＲ回路を用いてクロックを再生する場合に比べてジッタを小さくできる。この利点から、クロックエッジ変調は、シリアルにデータとジッタの小さいクロックとを伝送できる通信技術として注目を集めている。クロックエッジ変調の消費電力を削減する手法として特許文献１が提案されている。

特開２００７−１２９７３５号公報

特許文献１では、低電力でＰＷＭ伝送を行うシリアル伝送方式に関する技術が開示されている。この技術は、伝送するＰＷＭ信号のデータにパルス幅の異なるコントロール信号を含めることで、出力のＤＣ電圧を一定に保つ伝送技術である。これにより特許文献１では、送信側の出力ドライバはＡＣ結合の構成をとることができる。加えて、送信側の出力ドライバは電流出力型ではなく、電圧出力型の構成をとることができる。そして、出力ドライバの出力電圧を小振幅に構成することで消費電力を削減することができる。

しかしながら、ＬＶＣＭＯＳ（Low Voltage CMOS）伝送のようなエッジ数が消費電力と比例関係にある通信システムにおいて、クロックエッジ変調には以下の課題がある。すなわち、エッジあたりの位相の分割数（ビット数）を増やすと、ビット当たりの消費電力が下がる一方で、伝送速度が下がってしまう。具体的には、クロックエッジ変調は、立ち上がりエッジまたは立ち下がりエッジのいずれか一方の位相を固定して他方の位相にデータを重畳する。このとき、ひとつのサイクルに重畳するデータのビット数をＮとすると、ビット当たりの消費電力は１／２^Ｎ＋１に比例する。一方で、伝送速度はＮ／２^Ｎ＋１になるため伝送速度が下がる。このように、クロックエッジ変調を用いた伝送では、消費電力と伝送速度とはトレードオフの関係にある。

本発明はこうした課題に鑑みてなされたものであり、その目的は、データ伝送システムにおいて、伝送速度と消費電力とのトレードオフ関係を緩和することができる技術の提供にある。

本発明のある態様はデータ処理回路に関する。このデータ処理回路は、データを前処理する前処理手段と、前処理されたデータに応じてパルス幅変調されたＰＷＭ信号を生成する生成手段と、を備える。前処理手段は、データに応じて生成されるＰＷＭ信号におけるエッジの位相の時間的平均が一定となるよう、当該データを前処理する。

本発明の別の態様もまたデータ処理回路である。このデータ処理回路は、エッジの位相の時間的平均が一定となるよう前処理されたデータに応じてパルス幅変調されたＰＷＭ信号から、エッジの位相の当該時間的平均に同期するクロック信号を生成するクロック生成手段と、生成されたクロック信号を用いてＰＷＭ信号を復調し、復調データを取得する復調手段と、復調データに対して前処理の逆の処理を行う処理手段と、を備える。

本発明によれば、データ伝送システムにおいて、伝送速度と消費電力とのトレードオフ関係を緩和することができる。

第１の実施の形態に係るＰＷＭを用いたシリアルデータ伝送システムの構成例を示す図。 図１の送信回路の回路構成の一例を示す図。 図３（ａ）〜（ｆ）は、前処理部のエンコード方法を説明するための図。 図４（ａ）〜（ｄ）は、ＰＷＭ部のエンコード方法を説明するための図。 図１の受信回路の一例を示す図。 図５のクロック生成回路としてＰＬＬを用いた場合の構成例を示す図。 図１の受信回路の動作を示すタイミングチャート。 図８（ａ）〜（ｄ）は、第２の実施の形態に係るＰＷＭ部の動作を説明するための図。 第２の実施の形態に係る受信回路の一例を示す図。 図１０（ａ）〜（ｃ）は、第２の実施の形態のＰＷＭ信号と再生クロックの動作を説明する図。

以下、図面を参照して本発明の実施の形態を説明する。ただし、本発明の実施の形態は以下の実施の形態に限定されるものではない。各図面に示される同一または同等の構成要素、部材、処理、信号には、同一の符号を付するものとし、適宜重複した説明は省略する。また、各図面において説明上重要ではない部材の一部は省略して表示する。

（第１の実施の形態）
図１は、第１の実施の形態に係るＰＷＭを用いたシリアルデータ伝送システム１０の構成例を示す図である。シリアルデータ伝送システム１０は、送信回路１００と、受信回路１０１と、を備える。送信回路１００、受信回路１０１はいずれもデータを処理するデータ処理回路である。送信回路１００は、ＰＷＭエンコーダ１０２と、前処理部１０６と、を含む。受信回路１０１は、ＰＷＭデコーダ１０３と、クロック生成回路１０４と、後処理部１０７と、を含む。送信回路１００は、外部から送信データＳ１１０と送信側クロックＳ１１１とを受信または取得し、ＰＷＭ信号Ｓ１０５をシリアル伝送路１０９に出力する。シリアル伝送路１０９は所定のシリアル伝送方式にしたがい送信回路１００と受信回路１０１とを接続するよう構成される。シリアル伝送方式は、データとクロックとをシリアルに伝送する方式である。受信回路１０１は、シリアル伝送路１０９からＰＷＭ信号Ｓ１０５を受信し、受信データＳ１２０と再生クロックＳ１２１とを外部に出力する。

ＰＷＭ信号Ｓ１０５には、立ち上がりエッジおよび立ち下がりエッジの両方の位相にデータが重畳されている。加えて、ＰＷＭ信号Ｓ１０５は、エッジの位相の時間的平均が一定となるように変調される。

図２は、図１の送信回路１００の回路構成の一例を示す図である。前処理部１０６は、送信データＳ１１０を取得し、取得された送信データＳ１１０を前処理して前処理済みデータＳ２２０を生成し、ＰＷＭエンコーダ１０２に出力する。前処理部１０６は、送信データＳ１１０に応じてＰＷＭエンコーダ１０２で生成されるＰＷＭ信号Ｓ１０５におけるエッジの位相の時間的平均が一定となるよう、送信データＳ１１０を変換して出力する。

ＰＷＭエンコーダ１０２は、前処理部１０６から前処理済みデータＳ２２０を取得し、取得された前処理済みデータＳ２２０に応じてパルス幅変調されたＰＷＭ信号Ｓ１０５を生成し、シリアル伝送路１０９に出力する。ＰＷＭエンコーダ１０２は、ＰＷＭ部２００と、送信ドライバ２０１と、を含む。ＰＷＭ部２００は、前処理済みデータＳ２２０を取得して、ＰＷＭ変換信号Ｓ２１０を送信ドライバ２０１へ出力する。送信ドライバ２０１は、ＰＷＭ変換信号Ｓ２１０を取得して、ＰＷＭ信号Ｓ１０５をシリアル伝送路１０９に出力する。なお、本実施の形態の送信ドライバ２０１はシングル出力形式であるが、他の実施の形態では差動出力形式のドライバが用いられてもよい。なお、送信ドライバ２０１は、例えばＬＶＣＭＯＳ伝送のようなエッジ数に応じて消費電力が増加する電圧出力形式のドライバを用いてもよい。

以下に、本実施の形態の前処理部１０６のエンコード方法を説明する。
図３（ａ）〜（ｆ）は、前処理部１０６のエンコード方法を説明するための図である。前処理部１０６は、ＰＷＭ信号Ｓ１０５のエッジの位相の時間的平均を一定とするための変換を行う。この変換を図３（ａ）から図３（ｃ）を用いて説明する。図３（ａ）および図３（ｂ）は、立ち上がりエッジの位相を固定して立ち下がりエッジの位相にそれぞれ１ビットのデータ「０」、「１」を重畳させた場合のＰＷＭ信号Ｓ１０５を示す。ＰＷＭ周期をＴとする。図３（ａ）のデータ「０」を表すＰＷＭ信号Ｓ１０５の一周期では、信号のレベルは時刻０から時刻Ｔ／３の期間はＨｉｇｈ、時刻Ｔ／３から時刻Ｔまでの期間はＬｏｗとなる。同様に、図３（ｂ）のデータ「１」を表すＰＷＭ信号Ｓ１０５の一周期では、信号のレベルは時刻０から時刻２Ｔ／３の期間はＨｉｇｈ、時刻２Ｔ／３から時刻Ｔまでの期間はＬｏｗとなる。

図３（ｃ）は、前処理としての位相平均化処理を施した１０ビット分のＰＷＭ信号Ｓ１０５の波形の例を示す。図３（ｃ）に示されるＰＷＭ信号Ｓ１０５は、図３（ａ）および図３（ｂ）のＰＷＭ波形に従い、各立ち下がりエッジに１０ビットのデータ「１００１１１０１００」を重畳した波形を有する。実線は、各立ち下がりエッジにデータを重畳させた場合の波形を示す。破線は、各立ち下がりエッジで選択されなかったデータを重畳させた場合のエッジの波形を示す。具体的にはデータ「１」を重畳する場合、実線と破線の関係は図３（ｂ）に示される通りとなる。

図３（ｃ）に示される平均波形３００は、上記のＰＷＭ信号Ｓ１０５の１０ビット分（１０周期分）の波形をＰＷＭ周期Ｔで重ねて、データの重畳されている立ち下がりエッジの位相の時間平均をとった場合の波形である。このように、ＰＷＭ信号Ｓ１０５の一周期分の波形を重ね合わせて、立ち上がり／立ち下がりエッジの位相の時間平均をとることにより得られる平均値が、立ち上がり／立ち下がりエッジの位相の時間的平均である。前処理部１０６では、この時間的平均が一定となるように送信データＳ１１０を前処理する。

具体的に図３（ｃ）を用いて説明すると、ＰＷＭ信号Ｓ１０５には１０ビットのデータ「１００１１１０１００」が重畳されており、「０」と「１」の頻度が共に５回ずつである。このとき、立ち下がりエッジの位相の時間的平均は「０」に対応するＴ／３と「１」に対応する２Ｔ／３との中間の位相となる。このように、前処理部１０６は、エッジの位相の時間的平均が一定（＝Ｔ／２）となるように信号を変換する。なお、図３（ｃ）では、ＰＷＭ信号Ｓ１０５のエッジの位相の時間的平均をとる期間を１０Ｔとする例を示しているが、この期間は１０Ｔに限られない。

以下、図３（ｄ）、図３（ｅ）、図３（ｆ）を用いて、本実施の形態の前処理部１０６のエンコード方法をより詳細に説明する。図３（ｄ）は、上述の時間的平均が一定となる変換の一例である８ｂ／１０ｂ変換における真理値表を示す。「ＲＤ」はランニングディスパリティである。前処理部１０６は、送信データＳ１１０を８ビット取得し、変換後の１０ビットの前処理済みデータＳ２２０を出力する。以下の説明では、送信データＳ１１０を入力、前処理済みデータＳ２２０を出力として説明する。

８ｂ／１０ｂ変換は、８ビットの入力をデータのシンボルに割り当てることでデータを管理する。また、８ｂ／１０ｂ変換は、ひとつ前のシンボルの情報をランニングディスパリティ（Running Disparity、以下、ＲＤと称す）として保持しておき、現在のシンボルの変換においてひとつ前のシンボルのＲＤの状態によりエンコード結果を選択する。ＲＤの状態はｃｕｒｒｅｎｔＲＤ−とｃｕｒｒｅｎｔＲＤ＋の二つの状態があり、エンコード結果は、ＲＤがｃｕｒｒｅｎｔＲＤ−のときと、ｃｕｒｒｅｎｔＲＤ＋のときとで異なる。具体的には、入力８ビットが「００ｈ」の場合、ひとつ前のシンボルのＲＤがｃｕｒｒｅｎｔＲＤ−のときに出力は「１００１１１０１００」、ｃｕｒｒｅｎｔＲＤ＋のときに出力は「０１１０００１０１１」となる。８ｂ／１０ｂ変換自体は公知の技術であるから、さらなる詳細の説明は省略する。

なお、以下では、１０ビットで「０」と「１」の頻度が同じとなる変換の例を示すが、図３（ｄ）に示される通り８ｂ／１０ｂ変換のすべてのシンボルに対して１０ビットで「０」と「１」の頻度が同じとなるわけではない。しかしながら、８ｂ／１０ｂ変換は、１０ビットに対して十分に長いビット数で見ると「０」と「１」の頻度が同じとなるような変換であるから、エッジの位相の時間的平均は一定となる。

図３（ｅ）、図３（ｆ）は、入力信号を２ビットに並列化して位相平均化処理を行い、ＰＷＭ信号の各エッジに２ビットずつデータを重畳する場合の例を示す。図３（ｅ）は、入力信号を２並列の信号（４進数）に変換し、後に位相平均化処理を行う方法を説明する。図３（ｅ）は、入力の１６ビットを８ビットの上位ビット列と下位ビット列とに２並列化して位相平均化処理を行った場合の変換例を示す。特に、前処理部１０６は位相平均化処理として８ｂ／１０ｂ変換処理を用い、ＲＤは、ｃｕｒｒｅｎｔＲＤ−の状態とした場合の変換例が示される。出力は２ビット並列信号（４進数）の１０列分で２０ビットの出力となる。

具体的には、入力の上位ビット列を「００ｈ」、下位ビット列を「０１ｈ」とした場合、それぞれの８ｂ／１０ｂ変換後の出力は、２進数で表すとそれぞれ「１００１１１０１００」と「０１１１０１０１００」となる。これらの結果を４進数で表記すると、出力は、上位ビット列を２倍して下位ビット列と加算して「２１１３２３０３００」となる。

上記の例では、前処理部１０６は、複数ビットの並列出力を行うために、入力を複数のビット列に並列化して、それぞれの並列信号に対して８ｂ／１０ｂ変換を行う。それぞれの並列信号の８ｂ／１０ｂ変換により、後に示すＰＷＭ信号への変換においてエッジの位相の時間的平均が一定となる。

なお、上記の複数のビット列への並列化処理を行う背景は、単純に８ｂ／１０ｂ変換を行ったデータを２ビットずつＰＷＭ信号のエッジに重畳した場合には位相の時間的平均が一定とならない場合があるからである。

なお、本実施の形態では入力を上位ビット列と下位ビット列の２つに分割して、出力を２ビット信号（４進数）で出力する方法を示したが、分割するビット数と出力の並列化のビット数とはいずれも２ビットに限定されない。

なお、前処理部１０６は、送信データＳ１１０を複数のセグメント（例えば、上位ビット列および下位ビット列）に並列化してもよい。この場合、前処理部１０６は、各セグメントを前処理してもよい。この前処理は、前処理されたセグメントに応じてＰＷＭエンコーダ１０２でパルス幅変調される信号におけるエッジの位相の時間的平均を一定とする処理であってもよい。前処理部１０６が出力する前処理済みデータＳ２２０は、前処理された各セグメントのビットと、前処理された他のセグメントの対応するビットと、を組み合わせることで生成される、複数のビット（例えば、２ビット）を単位とするデータであってもよい。

前処理部１０６の出力である前処理済みデータＳ２２０は、図２に示されるようにＰＷＭエンコーダ１０２に入力される。ＰＷＭエンコーダ１０２はＰＷＭ信号Ｓ１０５を出力する。図３（ｆ）は、前処理済みデータＳ２２０を「２１１３２３０３００」としたときの、ＰＷＭエンコーダ１０２で生成されるパルス幅変調されたＰＷＭ信号Ｓ１０５を示す。ＰＷＭ信号Ｓ１０５では、立ち上がりエッジおよび立ち下がりエッジの位相にそれぞれ２ビットずつデータが重畳される。重畳されるデータは前処理済みデータＳ２２０の４進数のデータ「２１１３２３０３００」である。平均波形３００は、図３（ｆ）のＰＷＭ信号Ｓ１０５をＴ／２周期を一単位として分割し、分割により得られる１０単位波形を重ね合わせ、立ち上がりエッジおよび立ち下がりエッジのそれぞれの位相の時間平均をとった場合の波形である。このとき、立ち下がりエッジの位相の時間的平均は「１」に対応するＴ／８と「２」に対応するＴ／４との中間の位相となる。

ところで、本実施の形態の前処理部１０６は、８ｂ／１０ｂ変換を用いて位相の時間的平均が一定となるようにデータを変換する。８ｂ／１０ｂ変換によると、８ビットの入力を１０ビットに拡張することで「０」と「１」の発生頻度が一定となるようにデータを変換することができる。本実施の形態の例では、前処理済みデータＳ２２０について、上位ビット列の「１００１１１０１００」の平均が０．５、下位ビット列の「０１１１０１０１００」の平均が０．５である。そのため、上位ビット列に２倍の重み付けをして下位ビット列に加算することにより得られる４進数データ「２１１３２３０３００」の平均は「１．５」となる。この４進数データ「２１１３２３０３００」をＰＷＭ信号Ｓ１０５に変換することで、ＰＷＭ信号Ｓ１０５のエッジの位相の時間的平均は、図３（ｆ）に示される通り、データ「１」のエッジの位相とデータ「２」のエッジの位相の中心の位相と一致する。

なお、本実施の形態では８ｂ／１０ｂ変換を用いる例を示したが、６４ｂ／６６ｂ変換や１２８ｂ／１３０ｂ変換など、一定期間においてＰＷＭ信号Ｓ１０５のエッジの位相の時間的平均が一定となる他の変換方式を用いてもよい。すなわち、前処理部１０６における前処理は、送信データＳ１１０に含まれるＫビット（Ｋは２以上の自然数）のデータを、値の出現頻度が一定となるＬビット（ＬはＫより大きな自然数）のデータに変換する処理を含んでもよい。

なお、本実施の形態ではＰＷＭ信号Ｓ１０５の各エッジにデータを２ビットずつ重畳する例を示したが、これに限られず、各エッジに重畳するデータのビット数は２ビットに限られない。

なお、本実施の形態では立ち上がりエッジの位相の時間的平均と立ち下がりエッジの位相の時間的平均とが一定となりかつ一致する場合を説明したが、これに限られない。例えば前処理部１０６は、立ち上がりエッジの位相の時間的平均と立ち下がりエッジの位相の時間的平均とが異なるがいずれも一定となるよう送信データＳ１１０を変換してもよい。

図４（ａ）〜（ｄ）は、ＰＷＭ部２００のエンコード方法を説明するための図である。図４（ａ）は、ＰＷＭ部２００の回路の構成例を示す図である。ＰＷＭ部２００は、エンコード部４００と、シリアライザ４０１と、を含む。エンコード部４００は、前処理済みデータＳ２２０を取得して変換し、エンコード出力信号Ｓ４１０［３：０］を出力する。シリアライザ４０１は、送信側クロックＳ１１１のタイミングに応じてエンコード出力信号Ｓ４１０［３：０］をシリアル信号に変換することで、ＰＷＭ変換信号Ｓ２１０を生成し出力する。

図４（ｂ）および図４（ｃ）は、エンコード部４００の動作を示す真理値表である。図４（ｂ）は立ち上がりエッジの位相にデータを重畳させる場合に対応し、図４（ｃ）は立ち下がりエッジの位相にデータを重畳させる場合に対応する。本実施の形態のエンコード部４００は、２ビットの４進数表記のデータを入力［１：０］として、４ビットの出力［３：０］を生成する。ここで出力［３］はＭＳＢを示し、出力［０］はＬＳＢを示している。

以下、図４（ｂ）を参照し、立ち上がりエッジの位相にデータを重畳する場合の変換を説明する。入力が４進数表記「０」のとき、出力［３：０］の４ビット（［３］，［２］，［１］，［０］）はそれぞれ（１，１，１，１）となる。入力が４進数表記「１」のとき、出力［３：０］は（０，１，１，１）となる。同様に、入力が４進数表記「２」、「３」のとき、出力［３：０］はそれぞれ（０，０，１，１）、（０、０、０、１）となる。図４（ｃ）を参照し、立ち下がりエッジの位相にデータを重畳させる場合の変換を説明する。入力が４進数表記「０」のとき、出力［３：０］の４ビット（［３］，［２］，［１］，［０］）はそれぞれ（０，０，０，０）となる。同様に、入力が４進数表記「１」、「２」、「３」のとき、出力［３：０］はそれぞれ（１、０、０、０）、（１，１，０，０）、（１，１，１，０）となる。

図４（ｄ）は、ＰＷＭエンコーダ１０２の動作を示すタイミングチャートである。横軸は時刻であり、ＰＷＭ周期はＴとする。図４（ｄ）は、ＰＷＭ信号Ｓ１０５の立ち上がりエッジの位相および立ち下がりエッジの位相にそれぞれ前処理済みデータＳ２２０の４進数表記「０」、「１」の信号を重畳させた場合の例を示す。

送信側クロックＳ１１１は、Ｔ／８の周期のクロック信号である。なお、送信側クロックＳ１１１の周期はＴ／８に限られず、ＰＷＭ信号Ｓ１０５の位相の数やシリアライザ４０１の構成に応じて他の周期が用いられてもよい。ＰＷＭ変換信号Ｓ２１０は、シリアライザ４０１がエンコード出力信号Ｓ４１０の４ビット（［３］，［２］，［１］，［０］）のデータを送信側クロックＳ１１１に応じてＭＳＢから順にシリアルに出力した結果得られる信号である。立ち上がりエッジの位相および立ち下がりエッジの位相はそれぞれ等間隔に並ぶ４つの位相のなかから選択される。したがって、隣接するエッジの位相の間隔はＴ／８となる。立ち上がりエッジでは、エンコード出力信号Ｓ４１０の４ビット（［３］，［２］，［１］，［０］）は、それぞれＴ／１６、３Ｔ／１６、５Ｔ／１６、７Ｔ／１６の時刻に重畳する。立ち下がりエッジでは、エンコード出力信号Ｓ４１０の４ビット（［３］，［２］，［１］，［０］）は、それぞれ９Ｔ／１６、１１Ｔ／１６、１３Ｔ／１６，１５Ｔ／１６の時刻に重畳する。なお、受信側ではこれらの時刻（タイミング）でＰＷＭ信号Ｓ１０５をサンプリングすることで、エンコード出力信号Ｓ４１０を再構成することができる。

ＰＷＭ変換信号Ｓ２１０は、上記のタイミングでデータが重畳されるため、エッジの位相はエンコード出力信号Ｓ４１０の４ビットに応じて遷移する。例えば、入力が４進数表記「０」のとき、エンコード出力信号Ｓ４１０は（１，１，１，１）となる。このとき、立ち上がりエッジは時刻０で立ち上がる。入力が４進数表記「１」のときはエンコード出力信号Ｓ４１０は（０，１，１，１）であり、立ち上がりエッジは、時刻２Ｔ／１６で立ち上がる。エンコード出力信号Ｓ４１０が（０、０、１、１）、（０，０，０，１）のとき、立ち上がりエッジはそれぞれ時刻４Ｔ／１６、時刻６Ｔ／１６で立ち上がる。立ち下がりエッジについても同様である。すなわち、エンコード出力信号Ｓ４１０が（０、０、０、０）、（１、０、０、０）、（１，１，０，０）、（１，１，１，０）のとき、立ち下がりエッジはそれぞれ時刻８Ｔ／１６、時刻１０Ｔ／１６、時刻１２Ｔ／１６、時刻１４Ｔ／１６で立ち下がる。

なお、ＰＷＭ変換信号Ｓ２１０は、ＰＷＭ信号Ｓ１０５と実質的に同じ波形を有する。これは、ＰＷＭ変換信号Ｓ２１０とＰＷＭ信号Ｓ１０５とは、それぞれ図２の送信ドライバ２０１の入力、出力であり、送信ドライバ２０１は信号を変調するものではないためである。

以下に、図４（ｄ）に示される波形を用いてＰＷＭ変換信号Ｓ２１０を説明する。
前処理済みデータＳ２２０が立ち上がりエッジについて４進数表記「０」、立ち下がりエッジについて４進数表記「１」のとき、エンコード出力信号Ｓ４１０の４ビット（［３］，［２］，［１］，［０］）は、それぞれ（１、１、１、１）、（１、０、０、０）となる。このエンコード出力信号Ｓ４１０の４ビットをＰＷＭ変換信号Ｓ２１０のそれぞれの時刻に重畳させる。すると、ＰＷＭ変換信号Ｓ２１０の立ち上がりエッジは時刻０で立ち上がり、時刻０から時刻４Ｔ／８までの期間でＨｉｇｈとなる。次に、ＰＷＭ変換信号Ｓ２１０の立ち下がりエッジでは、エンコード出力信号Ｓ４１０の４ビット（［３］，［２］，［１］，［０］）はそれぞれ（１，０，０，０）である。このとき、ＰＷＭ変換信号Ｓ２１０は時刻４Ｔ／８から時刻１０Ｔ／１６までの期間でＨｉｇｈ、時刻１０Ｔ／１６から時刻Ｔまでの期間でＬｏｗとなる。上記のようにして、ＰＷＭ部２００は、ＰＷＭ変換信号Ｓ２１０の立ち上がりのタイミングおよび立ち下がりのタイミングの位相にそれぞれ２ビットのバイナリデータ情報（「０」、「１」）を重畳する。

なお、本実施の形態では、ＰＷＭ信号Ｓ１０５の立ち上がりエッジの位相および立ち下がりエッジの位相にそれぞれ２ビットずつデータを重畳させているが、重畳されるデータは２ビット以外の多値のデータであってもよい。

なお、本実施の形態では、立ち上がりエッジと立ち下がりエッジとに同じビット数のデータを重畳した例を示したが、これに限られず、立ち上がりエッジと立ち下がりエッジとで異なるビット数のデータを重畳してもよい。

なお、本実施の形態では、立ち上がりエッジと立ち下がりエッジとの位相関係が同じとなるようにＰＷＭ信号Ｓ１０５を割り当てたが、立ち上がりエッジと立ち下がりエッジとで割り当てを変えてもよい。

なお、本実施の形態では、ＰＷＭ部２００はシリアライザ４０１を含む例を示したが、これに限られず、一般的に用いられる多相クロックを用いた構成など位相にデータを重畳することでＰＷＭ波形を生成する回路が用いられてもよい。

図５は、図１の受信回路１０１の一例を示す図である。受信回路１０１は、ＰＷＭ信号Ｓ１０５を受信し、受信データＳ１２０と再生クロックＳ１２１とを出力する。受信したＰＷＭ信号Ｓ１０５は、受信回路１０１の内部でＰＷＭデコーダ１０３とクロック生成回路１０４とに供給される。

クロック生成回路１０４は、ＰＷＭ信号Ｓ１０５を取得し、ＰＷＭ信号Ｓ１０５のエッジの位相の時間的平均に同期するクロック信号である再生クロックＳ１２１を生成し、出力する。加えて、クロック生成回路１０４は、多相クロックＳ５０７を生成し出力する。多相クロックＳ５０７は、再生クロックＳ１２１と同期しており、かつそれぞれが同じ時間間隔の位相差を持つ複数のクロック信号からなる。

ＰＷＭデコーダ１０３は、ＰＷＭ信号Ｓ１０５と多相クロックＳ５０７とを取得する。ＰＷＭデコーダ１０３は、取得された多相クロックＳ５０７を用いてＰＷＭ信号Ｓ１０５を復調し、復調データであるデコード出力Ｓ５１１を生成し、出力する。ＰＷＭデコーダ１０３は、多相クロックＳ５０７を用いてＰＷＭ信号Ｓ１０５をサンプリングする。多相クロックＳ５０７の第０相クロックφ０、第１相クロックφ１、第２相クロックφ２、第３相クロックφ３によりサンプリングされたデータをそれぞれサンプリングデータｓ０、ｓ１、ｓ２、ｓ３と表記する。このサンプリングデータｓ０、ｓ１、ｓ２、ｓ３を同じタイミングすなわち多相クロックＳ５０７の第０相クロックφ０のタイミングで保持したデータをそれぞれサンプリング出力ｓｏ０、ｓｏ１，ｓｏ２、ｓｏ３と表記する。

デコード部５０１は、サンプリング出力ｓｏ０、ｓｏ１，ｓｏ２、ｓｏ３を取得し、取得されたサンプリング出力に対して図４（ｂ）や図４（ｃ）に示される送信側のエンコードにおける真理値表に従う変換の逆の変換を行う。そして、デコード部５０１は、デコード結果をデコード出力Ｓ５１１として後処理部１０７に出力する。

後処理部１０７は、デコード出力Ｓ５１１を取得して、受信データＳ１２０を生成し出力する。後処理部１０７は、取得されたデコード出力Ｓ５１１に対して図３（ｄ）に示される前処理における真理値表に従う前処理の逆の処理である後処理を行う。この後処理の結果である受信データＳ１２０は、送信側でエンコードされる送信データＳ１１０と同じデータとなる。

図６は、クロック生成回路１０４としてＰＬＬを用いた場合の構成例を示す図である。本実施の形態に係るクロック生成回路１０４は、ＶＣＯ５０２（Voltage Controlled Oscillator、電圧制御発振器）と、位相周波数検出部５０４と、チャージポンプ５０５と、ループフィルタ５０６と、分周器５０９と、を含む。

ＶＣＯ５０２は、入力制御電圧により再生クロックＳ１２１の発振周波数を変化させる。ＶＣＯ５０２は、図５に示されるように複数のインバータ５０３をリング状に接続したリングオシレータ形式で構成される。ＶＣＯ５０２は、それぞれのインバータ５０３の出力からクロック信号を取り出すことで多相クロックＳ５０７を出力する。また、ＶＣＯ５０２を構成するインバータ５０３の遅延量は入力制御電圧Ｓ５１０により決定され、各段のインバータ５０３は一定の遅延を持った信号を生成する。

位相周波数検出部５０４は、ＰＷＭ信号Ｓ１０５と分周器５０９から帰還した分周クロックＳ６０１とを比較し、それらの位相差および周波数差を含む位相検出出力Ｓ５０８を生成しチャージポンプ５０５に出力する。本実施の形態に係る位相周波数検出部５０４は、２つの入力のそれぞれの立ち上がりエッジ間の位相差、および立ち下がりエッジ間の位相差を位相の比較結果として取得する。具体的には、位相周波数検出部５０４は、分周クロックＳ６０１およびＰＷＭ信号Ｓ１０５のそれぞれの立ち上がりエッジの位相を比較して、分周クロックＳ６０１の立ち上がりエッジの位相が遅れていればＵＰを、進んでいればＤＯＷＮをＨｉｇｈにする。位相周波数検出部５０４は分周クロックＳ６０１の立ち下がりエッジの位相とＰＷＭ信号Ｓ１０５の立ち下がりエッジの位相とを比較する。位相周波数検出部５０４は、分周クロックＳ６０１の立ち下がりエッジの位相が遅れていればＵＰを、進んでいればＤＯＷＮをＨｉｇｈにする。

チャージポンプ５０５は、位相検出出力Ｓ５０８をアナログの電流に変換する。ループフィルタ５０６は、チャージポンプ５０５で生成される電流を電圧に変換する。ループフィルタ５０６は、ＰＬＬのフィードバックループの帯域の安定化を図るように設計される。入力制御電圧Ｓ５１０は、ループフィルタ５０６から出力され、ＶＣＯ５０２に入力される。

分周器５０９は、再生クロックＳ１２１を１／Ｎ（Ｎは２以上の自然数）の周波数に分周した信号を出力する。分周クロックＳ６０１は、分周器５０９から出力され、位相周波数検出部５０４にフィードバックされる。

クロック生成回路１０４は、ＰＷＭ信号Ｓ１０５と分周クロックＳ６０１との周波数差が小さくなり、かつＰＷＭ信号Ｓ１０５の立ち上がりエッジ、立ち下がりエッジと分周クロックＳ６０１の対応するエッジとの位相差が小さくなるよう入力制御電圧Ｓ５１０を生成する。クロック生成回路１０４は生成された入力制御電圧Ｓ５１０をＶＣＯ５０２に供給する。

ここで、従来のクロックエッジ変調で上記のＰＬＬを用いる場合、ＰＷＭ信号の立ち上がりエッジの位相または立ち下がりエッジの位相にはデータを重畳せず、固定することが求められる。具体的に説明すると、従来の方式にしたがってＰＬＬを構成する場合、ＰＬＬは再生クロックの位相をＰＷＭ信号の位相に同期させるように動作する。ＰＷＭ信号の立ち上がりエッジおよび立ち下がりエッジの両方の位相に任意のデータが重畳される場合でも、ＰＬＬはそのＰＷＭ信号の位相に同期した再生クロックを出力する。このとき任意のデータが偏りを持つとすると、ＰＬＬは、再生クロックの位相をそのような偏りを含むＰＷＭ信号の位相に同期させるように動作する。そのため、クロック生成回路にとって、データに依存して変化するＰＷＭ信号のエッジの位相の偏りは、ＰＬＬで再生するクロックの同期を妨げるノイズとなる。以上の理由から、クロックの再生を可能とするため、従来のＰＷＭ信号では立ち上がりエッジまたは立ち下がりエッジの位相を固定する必要があった。

これに対し、本実施の形態では、送信回路１００と受信回路１０１とが従来と異なる特徴を持つ。これにより、ＰＷＭ信号Ｓ１０５の立ち上がりエッジの位相および立ち下がりエッジの位相の両方にデータを重畳した場合でも、受信回路１０１はデータを受信する動作に加えて、データからクロックを再生することができる。

以下に、本実施の形態におけるクロックを再生する動作を説明する。
まず、送信回路１００は、既述の通りＰＷＭ信号Ｓ１０５のエッジの位相の時間的平均が一定となるように送信データＳ１１０を前処理する。例えば、本実施の形態ではＰＷＭ信号Ｓ１０５は、送信回路１００内部の８ｂ／１０ｂ変換により、ある期間で平均をとった場合に「０」と「１」の出現頻度が一定となるように変調されている。この期間は、８ｂ／１０ｂ変換では例えば１０ビットのデータに対応する１０Ｔである。１０ビットのデータを立ち上がりエッジおよび立ち下がりエッジのそれぞれに重畳させると、この期間は５Ｔとなる。

次に、受信側のクロック生成回路１０４のループフィルタ５０６の帯域は、再生クロックＳ１２１がＰＷＭ信号Ｓ１０５の各エッジの位相に同期するために必要な帯域よりも狭く設定される。特に、ループフィルタ５０６の帯域は、ＰＷＭ信号Ｓ１０５のエッジの位相の時間的平均をとる期間の逆数より十分に狭く設定される。例えば、８ｂ／１０ｂ変換を用い、ＰＷＭ信号Ｓ１０５のエッジの位相の時間的平均をとる期間を５Ｔとすると、ループフィルタ５０６のカットオフ周波数は逆数の１／５Ｔに設定される。以下では、ＰＷＭ信号Ｓ１０５のエッジの位相の時間的平均をとる期間の逆数を位相平均周波数と称す。クロック生成回路１０４のループフィルタ５０６の帯域は、位相平均周波数より十分に小さくなるように設計される。

クロック生成回路１０４は、ループフィルタ５０６の帯域内の周波数成分の位相変化に応答するように動作し、一方で帯域外の周波数成分の位相変化に対する応答は抑制される。そのため、位相平均周波数がループフィルタ５０６の帯域の外の場合、クロック生成回路１０４の周波数応答はデータの位相の変化に追従しない。言い換えると、本実施の形態においてＰＷＭ信号Ｓ１０５のデータの位相の変化により生じるノイズは、ループフィルタ５０６の帯域外のためループフィルタ５０６で除去される。また、ＰＷＭ信号Ｓ１０５の位相の時間的平均は一定のため、ＰＷＭ信号Ｓ１０５の位相の偏りは抑制または除去される。これにより、クロック生成回路１０４で生成される再生クロックＳ１２１は、ＰＷＭ信号Ｓ１０５のエッジの位相の一定な時間的平均に同期する。

なお、本実施の形態では位相周波数検出部５０４が立ち上がりエッジの位相差および立ち下がりエッジの位相差の両方を検出する場合を説明したが、これに限られず、例えばどちらか一方が検出されてもよい。

なお、本実施の形態では、多相クロックＳ５０７が、リングオシレータ型のＶＣＯ５０２の各インバータの出力から生成される場合を説明したがこれに限られない。例えば、多相クロックＳ５０７が多段の遅延回路の出力から生成されるなど、データの位相情報を保持できるならばリングオシレータ型に限らず他の形式の回路で生成されてもよい。

図５に戻り、ＰＷＭデコーダ１０３の動作を説明する。ＰＷＭデコーダ１０３は、複数のデータサンプル回路５００と、デコード部５０１と、を有する。ＰＷＭデコーダ１０３は、多相クロックＳ５０７を用いてデータサンプル回路５００においてＰＷＭ信号Ｓ１０５をサンプリングし、サンプリングしたデータを保持する。そして、デコード部５０１はこの保持したデータからＰＷＭ変調前のデータを再生する（復調（デコード））。

データサンプル回路５００は、入力されるデータをクロックの立ち上がりエッジおよび立ち下がりエッジの両方でサンプリングする回路である。前段のデータサンプル回路５００は、多相クロックＳ５０７の第０相クロックφ０、第１相クロックφ１、第２相クロックφ２、第３相クロックφ３を用いてＰＷＭ信号Ｓ１０５をサンプリングし、サンプリングデータｓ０、ｓ１、ｓ２、ｓ３を出力する。後段のデータサンプル回路５００は、多相クロックＳ５０７の第０相クロックφ０を用いてサンプリングデータｓ０、ｓ１、ｓ２、ｓ３をサンプリングし、それぞれのサンプリング出力ｓｏ０、ｓｏ１，ｓｏ２，ｓｏ３を出力する。サンプリング出力ｓｏ０、ｓｏ１、ｓｏ２、ｓｏ３は、デコード部５０１に入力される。

デコード部５０１は、サンプリング出力ｓｏ０、ｓｏ１、ｓｏ２、ｓｏ３に対してに対して図４（ｂ）や図４（ｃ）に示される送信側のエンコードにおける真理値表に従う変換の逆の変換を行う。デコード部５０１はこのようにサンプリング出力を復調し、符号化前の信号を取得し、その信号をデコード出力Ｓ５１１として出力する。

本実施の形態では、多相クロックＳ５０７の第０相クロックφ０、第１相クロックφ１、第２相クロックφ２、第３相クロックφ３の立ち上がりエッジの位相はそれぞれ、図４（ｄ）に示される時刻Ｔ／１６、３Ｔ／１６、５Ｔ／１６、７Ｔ／１６に相当する。これらの時刻におけるデータであるサンプリング出力ｓｏ０、ｓｏ１、ｓｏ２、ｓｏ３は、図４（ｄ）のエンコード出力信号Ｓ４１０（［３］，［２］，［１］，［０］）に対応する。

多相クロックＳ５０７の第０相クロックφ０、第１相クロックφ１、第２相クロックφ２、第３相クロックφ３の立ち下がりエッジの位相はそれぞれ、図４（ｄ）に示される時刻９Ｔ／１６、１１Ｔ／１６、１３Ｔ／１６、１５Ｔ／１６に相当する。これらの時刻におけるデータであるサンプリング出力ｓｏ０、ｓｏ１、ｓｏ２、ｓｏ３は、図４（ｄ）のエンコード出力信号Ｓ４１０（［３］，［２］，［１］，［０］）に対応する。以上のように、デコード部５０１は、立ち下がりエッジについて図４（ｃ）の真理値表を逆に適用することでサンプリング出力ｓｏ０、ｓｏ１、ｓｏ２、ｓｏ３を再生し、デコード出力Ｓ５１１として出力する。

図５に示される後処理部１０７の動作を説明する。後処理部１０７は、デコード出力Ｓ５１１を取得し、受信データＳ１２０を出力する。後処理部１０７は、デコード出力Ｓ５１１に対して前処理部１０６に係る図３（ｄ）の真理値表を逆に適用する。例えば、後処理部１０７は、前処理部１０６における８ｂ／１０ｂ変換の逆変換を行ってもよい。８ｂ／１０ｂ変換およびその逆変換は公知であるから詳細な説明は省略する。

図７は、図１の受信回路１０１の動作を示すタイミングチャートである。図７の横軸は時刻を示す。ＰＷＭ信号Ｓ１０５は、送信回路１００によって生成されるＰＷＭ波形を有する信号である。ＰＷＭ信号Ｓ１０５の立ち上がりエッジおよび立ち下がりエッジのそれぞれの位相には４階調（２ビット）ずつデータが重畳されている。また、ＰＷＭ信号Ｓ１０５は、エッジの位相の時間的平均が一定となるように送信側で変調されている。

位相検出出力Ｓ５０８は、位相周波数検出部５０４においてＰＷＭ信号Ｓ１０５のエッジと再生クロックＳ１２１のエッジとの位相差を検出した結果を表す出力である。位相検出出力Ｓ５０８のＵＰは、立ち上がりエッジおよび立ち下がりエッジのそれぞれについて再生クロックＳ１２１のエッジの位相よりもＰＷＭ信号Ｓ１０５のエッジの位相が早い場合は先のエッジから後のエッジまでの期間にＨｉｇｈとなる。位相検出出力Ｓ５０８のＤＯＷＮは、立ち上がりエッジおよび立ち下がりエッジのそれぞれについて再生クロックＳ１２１のエッジの位相がＰＷＭ信号Ｓ１０５のエッジの位相より早い場合は先のエッジから後のエッジまでの期間にＨｉｇｈとなる。

具体的には、図７に示すように、ＰＷＭ信号Ｓ１０５のはじめの立ち上がりエッジに重畳されるデータは「２」である。このとき、再生クロックＳ１２１の対応する立ち上がりエッジは、ＰＷＭ信号Ｓ１０５のはじめの立ち上がりエッジよりも先に立ち上がる。この条件において位相検出出力Ｓ５０８のＤＯＷＮは、再生クロックＳ１２１の立ち上がりエッジからＰＷＭ信号Ｓ１０５の立ち上がりエッジまでの期間にＨｉｇｈとなる。本実施の形態では分周器５０９の分周比は１のため、再生クロックＳ１２１は図６の分周クロックＳ６０１と同じである。しかしながら、これに限られず、例えば分周比が１以外の場合は再生クロックＳ１２１の代わりに分周クロックＳ６０１を用いてもよい。

再生クロックＳ１２１は、クロック生成回路１０４で再生されるクロック信号である。本実施の形態に係る再生クロックＳ１２１は、ＰＷＭ信号Ｓ１０５の各エッジの位相の時間的平均に同期した位相を有する。

多相クロックＳ５０７は、いずれも周期Ｔであるが位相が等間隔でそれぞれ異なる複数のクロック信号からなる。多相クロックＳ５０７の第０相クロックφ０、第１相クロックφ１、第２相クロックφ２、第３相クロックφ３の立ち上がりエッジはそれぞれ時刻Ｔ／１６、時刻３Ｔ／１６、時刻５Ｔ／１６、時刻７Ｔ／１６に位置する。多相クロックＳ５０７の第０相クロックφ０、第１相クロックφ１、第２相クロックφ２、第３相クロックφ３の立ち下がりエッジはそれぞれ時刻９Ｔ／１６、時刻１１Ｔ／１６、時刻１３Ｔ／１６、時刻１５Ｔ／１６に位置する。本実施の形態では、再生クロックＳ１２１の位相は、多相クロックＳ５０７の第１相クロックφ１の位相と一致する。

ここで、多相クロックＳ５０７の位相は、ＰＷＭデコーダ１０３の動作で説明した様にＰＷＭ信号Ｓ１０５の位相データを取得するタイミングを決める。なお、本実施の形態では多相クロックＳ５０７は４位相である場合を説明したが、これに限られず、ＰＷＭ信号Ｓ１０５を復調できるならば多相クロックＳ５０７の位相の数は４に限られない。

サンプリングデータｓ０、ｓ１、ｓ２、ｓ３は、ＰＷＭ信号Ｓ１０５を、多相クロックＳ５０７の第０相クロックφ０、第１相クロックφ１、第２相クロックφ２、第３相クロックφ３のそれぞれの立ち上がりエッジおよび立ち下がりエッジのタイミングでサンプリングすることで得られるデータである。サンプリング出力（ｓｏ０、ｓｏ１、ｓｏ２、ｓｏ３）は、サンプリングデータｓ０、ｓ１、ｓ２、ｓ３を多相クロックＳ５０７の第０相クロックφ０の立ち上がりエッジおよび立ち下がりエッジのタイミングで保持した結果である。具体的には、図７の多相クロックＳ５０７の第０相クロックφ０がはじめに立ち下がる時間９Ｔ／１６を例にとると、サンプリング出力（ｓｏ０、ｓｏ１、ｓｏ２、ｓｏ３）は、それぞれ（０、０、１、１）となる。

デコード出力Ｓ５１１は、サンプリング出力（ｓｏ０、ｓｏ１、ｓｏ２、ｓｏ３）に、図４（ｂ）や図４（ｃ）に示される真理値表を逆に適用することで得られた結果である。図７のサンプリング出力（ｓｏ０、ｓｏ１、ｓｏ２、ｓｏ３）である（０、０、１、１）の復調結果は、（０、０、１、１）に図４（ｂ）の真理値表の逆を適用することで、４進数表記「２」となる。このデコード出力Ｓ５１１は、ＰＷＭ信号Ｓ１０５のエッジの位相に重畳されたデータと一致する。

本実施の形態に係るシリアルデータ伝送システム１０によると、ＰＷＭ信号Ｓ１０５のエッジの位相の時間的平均は一定に保たれ、受信側ではその時間的平均に同期したクロック信号が生成される。したがって、ＰＷＭ信号Ｓ１０５の立ち上がりエッジおよび立ち下がりエッジの両方の位相にデータを重畳することができる。これにより、同じエッジ数（消費電力）当たりのデータの伝送速度を高めることができる。

また、本実施の形態では、１サイクル当たりのデータのビット数を増やした際に、立ち上がりエッジの位相と立ち下がりエッジの位相とにデータを振り分けることができる。したがって、ビット数の増加による１サイクルの周期の増加を抑えることができる。例えば、従来の片側のエッジにのみデータを重畳する場合に比べて、データのビット数の増加に伴う伝送速度の低減を抑えることができる。その結果、ＬＶＣＭＯＳ伝送のように出力ドライバの消費電力がＰＷＭ信号における単位時間当たりのエッジの数に応じて単調的に増加する、例えば比例する通信システムにおいて、消費電力を抑えつつ伝送速度を維持または向上させることができる。

また、本実施の形態に係るシリアルデータ伝送システム１０によると、ＥＭＩ（Electro Magnetic Interference）を低減することができる。

（第２の実施の形態）
第１の実施の形態では、図１に示すように、ＰＷＭ信号Ｓ１０５の立ち上がりエッジおよび立ち下がりエッジの両方に位相平均化処理を施したデータを重畳して送受信する例を説明した。これに対して、第２の実施の形態ではＰＷＭ信号Ｓ１０５の片側のエッジのみ、すなわち立ち下がりエッジのみにデータを重畳し、受信回路１０１ではデータが重畳される立ち下がりエッジから再生クロックＳ１２１を生成する例を示す。

本実施の形態には、固定されたエッジから再生クロックを生成する一般的なＰＷＭ伝送方式と比べてＰＷＭ信号Ｓ１０５の位相のオフセットの変化に対応できるという利点がある。また、本実施の形態には、位相平均化処理を用いることで、データ依存の固定的な周波数成分でのピークを抑えることができるため、ＥＭＩの観点でも利点がある。

本実施の形態は第１の実施の形態と比べてＰＷＭ信号Ｓ１０５の立ち下がりエッジの位相にデータを重畳し、立ち上がりエッジの位相は固定する点が異なる。以下では、第１の実施の形態と共通または同様の構成については説明を省略し、第１の実施の形態と異なる構成を説明する。

第２の実施の形態に係る送信回路のＰＷＭエンコーダは第１の実施の形態に係るＰＷＭ部２００とは異なるＰＷＭ部２５０を含む。ＰＷＭエンコーダは、ＰＷＭ信号Ｓ１０５の立ち下がりエッジにのみにデータを重畳する。なお、本実施の形態では立ち下がりエッジにのみデータを重畳する場合を説明するが、立ち上がりエッジにのみデータを重畳してもよい。

図８（ａ）〜（ｄ）は、第２の実施の形態に係るＰＷＭ部２５０の動作を説明するための図である。図８（ａ）は、ＰＷＭ部２５０のブロック図を示す。本実施の形態に係るＰＷＭエンコーダはＰＷＭ信号Ｓ１０５の立ち下がりエッジの位相に１ビットのデータを重畳するため、エンコード出力信号Ｓ４１０のビット数が３ビットである点で図４（ａ）の構成と異なる。図８（ｂ）は、エンコード部４０３における変換を示す真理値表である。エンコード部４０３は、図８（ｂ）の真理値表に従い、入力を３ビットに変換して出力する。入力が「０」の場合、出力［２：０］は（１，０，０）である。入力が「１」の場合、出力［２：０］は（１，１，０）である。なお、本実施の形態では出力［２］をＭＳＢとしている。

図８（ｃ）は、ＰＷＭ部２５０の入力が「０」の場合のタイミングチャートを示す。ＰＷＭ周期はＴであり、送信側クロックＳ１１１は、Ｔ／３の周期のクロックである。エンコード部４０３の入力が「０」の場合、エンコード出力信号Ｓ４１０は（１，０，０）となる。シリアライザ４０１は、これをＭＳＢからシリアルに変換することで、ＰＷＭ変換信号Ｓ２１０を生成する。このとき、ＰＷＭ変換信号Ｓ２１０は、０からＴ／３までの期間でＨｉｇｈとなり、Ｔ／３からＴまでの期間でＬｏｗとなる。

図８（ｄ）は、ＰＷＭ部２５０の入力が「１」の場合のタイミングチャートを示す。基本的に図８（ｃ）と各ブロックの処理は同様のため説明を省略する。図８（ｃ）と異なるのは、入力が「１」の場合にエンコード出力信号Ｓ４１０は（１，１，０）であるという点である。そして、このときのＰＷＭ変換信号Ｓ２１０は、０から２Ｔ／３までの期間でＨｉｇｈとなり、２Ｔ／３からＴまでの期間でＬｏｗとなる。なお、受信回路はＰＷＭ変換信号Ｓ２１０のＴ／２のタイミングでデータを取得することで、入力が「０」か「１」かを判別してデコードする。以上の処理により、ＰＷＭ部２５０はＰＷＭ信号Ｓ１０５の立ち下がりエッジの位相にデータを重畳する。

図９は、第２の実施の形態に係る受信回路１５０の一例を示す図である。受信回路１５０と第１の実施の形態に係る受信回路１０１とで異なるのは、ＰＷＭデコーダ１５１と位相周波数検出部１５２である。具体的には、ＰＷＭデコーダ１５１について入力のデータを保持するときに用いるクロックが第１の実施の形態のそれと異なる。ＰＷＭデコーダ１５１は、データサンプル回路５００で再生クロックＳ１２１を用いてＰＷＭ信号Ｓ１０５をサンプリングしてデータを保持する。

なお、第１の実施の形態のデータサンプル回路５００はクロックの立ち上がりエッジおよび立ち下がりエッジの両方で入力を保持する。これに対し、本実施の形態のデータサンプル回路５００は立ち上がりエッジで入力を保持し、立ち下がりエッジでは入力を保持しない。

なお、本実施の形態では、立ち下がりエッジの位相に１ビットのデータを重畳するため、復調時に複数の位相のタイミングを用いる必要はない。本実施の形態に係る受信回路１５０は、単一のクロックにしたがいデータを保持することでＰＷＭ信号Ｓ１０５を復調することができる。

また、第１の実施の形態に係る位相周波数検出部５０４はＰＷＭ信号Ｓ１０５の立ち上がりエッジと再生クロックＳ１２１の立ち上がりエッジとの位相差を検出する。同時に、その位相周波数検出部５０４はＰＷＭ信号Ｓ１０５の立ち下がりエッジと再生クロックＳ１２１の立ち下がりエッジとの位相差を検出する。これに対して、本実施の形態に係る位相周波数検出部１５２は、ＰＷＭ信号Ｓ１０５の立ち下がりエッジと再生クロックＳ１２１の立ち下がりエッジとの位相差を検出する。ＰＷＭ信号Ｓ１０５の立ち下がりエッジの位相の時間的平均は一定であり、再生クロックＳ１２１の立ち上がりエッジの位相はＰＷＭ信号Ｓ１０５の立ち下がりエッジの位相の時間的平均の位相に同期する。

図１０（ａ）〜（ｃ）は、第２の実施の形態のＰＷＭ信号Ｓ１０５と再生クロックＳ１２１の動作を説明する図である。図１０（ａ）は、ＰＷＭ信号Ｓ１０５と再生クロックＳ１２１の３周期分の波形を示す。ＰＷＭ信号Ｓ１０５は、周期がＴであり、立ち下がりエッジの位相に１ビットのデータが重畳されている。ＰＷＭ信号Ｓ１０５は、データが「０」の場合にＴ／３で立ち下がり、データが「１」の場合に２Ｔ／３で立ち下がる。図１０（ａ）に示される例では、ＰＷＭ信号Ｓ１０５は、時刻０から時刻Ｔまでの期間に「０」、時刻Ｔから時刻２Ｔまでの期間に「１」、時刻２Ｔから時刻３Ｔまでの期間に「０」が重畳されている。

再生クロックＳ１２１は、図９のクロック生成回路１０４で再生されるクロックであり、立ち上がりエッジのタイミングはＰＷＭ信号Ｓ１０５の立ち下がりエッジの位相の時間的平均であるＴ／２となる。データサンプル回路５００は、この再生クロックＳ１２１でＰＷＭ信号Ｓ１０５をサンプリングし、サンプリングされたのデータをサンプリング出力ｓｏ０として保持する。これにより、受信回路１５０はＰＷＭ信号Ｓ１０５に重畳されたデータを復調することができる。

従来用いられてきたＰＷＭ伝送では、ＰＷＭ信号のエッジのうち位相の固定されている立ち上がりエッジを利用して再生クロックが生成される。この場合、再生クロックのＴ／２における立ち上がりタイミングは、ＰＷＭ信号の立ち上がりエッジに同期したクロックを遅延回路や反転回路で処理することで生成される。このように、従来用いられてきたＰＷＭ伝送の受信回路は、ＰＷＭ信号の位相が固定されたエッジに同期してクロックを生成し、このクロックにＴ／２の遅延を付与することで再生クロックを生成する。

立ち上がりエッジと立ち下がりエッジとの位相関係が明確である場合は、Ｔ／２の遅延を付与した再生クロックでデータを復調することが可能である。しかしながら、ＰＷＭ信号の立ち下がりエッジの位相にオフセットがある場合、Ｔ／２のタイミングではかならずしもデータを取得できない。

図１０（ｂ）を用いて、立ち下がりエッジの位相にオフセットがある場合の例を説明する。図１０（ｂ）は、ＰＷＭ信号Ｓ１０５のエッジの位相にオフセットがある場合の従来技術に係るＰＷＭ伝送におけるタイミングチャートを示す。図１０（ｂ）に示されるＰＷＭ信号Ｓ１０５は、図１０（ａ）に示されるＰＷＭ信号Ｓ１０５の立ち下がりエッジの位相がオフセットされている場合の波形である。特に、データが「０」の場合にＰＷＭ信号Ｓ１０５はＴ／２で立ち下がり、データが「１」の場合に３Ｔ／４のタイミングで立ち下がる。

従来用いられてきたＰＷＭ伝送では、ＰＷＭ信号Ｓ１０５のエッジのうち位相の固定された立ち上がりエッジを利用してクロックを再生する。この従来技術では、立ち下がりエッジの位相のオフセットを検出する機構がないので、図１０（ａ）の再生クロックＳ１２１と同じＴ／２のタイミングで立ち上がる再生クロックＳ１２１を生成してしまう。この再生クロックＳ１２１を用いてＰＷＭ信号Ｓ１０５をサンプリングする場合、データが「０」であるとサンプリングのタイミング（Ｔ／２）とＰＷＭ信号Ｓ１０５のレベル遷移のタイミング（Ｔ／２）とが重なる。その結果、受信回路でデータを正しく復調することができない。

これに対して、本実施の形態では、データが重畳される立ち下がりエッジの位相の時間的平均に同期した再生クロックＳ１２１を生成することで、ＰＷＭ信号Ｓ１０５の位相のオフセットをも考慮した形の再生クロックＳ１２１を提供できる。

図１０（ｃ）は、ＰＷＭ信号Ｓ１０５のエッジの位相にオフセットがある場合の本実施の形態に係るＰＷＭ伝送におけるタイミングチャートを示す。本実施の形態では、送信側で、データが重畳されるエッジの位相の時間的平均が一定となるようにＰＷＭ信号Ｓ１０５を生成する。特に、ＰＷＭ信号Ｓ１０５の立ち下がりエッジのタイミングがＴ／２と３Ｔ／４のいずれかから選択される場合において、立ち下がりエッジの位相の時間的平均は５Ｔ／８となる。そして、図９の受信回路１５０は、データが重畳される立ち下がりエッジの位相の時間的平均に同期するよう再生クロックＳ１２１を生成するため、再生クロックＳ１２１はオフセットを含む上記の５Ｔ／８のタイミングに同期する。

本実施の形態に係るシリアルデータ伝送システムによると、データが重畳されるエッジからクロックを再生することで、再生クロックＳ１２１の位相がそのエッジの位相の時間的平均に同期する。このため、ＰＷＭ信号Ｓ１０５の位相にオフセットがある場合においてもデータを復調できる。

以上、実施の形態に係るシリアルデータ伝送システムの構成と動作について説明した。これらの実施の形態は例示であり、その各構成要素や各処理の組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。

（その他の実施例）
本発明は、上述の実施の形態の１以上の機能を実現するプログラムを、ネットワーク又は記憶媒体を介してシステム又は装置に供給し、そのシステム又は装置のコンピュータにおける１つ以上のプロセッサがプログラムを読出し実行する処理でも実現可能である。また、１以上の機能を実現する回路（例えば、ＡＳＩＣ）によっても実現可能である。

１００ 送信回路、 １０１ 受信回路、 １０２ ＰＷＭエンコーダ、 １０３ ＰＷＭデコーダ、 １０４ クロック生成回路、 １０６ 前処理部、 １０７ 後処理部。

Claims (16)

1. データを前処理する前処理手段と、
   前処理されたデータに応じてパルス幅変調されたＰＷＭ信号を生成する生成手段と、を備え、
   前記前処理手段は、データに応じて生成されるＰＷＭ信号におけるエッジの位相の時間的平均が一定となるよう、当該データを前処理するデータ処理回路。
2. 前記生成手段は、ＰＷＭ信号のエッジの位相にデータを重畳する請求項１に記載のデータ処理回路。
3. 前記生成手段は、ＰＷＭ信号の各エッジの位相に複数のビットのデータを重畳する請求項２に記載のデータ処理回路。
4. 前記生成手段は、ＰＷＭ信号の立ち上がりエッジおよび立ち下がりエッジのそれぞれの位相にデータを重畳する請求項２または３に記載のデータ処理回路。
5. 前記生成手段は、ＰＷＭ信号の立ち上がりエッジまたは立ち下がりエッジのいずれか一方の位相にはデータを重畳せず、固定する請求項２または３に記載のデータ処理回路。
6. 前記生成手段によって生成されたＰＷＭ信号はシリアル伝送方式により送信される請求項１から５のいずれか１項に記載のデータ処理回路。
7. 前記前処理手段は、データを複数のセグメントに並列化し、各セグメントに応じてパルス幅変調された信号におけるエッジの位相の時間的平均が一定となるよう、当該セグメントを前処理する請求項１から６のいずれか１項に記載のデータ処理回路。
8. 前記前処理手段は、前処理された各セグメントのビットと、前処理された他のセグメントの対応するビットと、を組み合わせることで複数のビットを単位とするデータを生成し、
   前記生成手段は、ＰＷＭ信号の各エッジの位相に、生成された複数のビットを単位とするデータを重畳する請求項７に記載のデータ処理回路。
9. 消費電力がＰＷＭ信号における単位時間当たりのエッジの数に応じて単調的に増加する請求項１から８のいずれか１項に記載のデータ処理回路。
10. 前記前処理手段における前処理は、データに含まれるＫビット（Ｋは２以上の自然数）のデータを、値の出現頻度が一定となるＬビット（ＬはＫより大きな自然数）のデータに変換する処理を含む請求項１から９のいずれか１項に記載のデータ処理回路。
11. データを前処理する前処理ステップと、
    前処理されたデータに応じてパルス幅変調されたＰＷＭ信号を生成する生成ステップと、を含み、
    前記前処理ステップは、データに応じて生成されるＰＷＭ信号におけるエッジの位相の時間的平均が一定となるよう、当該データを前処理するステップを含むデータ処理方法。
12. エッジの位相の時間的平均が一定となるよう前処理されたデータに応じてパルス幅変調されたＰＷＭ信号から、エッジの位相の当該時間的平均に同期するクロック信号を生成するクロック生成手段と、
    生成されたクロック信号を用いてＰＷＭ信号を復調し、復調データを取得する復調手段と、
    復調データに対して前処理の逆の処理を行う処理手段と、を備えるデータ処理回路。
13. 前記クロック生成手段は位相同期回路を含み、
    前記位相同期回路のループフィルタの帯域は、前記位相同期回路の出力がＰＷＭ信号の各エッジの位相に同期するために必要な帯域よりも狭く設定される請求項１２の記載のデータ処理回路。
14. 前記位相同期回路のループフィルタの帯域は、ＰＷＭ信号のエッジの位相の時間的平均をとる期間の逆数より狭く設定される請求項１３に記載のデータ処理回路。
15. エッジの位相の時間的平均が一定となるよう前処理されたデータに応じてパルス幅変調されたＰＷＭ信号から、エッジの位相の当該時間的平均に同期するクロック信号を生成するクロック生成ステップと、
    生成されたクロック信号を用いてＰＷＭ信号を復調し、復調データを取得する復調ステップと、
    復調データに対して前処理の逆の処理を行う処理ステップと、を含むデータ処理方法。
16. 送信回路と受信回路とを備えるデータ伝送システムであって、
    前記送信回路は、
    データを前処理する前処理手段と、
    前処理されたデータに応じてパルス幅変調されたＰＷＭ信号を生成する生成手段と、を備え、
    前記前処理手段は、データに応じて生成されるＰＷＭ信号におけるエッジの位相の時間的平均が一定となるよう、当該データを前処理し、
    前記受信回路は、
    前記生成手段によって生成されたＰＷＭ信号から、エッジの位相の時間的平均に同期するクロック信号を生成するクロック生成手段と、
    生成されたクロック信号を用いてＰＷＭ信号を復調し、復調データを取得する復調手段と、
    復調データに対して前処理の逆の処理を行う処理手段と、を備えるデータ伝送システム。

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