JP2018021801A - 半導体素子の検査装置 - Google Patents

Abstract

【課題】検査精度を向上させる半導体素子の検査装置を提供する。【解決手段】裏面が電極とされた基板２１を備える半導体素子の検査装置であって、半導体素子が載置されるステージ１１と、ステージ１１に形成された孔１１２、１１２ａ、１１２ｂを通って裏面に接触する第１ピンおよび第２ピンを含む複数のピン１２と、裏面から出力される信号を複数のピン１２を介して検出する検出部１３と、を備え、検出部１３は、裏面のうち第１ピンが接触する部分から出力される信号と、第２ピンが接触する部分から出力される信号とを個別に検出する。【選択図】図１

Description

本発明は、半導体素子の検査装置に関するものである。

裏面が電極とされた縦型半導体素子の検査装置として、例えば特許文献１では、半導体素子の裏面に複数のセンスピンが接触し、半導体素子に電圧が印加されたときの電流信号がセンスピンを介してテスターに送信される検査装置が提案されている。この検査装置では、センスステージの上面に複数のセンスピンが固定されており、センスステージを押し上げることにより、複数のセンスピンがステージの上面側に押し出され、半導体素子の裏面の外周部に接触する。また、複数のセンスピンは、センスピンとテスターとの間に配置されたセンスブロックを介して互いに電気的に接続されている。

特開２０１２−１６３５１５号公報

しかしながら、特許文献１に記載の検査装置のように、センスステージの上面に複数のセンスピンが固定された構成では、複数のセンスピンはステージの上面側にまとめて押し出され、半導体素子の裏面に同時に接触する。そして、複数のセンスピンが半導体素子の裏面に同時に接触するように配置され、かつ、センスブロックを介して互いに電気的に接続された構成では、半導体素子の裏面のうち各センスピンが接触する部分の電位等を個別に検出することができない。そのため、このような構成では、裏面の一部において酸化や異物の付着などにより表面状態が変化した場合や、センスピンの接触状態にばらつきが生じた場合に異常を検出することが困難であり、検査精度が低下する。

また、例えば三相モータの駆動に用いられるインバータ回路等では、各相を構成する複数の半導体素子の特性にばらつきがあると、回路の発振によって半導体素子が破壊されるおそれがある。したがって、半導体素子の破壊を抑制するために、半導体素子の特性の検査において検査精度を向上させて、各相を構成する複数の半導体素子の特性を揃える必要がある。

しかしながら、半導体素子の裏面の外周部にセンスピンを接触させて電位等を検出する場合、中央部にセンスピンを接触させる場合に比べて裏面の電位等の検出精度が低下し、半導体素子の特性の検査において検査精度が低下する。

本発明は上記点に鑑みて、検査精度を向上させる半導体素子の検査装置を提供することを目的とする。

上記目的を達成するため、請求項１に記載の発明では、裏面（２１２）が電極とされた基板（２１）を備える半導体素子の検査装置であって、半導体素子が載置されるステージ（１１）と、ステージに形成された孔（１１２、１１２ａ、１１２ｂ）を通って裏面に接触する第１ピン（１２ｅ）および第２ピン（１２ｆ）を含む複数のピン（１２）と、裏面から出力される信号を複数のピンを介して検出する検出部（１３）と、を備え、検出部は、裏面のうち第１ピンが接触する部分から出力される信号と、第２ピンが接触する部分から出力される信号とを個別に検出する。

これによれば、検出部が、半導体素子のうち各ピンが接触する部分から出力される信号を個別に検出するので、表面状態の異常、および、ピンの接触状態のばらつきの検出が容易になり、検査精度を向上させることができる。

例えば、請求項２に記載したように、位置調整部（１４）により第１ピンと第２ピンとを個別に変位させることで、第１ピンが接触する部分から出力される信号と、第２ピンが接触する部分から出力される信号とを個別に検出することができる。

また、請求項７に記載の発明では、裏面（２１２）が電極とされた基板（２１）を備える半導体素子の検査装置であって、半導体素子が載置されるステージ（１１）と、ステージに形成された孔（１１２、１１２ａ、１１２ｂ）を通って裏面に接触する第１ピン（１２ａ）および第２ピン（１２ｂ）を含む複数のピン（１２）と、裏面から出力される信号を複数のピンを介して検出する検出部（１３）と、を備え、第１ピンは裏面の中央部に接触し、第２ピンは裏面の外周部に接触する。

これによれば、第１ピンを介して裏面の中央部から出力される信号を検出し、第２ピンを介して裏面の外周部から出力される信号を検出することができるので、検査精度を向上させることができる。

なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係の一例を示すものである。

本発明の第１実施形態にかかる半導体素子の検査装置の斜視図である。 本発明の第１実施形態にかかる半導体素子の検査装置の平面図である。 図２のIII−III断面図である。 本発明の第２実施形態にかかる半導体素子の検査装置の平面図である。 本発明の第３実施形態にかかる半導体素子の検査装置の平面図である。 本発明の第４実施形態にかかる半導体素子の検査装置の平面図である。 本発明の第５実施形態にかかる半導体素子の検査装置の斜視図である。

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。

（第１実施形態）
本発明の第１実施形態について説明する。本実施形態の半導体素子の検査装置は、裏面が電極とされた縦型半導体素子の検査に用いられるものである。

図１〜３に示すように、本実施形態の半導体装置の検査装置１０（以下、単に検査装置１０という）は、ステージ１１と、ピン１２と、検出部１３と、位置調整部１４とを備えている。

ステージ１１は、検査対象である半導体素子２０が載置されるものである。半導体素子２０は、Ｓｉ等で構成された基板２１を備えるパワーデバイス等の縦型半導体素子であり、基板２１の表面２１１には電極および制御用のパッドが形成され、裏面２１２は電極とされている。

半導体素子２０は、基板２１の裏面２１２がステージ１１に接するように載置される。半導体素子２０を検査する際には、基板２１の表面２１１に形成されたパッドに、図示しないプローブ針が接触する。このプローブ針およびステージ１１は図示しない電源に接続されており、この電源からプローブ針およびステージ１１を介して半導体素子２０に電圧が印加される。

本実施形態では、半導体素子２０は矩形板状とされており、ステージ１１のうち半導体素子２０が載置される領域１１１は、基板２１の裏面２１２の形状に対応して、矩形状とされている。

ステージ１１には、ステージ１１を貫通する複数の孔１１２が形成されており、孔１１２は図示しない真空ポンプに連結されている。そして、半導体素子２０がステージ１１に載置された状態で真空ポンプが起動すると、孔１１２を介して半導体素子２０が真空吸着され、ステージ１１に固定される。

本実施形態では、孔１１２は、ステージ１１のうち裏面２１２の中央部に対応する位置、すなわち、領域１１１の中央部と、裏面２１２の外周部に対応する位置、すなわち、領域１１１の外周部に形成されている。孔１１２のうち、領域１１１の中央部に形成されたものを孔１１２ａ、領域１１１の外周部に形成されたものを孔１１２ｂとする。孔１１２ａは１つ形成されており、孔１１２ｂは領域１１１の４つの角部それぞれに形成されている。

孔１１２の内部には、棒状のピン１２が配置されている。検査装置１０は複数のピン１２を備えており、それぞれの孔１１２に１つのピン１２が配置されている。ピン１２のうち、孔１１２ａの内部に配置されたものをピン１２ａ、孔１１２ｂの内部に配置されたものをピン１２ｂとする。ピン１２ａ、１２ｂはそれぞれ第１ピン、第２ピンに相当する。

ピン１２は、検出部１３に接続されており、検出部１３は、ピン１２を介して、裏面２１２から出力される信号を検出する。本実施形態では、検出部１３は裏面２１２の電位を検出する。また、ピン１２は、ステージ１１の下方に配置された位置調整部１４に接続されており、位置調整部１４は、図示しないモータ等によってピン１２を孔１１２の内部においてステージ１１の厚み方向に変位させる。

本実施形態では、位置調整部１４は、各ピン１２を個別に変位させる。したがって、裏面２１２に接触するピン１２を切り替え、裏面２１２のうち検出部１３に電位が入力される部分を切り替えることが可能となる。これにより、検出部１３は、裏面２１２のうち各ピン１２が接触する部分の電位を個別に検出することができる。

検査装置１０を用いた半導体素子２０の検査方法について説明する。まず、半導体素子２０が領域１１１に載置され、図示しない真空ポンプが孔１１２を介して半導体素子２０を真空吸着し、ステージ１１に固定する。また、表面２１１に形成されたパッドに図示しないプローブ針が接触し、このプローブ針とステージ１１を介して、図示しない電源から半導体素子２０に電圧が印加される。

そして、位置調整部１４が孔１１２の内部に配置された複数のピン１２を変位させ、１つのピン１２を裏面２１２に接触させ、他のピン１２を裏面２１２から離す。検出部１３は、裏面２１２に接触しているピン１２を介して裏面２１２の電位を検出し、半導体素子２０の評価を行う。

位置調整部１４は、各ピン１２を交互に裏面２１２に接触させ、検出部１３は、各ピン１２を介して入力される信号に基づいて裏面２１２の電位を検出する。検出部１３は、入力されたすべての信号が所定の範囲内にある場合に、検査中の半導体素子２０が良チップであると判定し、少なくとも１つの入力信号が所定の範囲内にない場合に、検査中の半導体素子２０が不良チップであると判定する。

裏面２１２の一部において酸化や異物の付着などにより表面状態が変化した場合や、ピン１２の接触状態にばらつきが生じた場合、裏面２１２からピン１２を介して検出部１３に出力される信号にばらつきが生じることがある。このとき、例えば複数のピン１２が短絡され、かつ、裏面２１２に同時に接触するように配置されていると、各ピン１２が接触する部分の電位を個別に検出することができないため、表面状態の異常や、ピン１２の接触状態のばらつきを検出することが困難である。

これに対して、本実施形態では、上記のように複数のピン１２および位置調整部１４を配置して、半導体素子２０のうち各ピン１２が接触する部分の電位を個別に検出している。これにより、出力信号のばらつきから表面状態の異常、および、ピン１２の接触状態のばらつきを検出することが容易になり、検査精度を向上させることができる。

また、半導体素子２０に使用時と同様の電流を流して検査を行うことが好ましく、例えば使用時に数百Ａの大電流が流されるＩＧＢＴ（Insulated Gate Bipolar Transistor）等のパワーデバイスについては、大電流を流して検査を行うことが好ましい。このような大電流を用いる場合に、裏面２１２の中央部から離れた外周部でのみ電位を検出すると、測定値のばらつきが大きくなる。これに対して、本実施形態では、ピン１２ａを介して裏面２１２の中央部の電位を検出しているので、測定値のばらつきを抑制し、検査精度をさらに向上させることができる。

（第２実施形態）
本発明の第２実施形態について説明する。本実施形態は、第１実施形態に対してピン１２の配置を変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。

図４に示すように、本実施形態では、ピン１２は、ステージ１１のうち、基板２１のアクティブ領域２１３に対応する部分に配置されている。具体的には、この部分の４つの角部にそれぞれピン１２が配置されている。アクティブ領域２１３には複数のセルが形成されており、アクティブ領域２１３の外側の領域においては、表面２１１にパッド２２が形成されている。

このようにピン１２を配置し、アクティブ領域２１３における裏面２１２の電位を検出することにより、半導体素子２０の単位セル当たりの特性を高精度に測定することができる。

（第３実施形態）
本発明の第３実施形態について説明する。本実施形態は、第２実施形態に対してピン１２の配置を変更したものであり、その他については第２実施形態と同様であるため、第２実施形態と異なる部分についてのみ説明する。

図５に示すように、本実施形態では、ピン１２は、ステージ１１のうち、アクティブ領域２１３に対応する部分に加え、アクティブ領域２１３の外側の領域に対応する部分にも配置されている。

ステージ１１のうちアクティブ領域２１３に対応する部分に配置されたピン１２をピン１２ｃとし、ステージ１１のうちアクティブ領域２１３の外側の領域に対応する部分に配置されたピン１２をピン１２ｄとする。本実施形態では、ピン１２ｃおよびピン１２ｄがそれぞれ複数配置されている。検出部１３は、ピン１２ｃを介してアクティブ領域２１３の電位を検出し、ピン１２ｄを介してアクティブ領域２１３の外側の領域の電位を検出する。

このようにピン１２を配置して裏面２１２の電位を検出することにより、アクティブ領域２１３の外側の領域を含む半導体素子２０全体の特性を測定することができる。

（第４実施形態）
本発明の第４実施形態について説明する。本実施形態は、第２実施形態に対して半導体素子２０の構成、および、ピン１２の配置を変更したものであり、その他については第２実施形態と同様であるため、第２実施形態と異なる部分についてのみ説明する。

本実施形態では、半導体素子２０は、複数の機能、および、複数の機能に対応した複数の領域を有している。具体的には、基板２１にＩＧＢＴとＦＷＤ（Free Wheeling Diode）とが形成されており、図６に示すように、基板２１には、ＩＧＢＴが形成されたＩＧＢＴ領域２１４と、ＦＷＤが形成されたＦＷＤ領域２１５とが、それぞれ複数形成されている。ＩＧＢＴ領域２１４、ＦＷＤ領域２１５は、それぞれ直線状とされ、ストライプ状に交互に並んでいる。

ピン１２は、ステージ１１のうち、ＩＧＢＴ領域２１４、ＦＷＤ領域２１５に対応する部分に、それぞれ配置されている。ステージ１１のうちＩＧＢＴ領域２１４に対応する部分に配置されたピン１２をピン１２ｅとし、ステージ１１のうちＦＷＤ領域２１５に対応する部分に配置されたピン１２をピン１２ｆとする。本実施形態では、１つのＩＧＢＴ領域２１４に対して複数のピン１２ｅが配置され、１つのＦＷＤ領域２１５に対して複数のピン１２ｆが配置されている。

検出部１３は、ピン１２ｅから入力された信号に基づいてＩＧＢＴ領域２１４のオン電圧、ゲート電圧を検出し、ピン１２ｆから入力された信号に基づいてＦＷＤ領域２１５のオン電圧を検出する。ピン１２ｅ、１２ｆはそれぞれ第１ピン、第２ピンに相当し、ＩＧＢＴ領域２１４、ＦＷＤ領域２１５はそれぞれ第１領域、第２領域に相当する。

このようにピン１２を配置することにより、ＩＧＢＴ領域２１４とＦＷＤ領域２１５から出力される信号を個別に検出し、各領域の特性を個別に測定することができる。

（第５実施形態）
本発明の第５実施形態について説明する。本実施形態は、第１実施形態に対してピン１２と検出部１３との接続方法を変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。

図７に示すように、本実施形態では、検査装置１０はスイッチ部１５を備えており、複数のピン１２と検出部１３はスイッチ部１５を介して接続されている。そして、スイッチ部１５は、検出部１３に接続されるピン１２を切り替える。具体的には、複数のピン１２のうち、１つのピン１２が検出部１３に接続されているとき、他のピン１２は検出部１３と電気的に絶縁される。

本実施形態では、検出部１３に接続されるピン１２をスイッチ部１５によって切り替えることにより、裏面２１２のうち各ピン１２が接触する部分の電位を個別に検出し、第１実施形態と同様に検査精度を向上させることができる。

（他の実施形態）
なお、本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。

例えば、検出部１３に複数の入力端子を設け、各入力端子にピン１２を接続するとともに、複数のピン１２が互いに電気的に絶縁された状態とすることにより、裏面２１２のうち各ピン１２が接触する部分の電位を個別に検出してもよい。なお、複数のピン１２が互いに電気的に絶縁された状態とは、ここでは、１つのピン１２が裏面２１２から離されたとき、このピン１２が他のピン１２と電気的に絶縁される状態をいう。

また、上記第１実施形態において、検査装置１０がピン１２ａを備えず、ピン１２が領域１１１の外周部にのみ配置されていてもよい。

また、上記第１実施形態において、複数のピン１２が、裏面２１２に接触する先端部とは反対側において短絡されていてもよい。さらに、位置調整部１４が複数のピン１２を同時に裏面２１２に接触させてもよい。このような構成においても、ピン１２ａ、１２ｂを介して裏面２１２の中央部、外周部の電位が検出部１３に入力されるため、裏面２１２の電位を従来よりも高精度に検出することができる。したがって、検査精度を向上させることができる。

また、複数のピン１２のうち、一部のピン１２が、半導体素子２０に接触する先端部とは反対側において短絡されていてもよい。例えば、上記第４実施形態において、複数のピン１２ｅが短絡されていてもよく、複数のピン１２ｆが短絡されていてもよい。また、検出部１３が、裏面２１２のうち、一部のピン１２が接触する部分の電位のみを個別に検出してもよい。

また、半導体素子２０が複数形成されたウェハをステージ１１に載置して、半導体素子２０の検査を行ってもよい。また、一部の孔１１２にのみピン１２が配置されていてもよい。また、ステージ１１に孔１１２とは別の孔を形成し、この孔の内部にピン１２を配置してもよい。

１１ ステージ
１２ ピン
１３ 検出部
２１ 基板
２１２ 裏面

Claims (9)

1. 裏面（２１２）が電極とされた基板（２１）を備える半導体素子の検査装置であって、
   前記半導体素子が載置されるステージ（１１）と、
   前記ステージに形成された孔（１１２、１１２ａ、１１２ｂ）を通って前記裏面に接触する第１ピン（１２ｅ）および第２ピン（１２ｆ）を含む複数のピン（１２）と、
   前記裏面から出力される信号を前記複数のピンを介して検出する検出部（１３）と、を備え、
   前記検出部は、前記裏面のうち前記第１ピンが接触する部分から出力される信号と、前記第２ピンが接触する部分から出力される信号とを個別に検出する半導体素子の検査装置。
2. 前記複数のピンを前記孔の内部において前記ステージの厚み方向に変位させる位置調整部（１４）を備え、
   前記位置調整部は、前記第１ピンと前記第２ピンとを個別に変位させる請求項１に記載の半導体素子の検査装置。
3. 前記複数のピンのうち前記検出部に接続されるピンを切り替えるスイッチ部（１５）を備える請求項１または２に記載の半導体素子の検査装置。
4. 前記第１ピンおよび前記第２ピンのいずれか一方が前記裏面から離された状態では、前記第１ピンおよび前記第２ピンは、互いに電気的に絶縁されている請求項１ないし３のいずれか１つに記載の半導体素子の検査装置。
5. 前記半導体素子は、複数の機能、および、前記複数の機能に対応した複数の領域を有しており、
   前記第１ピンは、前記複数の領域の１つである第１領域（２１４）に接触し、
   前記第２ピンは、前記複数の領域のうち前記第１領域とは異なる第２領域（２１５）に接触する請求項１ないし４のいずれか１つに記載の半導体素子の検査装置。
6. 前記第１ピンまたは前記第２ピンを複数備える請求項１ないし５のいずれか１つに記載の半導体素子の検査装置。
7. 裏面（２１２）が電極とされた基板（２１）を備える半導体素子の検査装置であって、
   前記半導体素子が載置されるステージ（１１）と、
   前記ステージに形成された孔（１１２、１１２ａ、１１２ｂ）を通って前記裏面に接触する第１ピン（１２ａ）および第２ピン（１２ｂ）を含む複数のピン（１２）と、
   前記裏面から出力される信号を前記複数のピンを介して検出する検出部（１３）と、を備え、
   前記第１ピンは前記裏面の中央部に接触し、
   前記第２ピンは前記裏面の外周部に接触する半導体素子の検査装置。
8. 前記検出部は、前記裏面のうち前記第１ピンが接触する部分から出力される信号と、前記第２ピンが接触する部分から出力される信号とを個別に検出する請求項７に記載の半導体素子の検査装置。
9. 前記第１ピンと前記第２ピンとが短絡されている請求項７に記載の半導体素子の検査装置。
   

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