JP2018006572A - ダイヤモンド半導体装置及びその製造方法 - Google Patents

Abstract

【課題】動作特性がノーマリーオフの平面型ＭＯＳＦＥＴ動作が可能なダイヤモンド半導体装置を提供すること。【解決手段】本発明のダイヤモンド半導体装置１０は、ダイヤモンド基板１上に配され、｛１１１｝面が形成される第１導電型ダイヤモンド半導体層２と、第１導電型ダイヤモンド半導体層２の｛１１１｝面が形成される面上に配される導電型が第１導電型ダイヤモンド半導体層２と異なる第２ダイヤモンド半導体層で形成されるソース領域３ａ及びドレイン領域３ｂと、全体又は一部が第１導電型ダイヤモンド半導体層２の｛１１１｝面上に配され、かつ、上面視で少なくともソース領域３ａとドレイン領域３ｂとの間に配されるゲート絶縁膜４と、ソース領域３ａ上に配されるソース電極５ａと、ドレイン領域３ｂ上に配されるドレイン電極５ｂと、ゲート絶縁膜４上に配されるゲート電極５ｃと、を有することを特徴とする。【選択図】図１

Description

本発明は、ＭＯＳＦＥＴ動作が可能なダイヤモンド半導体装置及びその製造方法に関する。

大電力向けの半導体装置としてパワーデバイスが広く用いられている。前記パワーデバイスとしては、ショットキーバリアダイオード、ＰＩＮダイオード、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）、ＩＧＢＴ（Insulated Gate Bipolar Transistor）が普及している。トランジスタとしては、ＪＦＥＴ（Junction FET）、ＭＥＳＦＥＴ（Metal Semiconductor FET）、ＢＪＴ（Bipolar Junction Transistor）なども存在するが、前記パワーデバイス用途では、前記ＭＯＳＦＥＴが最も広く普及している。また、前記ＩＧＢＴも前記ＭＯＳＦＥＴの構造を基本構造として構成される。

前記ＭＯＳＦＥＴが広く普及している理由として、前記ＭＯＳＦＥＴがノーマリーオフ動作を実現しやすいことが挙げられる。前記ノーマリーオフの動作特性は、故障時にデバイスの暴走を防ぐだけではなく、オフ時の消費電力削減の観点から、前記パワーデバイスに特に要求される特性である。即ち、動作特性がノーマリーオンである前記パワーデバイス（例えば、前記ＪＦＥＴ、前記ＭＥＳＦＥＴ）では、デバイスが暴走した場合の安全性に問題があり、また、オフ時にも導通のための電力を消費していることから消費電力が大きくなる問題がある。

また、前記ＢＪＴでは、前記ノーマリーオフ動作を容易に実現できるものの、オンオフ動作を電流で制御することから、大電力制御を行うために高いゲート電流を必要とし、消費電力が大きくなる問題がある。この点、前記ＭＯＳＦＥＴでは、オンオフ動作を電圧で制御し、高いゲート電流を必要としないことから、消費電力を削減でき、更には大電力用途でも取扱い易いメリットもある。

ところで、前記ＭＯＳＦＥＴを含め、前記パワーデバイス用の半導体装置としては、Ｓｉ半導体を用いて構成されるものが一般的であるが、近年、前記Ｓｉ半導体に代わりダイヤモンド半導体が注目されている。即ち、ダイヤモンドは、シリコンに対して、ワイドバンドギャップであり、更に融点、熱伝導率、耐絶縁破壊性、キャリア速度限界、硬度・弾性定数、化学的安定性及び耐放射線性が高く、前記パワーデバイスの形成材料として、極めて高いポテンシャルを有している。

こうしたことから、前記ダイヤモンド半導体を用いた前記パワーデバイスの作製が種々試みられており、本発明者らは、前記ダイヤモンド半導体を用いた前記ＪＦＥＴ（非特許文献１参照）、前記ダイヤモンド半導体を用いた前記ＢＪＴ（非特許文献２参照）を提案している。
しかしながら、これらの提案における半導体装置は、動作特性が前記ノーマリーオンの半導体装置である。

また、前記ノーマリーオフの半導体装置として、本発明者らは、前記ダイヤモンド半導体を用いた縦型ＭＯＳＦＥＴを提案している（特許文献１、図１１等参照）。この提案によれば、大電流化を目的としてδドーピング層（高濃度にボロンがドープされた層とドープされていない層の積層構造）をソース−ドレイン間に組み込み、またＭＯＳＦＥＴ自体を縦型に基板内に配設することで集積度を上げることができる。
しかしながら、この提案では、ダイヤモンド半導体装置を前記ＭＯＳＦＥＴとして動作させるための好適な素子構造については検討されておらず、前記ＭＯＳＦＥＴとして動作させる際に、チャネルとしての反転層を如何に形成して大きなドレイン電流を得るかについては更なる検討の余地を残す。
最も普及している、ゲート直下に前記反転層が形成される平面型ＭＯＳＦＥＴを前記ダイヤモンド半導体を用いて実現することができれば、大きなドレイン電流によるＭＯＳＦＥＴ動作が可能となり、実用化に向けた大きな前進となるが、前記ダイヤモンド半導体を用いて前記平面型ＭＯＳＦＥＴの作製に成功したとする報告例は、何ら存在しない状況である。

特開２０１４−０３８９５３号公報

Takayuki Iwasaki et al. Applied Physics Express 5 (2012) 091301 Hiromitsu Kato et al. Diamond ＆ Related Materials 27-28 (2012) 19-22

本発明は、従来技術における前記諸問題を解決し、動作特性がノーマリーオフの平面型ＭＯＳＦＥＴ動作が可能なダイヤモンド半導体装置及びその製造方法を提供することを課題とする。

本発明者は、前記課題を解決するため、鋭意検討を行い、以下の知見を得た。
これまで前記ダイヤモンド半導体を用いた前記平面型のＭＯＳＦＥＴを実現できていない理由としては、前記反転層が形成されるダイヤモンド半導体層とゲート絶縁膜との界面において、欠陥準位である界面準位が多くなりがちであることが考えられる。この界面準位が多い場合、ゲート電圧印加時に前記ゲート絶縁膜と接する前記ダイヤモンド半導体層に前記反転層（チャネル領域）を誘起することができず、また、チャネル移動度が低くなり前記反転層が高抵抗化する。
したがって、前記ダイヤモンド半導体を用いた前記平面型のＭＯＳＦＥＴを実現するためには、前記ダイヤモンド半導体層と前記ゲート絶縁膜との界面における界面準位密度をいかに低減させるかがカギとなる。

そこで、本発明者は、前記ダイヤモンド半導体層の｛１１１｝面上に前記ゲート絶縁膜を形成することを思案した。即ち、｛１１１｝面では、最表面の炭素原子の未結合手が外方に１本出ている結晶構造を有することから、前記面上に前記ゲート絶縁膜を形成する際、前記ゲート絶縁膜の構成原子と前記未結合手とが余ることなく結合し易く、前記界面準位密度を低く抑えることができる。一方、｛１１１｝面以外の面では、最表面の炭素原子の未結合手が外方に２本以上出ている結晶構造を有することから、前記ゲート絶縁膜を形成する際に、前記ゲート絶縁膜の構成原子と前記未結合手との結合に前記未結合手の余りが発生し易く、前記界面準位が多く形成される原因となる。
このような理解に立ち、実際に前記ダイヤモンド半導体層の｛１１１｝面上に前記ゲート絶縁膜を形成させてダイヤモンド半導体装置を作製したところ、動作特性がノーマリーオフの平面型ＭＯＳＦＥＴ動作を確認することができた。

本発明は、前記知見に基づくものであり、前記課題を解決するための手段としては、以下の通りである。即ち、
＜１＞ ダイヤモンド基板と、前記ダイヤモンド基板上に配され、前記ダイヤモンド基板側と反対側の面に｛１１１｝面が形成されるとともに、ｐ型及びｎ型のいずれかの導電型とされる第１導電型ダイヤモンド半導体層と、前記第１導電型ダイヤモンド半導体層の｛１１１｝面が形成される面上に配され、前記導電型が前記第１導電型ダイヤモンド半導体層と異なる第２ダイヤモンド半導体層で形成されるソース領域と、前記第１導電型ダイヤモンド半導体層の｛１１１｝面が形成される面上に前記ソース領域と離間して配され、前記第２ダイヤモンド半導体層で形成されるドレイン領域と、全体又は一部が前記第１導電型ダイヤモンド半導体層の｛１１１｝面上に配され、かつ、上面視で少なくとも前記ソース領域と前記ドレイン領域との間に配されるゲート絶縁膜と、前記ソース領域上に配されるソース電極と、前記ドレイン領域上に配されるドレイン電極と、前記ゲート絶縁膜上に配されるゲート電極と、を有することを特徴とするダイヤモンド半導体装置。
＜２＞ 第１導電型ダイヤモンド半導体層のダイヤモンド基板側と反対側の面が、階段状に傾斜する傾斜面として前記傾斜面の傾斜方向に沿って｛１１１｝面を有するテラス面とステップとが交互に形成される面とされ、上面視で前記ステップのエッジ方向に対する前記ソース領域と前記ドレイン領域との間を最短距離で結ぶ線の延在方向が平行及び斜めのいずれかの方向とされ、かつ、前記ソース領域及び前記ドレイン領域の少なくとも一部が１つの前記テラス面上に配される前記＜１＞に記載のダイヤモンド半導体装置。
＜３＞ ゲート絶縁膜の形成材料が、Ａｌ_２Ｏ_３である前記＜１＞から＜２＞のいずれかに記載のダイヤモンド半導体装置。
＜４＞ 第１導電型ダイヤモンド半導体層とゲート絶縁膜とが、酸素原子を介して接合される前記＜１＞から＜３＞のいずれかに記載のダイヤモンド半導体装置。
＜５＞ ダイヤモンド基板が、｛１１１｝面を主面とするオフ角を備える前記＜１＞から＜４＞のいずれかに記載のダイヤモンド半導体装置。
＜６＞ ダイヤモンド基板上に、前記ダイヤモンド基板側と反対側の面が｛１１１｝面を有し、ｐ型及びｎ型のいずれかの導電型を有する第１導電型ダイヤモンド半導体層を形成する第１導電型ダイヤモンド半導体層形成工程と、前記第１導電型ダイヤモンド半導体層の｛１１１｝面が形成される面上に、前記導電型が前記第１導電型ダイヤモンド半導体層と異なる第２ダイヤモンド半導体層で形成されるソース領域を形成するソース領域形成工程と、前記第１導電型ダイヤモンド半導体層の｛１１１｝面が形成される面上に前記ソース領域と離間して前記第２ダイヤモンド半導体層で形成されるドレイン領域を形成するドレイン領域形成工程と、全体又は一部が前記第１導電型ダイヤモンド半導体層の｛１１１｝面上に配され、かつ、上面視で少なくとも前記ソース領域と前記ドレイン領域との間に配されるようにゲート絶縁膜を形成するゲート絶縁膜形成工程と、前記ソース領域上にソース電極を形成するソース電極形成工程と、前記ドレイン領域上にドレイン電極を形成するドレイン電極形成工程と、前記ゲート絶縁膜上にゲート電極を形成するゲート電極形成工程と、を含むことを特徴とするダイヤモンド半導体装置の製造方法。
＜７＞ 第１導電型ダイヤモンド半導体層形成工程が、第１導電型ダイヤモンド半導体層のダイヤモンド基板側と反対側の面が、階段状に傾斜する傾斜面として前記傾斜面の傾斜方向に沿って｛１１１｝面を有するテラス面とステップとが交互に形成される面となるように前記第１導電型ダイヤモンド半導体層を形成する工程であり、ソース領域形成工程及びドレイン領域形成工程が、上面視で前記ステップのエッジ方向に対する前記ソース領域と前記ドレイン領域との間を最短距離で結ぶ線の延在方向が平行及び斜めのいずれかの方向とされ、かつ、前記ソース領域及び前記ドレイン領域の少なくとも一部が１つの前記テラス面上に配されるように前記ソース領域及び前記ドレイン領域を形成する工程である前記＜６＞に記載のダイヤモンド半導体装置の製造方法。
＜８＞ ゲート絶縁膜形成工程が、ゲート絶縁膜形成の前処理として、形成された第１導電型ダイヤモンド半導体層に対し加水雰囲気中で加熱し、前記第１導電型ダイヤモンド半導体層の｛１１１｝面が形成される最表面の炭素原子にＯＨ基を導入する終端処理を含む前記＜６＞から＜７＞のいずれかに記載のダイヤモンド半導体装置の製造方法。
＜９＞ ゲート絶縁膜形成工程が、ゲート絶縁膜形成材料にＡｌ_２Ｏ_３を用いる工程である前記＜６＞から＜８＞のいずれかに記載のダイヤモンド半導体装置の製造方法。
＜１０＞ 第１導電型ダイヤモンド半導体層形成工程が、｛１１１｝面を主面とするオフ角を備えるダイヤモンド基板上に第１導電型ダイヤモンド半導体層の形成材料を堆積させる工程である前記＜６＞から＜９＞のいずれかに記載のダイヤモンド半導体装置の製造方法。

本発明によれば、従来技術における前記諸問題を解決することができ、動作特性がノーマリーオフの平面型ＭＯＳＦＥＴ動作が可能なダイヤモンド半導体装置及びその製造方法を提供することができる。

本発明の一実施形態に係るダイヤモンド半導体装置の断面構造を示す説明図である。 第１導電型ダイヤモンド半導体層２の上面及び側面を概略的に示した図である。 第１導電型ダイヤモンド半導体層２表面上におけるソース領域３ａ及びドレイン領域３ｂの形成位置を示す上面図（１）である。 第１導電型ダイヤモンド半導体層２表面上におけるソース領域３ａ及びドレイン領域３ｂの形成位置を示す上面図（２）である。 第１導電型ダイヤモンド半導体層２表面上におけるソース領域３ａ及びドレイン領域３ｂの形成位置を示す上面図（３）である。 実施例に係るダイヤモンド半導体装置を模式的に示す図である。 第２導電型ダイヤモンド半導体層−金属電極間の接触抵抗をＴＬＭ法により測定した結果を示す図である。 Ａｌ_２Ｏ_３絶縁膜の絶縁性を示す図である。 実施例に係るダイヤモンド半導体装置を上面から撮像した光学顕微鏡像及び前記光学顕微鏡像の一部を模式的に拡大して示す図である。 実施例に係るダイヤモンド半導体装置のデバイス特性を測定した結果を示す図である。

（ダイヤモンド半導体装置及びその製造方法）
本発明のダイヤモンド半導体装置の実施形態を図面を参照しつつ説明する。また、併せて、本発明のダイヤモンド半導体装置の製造方法を前記実施形態に係るダイヤモンド半導体装置を構成する各部の製造方法として説明する。

図１に本発明のダイヤモンド半導体装置の一実施形態を示す。なお、図１は、本発明の一実施形態に係るダイヤモンド半導体装置の断面構造を示す説明図である。また、このダイヤモンド半導体装置は、動作特性がノーマリーオフの代表的な平面型ＭＯＳＦＥＴのデバイス構造と同様の構造で前記ダイヤモンド半導体装置を構成した例に係る。

該図１に示すように、ダイヤモンド半導体装置１０は、ダイヤモンド基板１と、第１導電型ダイヤモンド半導体層２と、ソース領域３ａと、ドレイン領域３ｂと、ゲート絶縁膜４と、ソース電極５ａと、ドレイン電極５ｂと、ゲート電極５ｃとを有する。

ダイヤモンド基板１としては、ダイヤモンド製の基板であり、公知の製造方法により製造される。本例では、ダイヤモンド基板１として｛１１１｝面を主面とするオフ角を備えたものを用いている。このようなオフ角としては、基板材料を所定のオフ方向で１°〜５°程度の微傾斜を与えてオフすることで得られる。

第１導電型ダイヤモンド半導体層２は、ダイヤモンド基板１上に配され、ダイヤモンド基板１側と反対側の面に｛１１１｝面が形成されるとともに、ｐ型及びｎ型のいずれかの導電型とされる。
｛１１１｝面では、最表面の炭素原子の未結合手が外方に１本出ている結晶構造を有することから、この面上にゲート絶縁膜４を形成する際、ゲート絶縁膜４の構成原子と前記未結合手とが余ることなく結合し易く、ゲート絶縁膜形成時に発生する界面準位の密度を低く抑えることができる。

第１導電型ダイヤモンド半導体層２としては、ダイヤモンド中にｐ型不純物物質及びｎ型不純物物質のいずれかの不純物物質を導入することで、前記導電型とされる。
前記ｐ型不純物物質としては、特に制限はなく公知のものが適用でき、代表的には、ボロンが挙げられる。また、前記ｎ型不純物物質としても、特に制限はなく公知のものが適用でき、代表的には、リンが挙げられる。
第１導電型ダイヤモンド半導体層２中の前記不純物物質の密度としては、特に制限はないが、好適なＭＯＳＦＥＴ動作を得る観点から、第１導電型ダイヤモンド半導体層２をｐ型ダイヤモンド半導体層とする場合、１×１０^１５ｃｍ^−３〜２×１０^１８ｃｍ^−３程度が好ましく、前記第１導電型ダイヤモンド半導体層２をｎ型ダイヤモンド半導体層とする場合も、１×１０^１５ｃｍ^−３〜２×１０^１８ｃｍ^−３程度が好ましい。
また、第１導電型ダイヤモンド半導体層２の厚みとしては、特に制限はないが、好適なＭＯＳＦＥＴ動作を得る観点から、１μｍ〜２０μｍ程度が好ましい。

第１導電型ダイヤモンド半導体層２の形成方法としては、特に制限はなく、例えば、プラズマ気相堆積法により形成することができる。
前記プラズマ気相堆積法による典型的な形成条件としては、第１導電型ダイヤモンド半導体層２をｐ型ダイヤモンド半導体層として形成する場合、水素ガス、メタンガス及びｐ型の導電性を付与するトリメチルボロンガスを原料とし、前記水素ガスの流量を３９９ｓｃｃｍ、前記メタンガスの流量を０．１ｓｃｃｍ〜２．０ｓｃｃｍ、前記トリメチルボロンの水素希釈ガス（前記トリメチルボロンの含有率；０．０１体積％）の流量を０．０２ｓｃｃｍ〜１．０ｓｃｃｍ〜としてプラズマ気相堆積装置内にそれぞれ導入し、前記プラズマ気相堆積装置プラズマ投入電力を１，２００Ｗ、圧力条件を５０Ｔｏｒｒ及び成膜時間を０．５時間〜５時間とすることが挙げられる。
また、第１導電型ダイヤモンド半導体層２をｎ型ダイヤモンド半導体層として形成する場合、水素ガス、メタンガス及びｎ型の導電性を付与するホスフィンガスを原料とし、前記水素ガスの流量を９９６ｓｃｃｍ、前記メタンガスの流量を２ｓｃｃｍ〜４ｓｃｃｍ、前記ホスフィンの水素希釈ガス（前記ホスフィンの含有率；０．１体積％）の流量を０．１ｓｃｃｍ〜２ｓｃｃｍとして前記プラズマ気相堆積装置内にそれぞれ導入し、前記プラズマ気相堆積装置のプラズマ投入電力を３，６００Ｗ、圧力条件を１５０Ｔｏｒｒ及び成膜時間を１時間〜４時間とすることが挙げられる。

第１導電型ダイヤモンド半導体層２としては、｛１１１｝面を主面とするオフ角を備えるダイヤモンド基板１上に形成材料を一様に堆積させることで、ダイヤモンド基板１の表面性状に倣い、ダイヤモンド基板１側と反対側の面に｛１１１｝面が形成される。この様子を図２に示す。なお、図２は、第１導電型ダイヤモンド半導体層２の上面及び側面を概略的に示した図である。

該図２に示すように、第１導電型ダイヤモンド半導体層２のダイヤモンド基板１側と反対側の面（表面）が、階段状に傾斜する傾斜面として前記傾斜面の傾斜方向に沿って｛１１１｝面を有するテラス面１１とステップ１２とが交互に形成される面とされる。
ステップ１２の段差面における結晶方位としては、特殊な条件で形成される場合を除き、｛１１１｝面以外とされ、後に第１導電型ダイヤモンド半導体層２の表面上にゲート絶縁膜４を形成する際の界面準位密度の増大及びこれに伴う反転層におけるキャリア移動度の低下を招く。そのため、第１導電型ダイヤモンド半導体層２の表面全体が｛１１１｝面とされることが理想的であるが、実用的には、｛１１１｝面の形成に伴うオフ処理において、テラス面１１とステップ１２とが形成されることが常態である。第１導電型ダイヤモンド半導体層２の表面がテラス面１１とステップ１２とで構成される場合の好適な処理については、後に、図３〜図５を参照する形で説明する。
なお、本実施形態では、｛１１１｝面を主面とするオフ角を備えるダイヤモンド基板１上に第１導電型ダイヤモンド半導体層２を形成することで、表面にダイヤモンド基板１の表面性状に倣った｛１１１｝面を形成することとしたが、ダイヤモンド基板上に第１導電型ダイヤモンド半導体層を形成した状態でダイヤモンド基板１に対するオフ処理と同様のオフ処理を行い、前記第１導電型ダイヤモンド半導体層表面に｛１１１｝面を形成してもよい。

ソース領域３ａは、第１導電型ダイヤモンド半導体層２の｛１１１｝面が形成される面上に配され（図１参照）、前記導電型が第１導電型ダイヤモンド半導体層２と異なる第２ダイヤモンド半導体層で形成される。
また、ドレイン領域３ｂは、第１導電型ダイヤモンド半導体層２の｛１１１｝面が形成される面上にソース領域３ａと離間して配され（図１参照）、前記第２ダイヤモンド半導体層で形成される。
これらソース領域３ａ及びドレイン領域３ｂ中の前記不純物物質の密度としては、特に制限はないが、好適なＭＯＳＦＥＴ動作を得る観点から、これら領域をｐ型の導電型で形成する場合、１×１０^１９ｃｍ^−３〜２×１０^２１ｃｍ^−３程度が好ましく、ｎ型の導電型で形成する場合も、１×１０^１９ｃｍ^−３〜２×１０^２１ｃｍ^−３程度が好ましい。
また、これらソース領域３ａ及びドレイン領域３ｂの厚みとしては、特に制限はないが、好適なＭＯＳＦＥＴ動作を得る観点から、１０ｎｍ〜１００ｎｍ程度が好ましい。

ソース領域３ａ及びドレイン領域３ｂの形成方法としては、特に制限はなく、例えば、第１導電型ダイヤモンド半導体層２上に前記第２導電型ダイヤモンド半導体層を形成後、この前記第２ダイヤモンド半導体層を公知のリソグラフィ加工により目的の形状に加工して形成する方法が挙げられる。

加工対象となる前記第２導電型ダイヤモンド半導体層としては、ダイヤモンド中に前記ｐ型不純物物質及び前記ｎ型不純物物質のいずれかの不純物物質を導入することで、第１導電型ダイヤモンド半導体層２と異なる導電型とされる。
前記第２導電型ダイヤモンド半導体層の形成方法としては、特に制限はなく、第１導電型ダイヤモンド半導体層２と同様、前記プラズマ気相堆積法により形成することができる。
前記プラズマ気相堆積法による前記第２導電型ダイヤモンド半導体層の典型的な形成条件としては、前記第２導電型ダイヤモンド半導体層をｐ型ダイヤモンド半導体層として形成する場合、水素ガス、メタンガス及びｐ型の導電性を付与するトリメチルボロンガスを原料とし、前記水素ガスの流量を３９９ｓｃｃｍ、前記メタンガスの流量を０．１ｓｃｃｍ〜２．０ｃｃｍ、前記トリメチルボロンの水素希釈ガス（前記トリメチルボロンの含有率；１体積％）の流量を０．０２ｓｃｃｍ〜１．０ｓｃｃｍ〜としてプラズマ気相堆積装置内にそれぞれ導入し、前記プラズマ気相堆積装置プラズマ投入電力を１，２００Ｗ、圧力条件を５０Ｔｏｒｒ及び成膜時間を０．１時間〜２時間とすることが挙げられる。
また、前記第２導電型ダイヤモンド半導体層をｎ型ダイヤモンド半導体層として形成する場合、水素ガス、メタンガス及びｎ型の導電性を付与するホスフィンガスを原料とし、前記水素ガスの流量を４００ｓｃｃｍ、前記メタンガスの流量を０．０１ｓｃｃｍ〜０．１ｓｃｃｍ、前記ホスフィンの水素希釈ガス（前記ホスフィンの含有率；５０体積％）の流量を０．１ｓｃｃｍ〜４ｓｃｃｍとして前記プラズマ気相堆積装置内にそれぞれ導入し、前記プラズマ気相堆積装置のプラズマ投入電力を７５０Ｗ、圧力条件を７５Ｔｏｒｒ及び成膜時間を０．５時間〜２時間とすることが挙げられる。

第１導電型ダイヤモンド半導体層２表面にテラス面１１とステップ１２とが交互に形成されることと関連し、ソース領域３ａ及びドレイン領域３ｂの好適な形成位置について図３〜図５を参照しつつ説明する。なお、図３〜図５は、第１導電型ダイヤモンド半導体層２表面上におけるソース領域３ａ及びドレイン領域３ｂの形成位置を示す上面図（１）〜（３）である。

ステップ１２の段差面が｛１１１｝面以外の結晶方位を有すると、ステップ１２の位置でゲート絶縁膜４を形成する際の界面準位密度の増大し、また、これに伴う反転層におけるキャリア移動度の低下を招く原因となる。即ち、｛１１１｝面以外の面では、最表面の炭素原子の未結合手が２本以上出る構造となり、ゲート絶縁膜４の構成原子と前記未結合手との結合に前記未結合手の余りが発生し易く、前記界面準位が多く形成される原因となる。この界面準位は、ソース領域３ａとドレイン領域３ｂとの間に形成される反転層（チャネル層）を走行するキャリアの移動を阻害する因子となる。
そのため、図３に示す例では、上面視でステップ１２のエッジ方向（前記階段状の第１導電型ダイヤモンド半導体層２における傾斜方向と略直交する方向）に対するソース領域３ａとドレイン領域３ｂとの間を最短距離で結ぶ線の延在方向が斜め方向とされ、かつ、ソース領域３ａ及びドレイン領域３ｂの少なくとも一部が１つのテラス面１１上に配されるように、ソース領域３ａ及びドレイン領域３ｂが形成される。
このようにソース領域３ａ及びドレイン領域３ｂを形成すると、ステップ１２を跨がずに、キャリアがソース領域３ａからドレイン領域３ｂに移動する経路を部分的に確保することができ、第１導電型ダイヤモンド半導体層２表面にステップ１２が形成される場合の不都合を軽減することができる。

ここで、ステップ１２のエッジ方向とソース領域３ａとドレイン領域３ｂとの間を最短距離で結ぶ線との成す角θとしては、小さい程、キャリアが移動する経路を広くとることができ、理論的には９０°未満、実用的には６０°以下、好適には３０°以下、理想的には図４に示すように０°である。即ち、上面視でステップ１２のエッジ方向に対するソース領域３ａとドレイン領域３ｂとの間を最短距離で結ぶ線の延在方向が平行方向であることが特に好ましい。

一方、図５に示すように、上面視でステップ１２のエッジ方向に対するソース領域３ａとドレイン領域３ｂとの間を最短距離で結ぶ線の延在方向が直交方向であると、ステップ１２を跨がずに、キャリアがソース領域３ａからドレイン領域３ｂに移動する経路を確保することができず、ステップ１２の位置でゲート絶縁膜４を形成する際の界面準位密度が増大し、また、これに伴う反転層におけるキャリア移動度の低下を招く原因となる。
なお、上面視でステップ１２のエッジ方向に対するソース領域３ａとドレイン領域３ｂとの間を最短距離で結ぶ線の延在方向が斜め方向である場合でも、図５に示すようなソース領域３ａとドレイン領域３ｂとの間にステップ１２が横断する形で存在すると、ステップ１２を跨がずに、キャリアがソース領域３ａからドレイン領域３ｂに移動する経路を確保することができないことから、ソース領域３ａ及びドレイン領域３ｂの少なくとも一部が１つのテラス面１１上に配されるようにソース領域３ａ及びドレイン領域３ｂを形成することで、ソース領域３ａ及びドレイン領域３ｂにステップ１２を跨がずにキャリアを移動させるテラス面１１を少なくとも１つ共有させる。

ゲート絶縁膜４は、全体又は一部が第１導電型ダイヤモンド半導体層２の｛１１１｝面上に配され（図１参照）、かつ、上面視で少なくともソース領域３ａとドレイン領域３ｂとの間の領域を覆うように配される。
ゲート絶縁膜４の形成材料としては、特に制限はないが、第１導電型ダイヤモンド半導体層２と安定的に接合させる観点から、Ａｌ_２Ｏ_３が好ましい。また、同じ観点から、第１導電型ダイヤモンド半導体層とゲート絶縁膜とが、酸素原子を介して接合されることが好ましい。
また、ゲート絶縁膜４の厚みとしては、特に制限はないが、良好な絶縁性を確保する観点から、３０ｎｍ〜５０ｎｍが好ましい。

ゲート絶縁膜４の形成方法としては、特に制限はなく、例えば、原子層堆積法（ＡＬＤ法）を用いて、前記形成材料を第１導電型ダイヤモンド半導体層２の｛１１１｝面上に堆積させる方法が挙げられる。この場合、第１導電型ダイヤモンド半導体層２の｛１１１｝面上に堆積後のゲート絶縁膜４に対し、マスクを用いたリソグラフィ加工を行うことで、ゲート絶縁膜４を目的の形状に加工する。

また、第１導電型ダイヤモンド半導体層とゲート絶縁膜とを酸素原子を介して接合させる場合、ゲート絶縁膜４形成の前処理として、形成された第１導電型ダイヤモンド半導体層２に対し加水雰囲気中で加熱し、第１導電型ダイヤモンド半導体層２の｛１１１｝面が形成される最表面の炭素原子にＯＨ基を導入する終端処理を行う。
このような終端処理を行うと、前記炭素原子に結合させたＯＨ基におけるＨとゲート絶縁膜４における構成原子のひとつが入れ替わる形となり、前記炭素原子とゲート絶縁膜４との間で安定的な結合が形成される。これにより、欠陥が少ない状態、即ち、界面準位密度を低減させた状態で第１導電型ダイヤモンド半導体層２の｛１１１｝面上にゲート絶縁膜４が形成されることとなる。
前記終端処理としては、公知のチューブタイプ電気炉を用いて行うことができ、前記加水雰囲気としては、超純水を高純度窒素ガスでバブリングすることで創出することができる。

ソース電極５ａは、ソース領域３ａ上に配される。また、ドレイン電極５ｂは、ドレイン領域３ｂ上に配される。また、ゲート電極５ｃは、ゲート絶縁膜４上に配される。
これら電極としては、特に制限はないが、Ａｕ、Ｐｔ、Ｔｉ及びこれら金属の積層体で形成することが好ましい。

ソース電極５ａ、ドレイン電極５ｂ及びゲート電極５ｃの形成方法としては、特に制限はなく、例えば、真空蒸着法が挙げられ、これら電極の形成材料を蒸着後、マスクを用いたリソグラフィ加工により、目的の形状に加工される。

このように構成されるダイヤモンド半導体装置１０では、第１導電型ダイヤモンド半導体層２をｐ型の導電型とする場合、ゲート電極５ｃに対する電圧の印加により、ゲート電極５ｃの直下に第１導電型ダイヤモンド半導体層２に反転層（チャネル層）が形成され、ソース領域３ａからドレイン領域３ｂに電子をキャリアとするドレイン電流が流れ、動作特性がノーマリーオフの平面型ＭＯＳＦＥＴ動作が可能とされる。
また、第１導電型ダイヤモンド半導体層２をｎ型の導電型とする場合、ゲート電極５ｃに対する電圧の印加により、同じくゲート電極５ｃの直下に第１導電型ダイヤモンド半導体層２に反転層（チャネル層）が形成され、ソース領域３ａからドレイン領域３ｂに正孔をキャリアとするドレイン電流が流れ、動作特性がノーマリーオフの平面型ＭＯＳＦＥＴ動作が可能とされる。

なお、以上では、動作特性がノーマリーオフの代表的な平面型ＭＯＳＦＥＴのデバイス構造と同様の構造で構成した例を挙げて、本発明の前記ダイヤモンド半導体装置及びその製造方法の説明を行ったが、本発明の効果を妨げない限り、この例に適宜変更を加えることができる。また、以下では、本発明の実施例を説明するが、本発明の思想は、この実施例に限定されるものではない。

（実施例）
先ず、２．５°の微傾斜のオフ角でオフされ、主面が（１１１）面とされるダイヤモンド基板（ＴＩＳＮＣＭ製社製、タイプＩｂ基板）を用意した。このダイヤモンド基板のオフ角及びオフ方向をｘ線回折法により測定したところ、オフ角は２．５°であり、オフ方向は＜−１−１２＞であった。

次に、前記ダイヤモンド基板上にマイクロ波を用いたプラズマ気相堆積装置（セキテクノトロン社製、ＡＸ５２５０）により、第１導電型ダイヤモンド半導体層としてｎ型ダイヤモンド半導体層を形成した。

具体的には、水素ガス、メタンガス及びｎ型の導電性を付与するホスフィンガスを原料とし、前記水素ガスの流量を９９６ｓｃｃｍ、前記メタンガスの流量を４ｓｃｃｍ、前記ホスフィンの水素希釈ガス（前記ホスフィンの含有率；０．１体積％）の流量を２ｓｃｃｍとして前記プラズマ気相堆積装置内にそれぞれ導入し、前記プラズマ気相堆積装置の成膜条件としてプラズマ投入電力を３，６００Ｗ、圧力を１５０Ｔｏｒｒ及び成膜時間を４時間とし、前記ダイヤモンド基板上に前記ｎ型ダイヤモンド半導体層を形成した。

なお、ＳＩＭＳ分析（２次イオン質量分析）装置（ＣＡＭＥＣＡ社製、ＩＭＳ−７ｆ）により測定した、前記ｎ型ダイヤモンド半導体層中のリン濃度は、６×１０^１６ｃｍ^−３であった。また、前記ＳＩＭＳ分析装置により測定した、前記ｎ型ダイヤモンド半導体層の厚みは、１０μｍであった。

また、前記ｎ型ダイヤモンド半導体層の表面は、前記ダイヤモンド基板の表面性状に倣って、一の方向に向かってテラス面とステップとが交互に形成された形状とされる。また、前記テラス面は、前記ダイヤモンド基板主面の表面性状に倣って、（１１１）面を有する。

次に、前記第１導電型ダイヤモンド半導体層としての前記ｎ型ダイヤモンド半導体層上に第２導電型のソース領域及びドレイン領域を以下のように形成した。

先ず、前記ｎ型ダイヤモンド半導体層の表面を硫酸及び硝酸の混合液で煮沸処理することで洗浄した。
次に、スピンコートによりレジスト材を前記ｎ型ダイヤモンド半導体層上に塗布し、マスクを用いてレジストパターンを形成した。現像後、金属マスク材（Ａｕ及びＴｉの積層体）を前記レジストパターンが形成された前記ｎ型ダイヤモンド半導体層上から蒸着し、その後、前記レジストパターンをリフトオフ工程により除去して、前記ｎ型ダイヤモンド半導体層上に前記金属マスクを形成した。
次に、前記ｐ型ダイヤモンド半導体層上の前記金属マスクが形成されていない領域に対し、前記プラズマ気相堆積装置により、第２導電型ダイヤモンド半導体層としてｐ型ダイヤモンド半導体層を形成した。
具体的には、水素ガス、メタンガス及びｐ型の導電性を付与するトリメチルボロンガスを原料とし、前記水素ガスの流量を３９９ｓｃｃｍ、前記メタンガスの流量を０．８ｓｃｃｍ、前記トリメチルボロンの水素希釈ガス（前記トリメチルボロンの含有率；１体積％）の流量を０．８ｓｃｃｍとして前記プラズマ気相堆積装置内にそれぞれ導入し、前記プラズマ気相堆積装置の成膜条件としてプラズマ投入電力を１，２００Ｗ、圧力を５０Ｔｏｒｒ及び成膜時間を０．１６時間とし、前記ｎ型ダイヤモンド半導体装置上に前記ｐ型ダイヤモンド半導体層を形成した。その後、酸洗浄により、前記金属マスクを除去した。

ここで、前記ｐ型ダイヤモンド半導体層は、間隔を空けて２箇所形成され、一方がソース領域を構成し、他方がドレイン領域を構成する。
前記ソース領域と前記ドレイン領域とは、前記金属マスクにより、上面視でこれら領域を最短距離で結ぶ線の線方向と前記第１導電型ダイヤモンド半導体層表面における前記ステップのエッジ方向との成す角（図３参照）が２５°程度となるように、前記エッジ方向に対して前記線方向を傾斜させて形成した。
このように前記エッジ方向に対する前記線方向の傾斜が小さくなるように前記ソース領域及び前記ドレイン領域を形成することで、前上面視で前記ステップを跨がずに、キャリアが前記ソース領域から前記ドレイン領域に移動可能な経路を形成した。

なお、前記ＳＩＭＳ分析装置により測定した、前記ｐ型ダイヤモンド半導体層（前記ソース領域及び前記ドレイン領域）中のボロン濃度は、８×１０^２０ｃｍ^−３であった。また、前記ＳＩＭＳ分析装置により測定した、前記ｐ型ダイヤモンド半導体層（前記ソース領域及び前記ドレイン領域）の厚みは、０．０５μｍであった。

次に、前記ソース領域及び前記ドレイン領域が形成された前記ダイヤモンド基板に対し、加水雰囲気中で５００℃、１時間加熱処理することで、前記ｎ型ダイヤモンド半導体層の｛１１１｝面を含む前記ソース領域及び前記ドレイン領域が形成された前記ダイヤモンド基板の最表面から外方に出る１本の炭素原子の未結合手にＯＨ基を結合させ、前記ダイヤモンド基板の最表面に位置する炭素原子に対し、ＯＨ基による終端処理を施した。
ここで、前記終端処理は、チューブタイプの電気炉（アズワン社製、セラミック電気炉）を用いて行い、前記加水雰囲気は、超純水を高純度窒素ガスでバブリングすることで創出した。

次に、原子層堆積装置（アルテック社製、ＳＵＮＡＬＥ Ｒ−１５０）を用いて、前記ダイヤモンド基板の表面上にＡｌ_２Ｏ_３絶縁膜を形成した。なお、前記原子層堆積装置における前記Ａｌ_２Ｏ_３絶縁膜の形成条件として、成膜温度を３００℃とし、厚みを３４ｎｍとした。
このＡｌ_２Ｏ_３絶縁膜の形成時において、前記終端処理により前記炭素原子に結合させたＯＨ基におけるＨと前記Ａｌ_２Ｏ_３絶縁膜におけるＡｌとが入れ替わる形となり、前記炭素原子と前記Ａｌ_２Ｏ_３絶縁膜との間で安定的な結合が形成される。これにより、欠陥が少ない状態で前記ダイヤモンド基板の表面上にＡｌ_２Ｏ_３絶縁膜が形成されることとなる。

次に、スピンコートによりレジスト材を前記Ａｌ_２Ｏ_３絶縁膜上に塗布し、マスクを用いて前記ソース領域及び前記ドレイン領域上を覆わない態様のレジストパターンを形成した。現像後、希釈したフッ酸溶液に含浸して、前記レジストパターンで覆われていない位置の前記Ａｌ_２Ｏ_３絶縁膜を除去し、その後、レジスト除去液に含浸し、余分なレジストの除去を行った。
これにより、前記ソース領域及び前記ドレイン領域が外方に露出された状態とされるとともに、前記ｎ型ダイヤモンド半導体層上が前記Ａｌ_２Ｏ_３絶縁膜で覆われた状態とされる。

次に、こうした状態の前記ダイヤモンド基板表面上に、スピンコートによりレジスト材を塗布し、マスクを用いて前記ソース領域及び前記ドレイン領域上の電極形成位置、並びに、前記Ａｌ_２Ｏ_３絶縁膜上の電極形成位置を覆わない態様のレジストパターンを形成した。現像後、真空蒸着装置（エイコーエンジニアリング社製、電子ビーム蒸着器）を用いて、Ａｕ（１００ｎｍ）／Ｐｔ（３０ｎｍ）／Ｔｉ（３０ｎｍ）の積層電極を蒸着し、その後、前記レジストパターンをリフトオフにより除去した。
これにより、前記ソース領域、前記ドレイン領域及び前記Ａｌ_２Ｏ_３絶縁膜上に、前記積層電極がソース電極、ドレイン電極及びゲート電極として形成される。
以上により、実施例に係るダイヤモンド半導体装置を製造した。
なお、実施例に係るダイヤモンド半導体装置を模式的に図６に示す。該図６に示すように、実施例に係るダイヤモンド半導体装置は、実施形態に係るダイヤモンド半導体装置１０（図１参照）と同様の構造を有する。

＜特性＞
実施例に係るダイヤモンド半導体装置の前記第１導電型ダイヤモンド半導体層及び前記第２導電型ダイヤモンド半導体層の半導体特性をホール効果測定装置（東陽テクニカ社製、ＲｅｓｉＴｅｓｔ８３００）により計測した。
その結果、リンがドープされた前記第１導電型ダイヤモンド半導体層では、ホール起電力が負の値を示し、キャリアが電子であるｎ型半導体の特性が確認された。また、ボロンがドープされた前記第２導電型ダイヤモンド半導体層では、ホール起電力が正の値を示し、キャリアが正孔であるｐ型半導体の特性が確認された。

また、実施例における前記第２導電型ダイヤモンド半導体層と同様に形成した半導体層上に、実施例における前記積層電極と同様に形成した金属電極を所定の間隔を空けて（Ｓｐａｃｉｎｇ）複数配し、前記第２導電型ダイヤモンド半導体層−前記金属電極間の接触抵抗をＴＬＭ法（Ｔｒａｎｓｆｅｒ Ｌｅｎｇｔｈ Ｍｅｔｈｏｄ；伝送長法）により測定した。測定結果を図７に示す。なお、図７は、前記第２導電型ダイヤモンド半導体層−前記金属電極間の接触抵抗を前記ＴＬＭ法により測定した結果を示す図である。
図７に示される結果を解析したところ、前記第２導電型ダイヤモンド半導体層−前記金属電極間の接触抵抗の値は、１０^−６Ωｃｍ^２と十分に低く、前記第２導電型ダイヤモンド半導体層と前記金属電極とが良好な状態でコンタクトされることが確認された。

また、実施例における前記Ａｌ_２Ｏ_３絶縁膜の絶縁性を電流計測器（Ａｇｉｌｅｎｔ社製、Ｂ１５００Ａ）を用いて電流電圧特性として計測したところ、図８に示すように電流値が前記電流計測器のバックグラウンドレベルである１０^−１４以下となり、通電が確認されず、前記Ａｌ_２Ｏ_３絶縁膜は、良好な絶縁性を有することが確認された。なお、図８は、Ａｌ_２Ｏ_３絶縁膜の絶縁性を示す図である。

次に、実施例に係るダイヤモンド半導体装置のＭＯＳＦＥＴ動作を確認した。実施例に係るダイヤモンド半導体装置を上面から視たときの様子を図９に示す。なお、図９は、実施例に係るダイヤモンド半導体装置を上面から撮像した光学顕微鏡像及び前記光学顕微鏡像の一部を模式的に拡大して示す図である。

図９における光学顕微鏡像中に示すように、前記ソース電極−前記ドレイン電極間に線状に配される前記ゲート電極の線幅をゲート長Ｌ_ｇとし、前記ソース電極と前記ドレイン電極との間に挟まれる位置での前記ゲート電極が配設長さをゲート幅Ｗ_ｇとしたとき、実施例に係るダイヤモンド半導体装置におけるゲート長Ｌ_ｇは５μｍであり、ゲート幅Ｗ_ｇは１５０μｍである。
また、図９における拡大図に示すように、上面視で前記ソース領域及び前記ドレイン領域を最短距離で結ぶ線の線方向と前記第１導電型ダイヤモンド半導体層表面における前記ステップのエッジ方向との成す角θの角度は、２５°程度である。なお、実施形態に係るダイヤモンド半導体装置（図１）に準じ、前記拡大図中、前記テラス面を符号１１で示し、前記ステップを符号１２で示している。

実施例に係るダイヤモンド半導体装置のデバイス特性を測定した結果を図１０に示す。該図１０は、横軸に前記ソース電極−前記ドレイン電極間の電圧Ｖ_ｄｓをとり、縦軸に前記ソース電極−前記ドレイン電極間を流れるドレイン電流Ｉ_ｄをとり、前記ゲート電極に印加する電圧Ｖ_ｇを−１Ｖ刻みで０Ｖ〜１２Ｖまで変えたときのＩ_ｄ−Ｖ_ｄｓ特性を示している。
該図１０に示すように、ノーマリーオフの状態から前記ゲート電圧Ｖ_ｇの値を大きくするドレイン電流Ｉ_ｄが流れ、また、ドレイン電流Ｉ_ｄが飽和する特性が確認され、実施例に係るダイヤモンド半導体装置をＭＯＳＦＥＴ動作させることができている。

（参考例）
実施例に係るダイヤモンド半導体装置の製造において、前記終端処理に代えて、前記ソース領域及び前記ドレイン領域が形成された前記ダイヤモンド基板を硫酸及び硝酸の混合溶液で煮沸する処理を行って前記ダイヤモンド基板の表面上にＡｌ_２Ｏ_３絶縁膜を形成したこと以外は、実施例と同様にして、参考例に係るダイヤモンド半導体装置を製造した。

ダイヤモンドを形成材料とした半導体装置におけるＭＯＳＦＥＴ動作の障害となる原因として、前記第１導電型ダイヤモンド半導体層と前記絶縁膜との界面における欠陥準位である界面準位が多くなりがちであることが考えられる。即ち、ＭＯＳＦＥＴデバイスとして普及しているシリコンを形成材料とした半導体装置におけるＳｉ半導体層に対するＳｉＯ_２絶縁膜のように、界面準位が少ない前記絶縁膜を前記ダイヤモンドを形成材料とした半導体装置では選択し難い。
そこで、実施例に係るダイヤモンド半導体装置では、前記終端処理を行うことで、前記第１導電型ダイヤモンド半導体層と前記絶縁膜との界面における界面準位密度を小さくすることを試みている。

前記界面準位密度は、半導体装置の容量電圧特性におけるフラットバンド電位Ｖ_ｆｄで示すことができる。
そこで、実施例に係るダイヤモンド半導体装置及び参考例に係るダイヤモンド半導体装置に対して、次のように容量電圧特性の測定を行い、フラットバンド電位Ｖ_ｆｄを計測した。

即ち、プラズマＣＶＤ法によりｐ型ダイヤモンド薄膜を製膜し、その上に前記Ａｌ_２Ｏ_３絶縁膜を製膜し、その上にＴｉ／Ｐｔ／Ａｕ積層電極をパターン蒸着したＭＯＳキャパシターを作成し、電圧印加した際のｐ型半導体側の空乏層容量の変化を測定した。
その結果、実施例に係るダイヤモンド半導体装置では、フラットバンド電位Ｖ_ｆｂが−１Ｖとほぼ理想的な値であるのに対し、参考例に係るダイヤモンド半導体装置では、フラットバンド電位Ｖ_ｆｂが−２０Ｖと非常に大きいことが確認された。したがって、実施例に係るダイヤモンド半導体装置では、前記終端処理を行うことで、この処理を行わない場合よりも、前記第１導電型ダイヤモンド半導体層と前記絶縁膜との界面における界面準位密度を大幅に小さくすることができており、前記終端処理が界面準位密度の低減にとって極めて有効であることが理解される。

１ ダイヤモンド基板
２ 第１導電型ダイヤモンド半導体層
３ａ ソース領域
３ｂ ドレイン領域
４ ゲート絶縁膜
５ａ ソース電極
５ｂ ドレイン電極
５ｃ ゲート電極
１０ ダイヤモンド半導体装置
１１ テラス面
１２ ステップ

Claims (10)

1. ダイヤモンド基板と、
   前記ダイヤモンド基板上に配され、前記ダイヤモンド基板側と反対側の面に｛１１１｝面が形成されるとともに、ｐ型及びｎ型のいずれかの導電型とされる第１導電型ダイヤモンド半導体層と、
   前記第１導電型ダイヤモンド半導体層の｛１１１｝面が形成される面上に配され、前記導電型が前記第１導電型ダイヤモンド半導体層と異なる第２ダイヤモンド半導体層で形成されるソース領域と、
   前記第１導電型ダイヤモンド半導体層の｛１１１｝面が形成される面上に前記ソース領域と離間して配され、前記第２ダイヤモンド半導体層で形成されるドレイン領域と、
   全体又は一部が前記第１導電型ダイヤモンド半導体層の｛１１１｝面上に配され、かつ、上面視で少なくとも前記ソース領域と前記ドレイン領域との間に配されるゲート絶縁膜と、
   前記ソース領域上に配されるソース電極と、
   前記ドレイン領域上に配されるドレイン電極と、
   前記ゲート絶縁膜上に配されるゲート電極と、
   を有することを特徴とするダイヤモンド半導体装置。
2. 第１導電型ダイヤモンド半導体層のダイヤモンド基板側と反対側の面が、階段状に傾斜する傾斜面として前記傾斜面の傾斜方向に沿って｛１１１｝面を有するテラス面とステップとが交互に形成される面とされ、
   上面視で前記ステップのエッジ方向に対する前記ソース領域と前記ドレイン領域との間を最短距離で結ぶ線の延在方向が平行及び斜めのいずれかの方向とされ、かつ、前記ソース領域及び前記ドレイン領域の少なくとも一部が１つの前記テラス面上に配される請求項１に記載のダイヤモンド半導体装置。
3. ゲート絶縁膜の形成材料が、Ａｌ_２Ｏ_３である請求項１から２のいずれかに記載のダイヤモンド半導体装置。
4. 第１導電型ダイヤモンド半導体層とゲート絶縁膜とが、酸素原子を介して接合される請求項１から３のいずれかに記載のダイヤモンド半導体装置。
5. ダイヤモンド基板が、｛１１１｝面を主面とするオフ角を備える請求項１から４のいずれかに記載のダイヤモンド半導体装置。
6. ダイヤモンド基板上に、前記ダイヤモンド基板側と反対側の面が｛１１１｝面を有し、ｐ型及びｎ型のいずれかの導電型を有する第１導電型ダイヤモンド半導体層を形成する第１導電型ダイヤモンド半導体層形成工程と、
   前記第１導電型ダイヤモンド半導体層の｛１１１｝面が形成される面上に、前記導電型が前記第１導電型ダイヤモンド半導体層と異なる第２ダイヤモンド半導体層で形成されるソース領域を形成するソース領域形成工程と、
   前記第１導電型ダイヤモンド半導体層の｛１１１｝面が形成される面上に前記ソース領域と離間して前記第２ダイヤモンド半導体層で形成されるドレイン領域を形成するドレイン領域形成工程と、
   全体又は一部が前記第１導電型ダイヤモンド半導体層の｛１１１｝面上に配され、かつ、上面視で少なくとも前記ソース領域と前記ドレイン領域との間に配されるようにゲート絶縁膜を形成するゲート絶縁膜形成工程と、
   前記ソース領域上にソース電極を形成するソース電極形成工程と、
   前記ドレイン領域上にドレイン電極を形成するドレイン電極形成工程と、
   前記ゲート絶縁膜上にゲート電極を形成するゲート電極形成工程と、
   を含むことを特徴とするダイヤモンド半導体装置の製造方法。
7. 第１導電型ダイヤモンド半導体層形成工程が、第１導電型ダイヤモンド半導体層のダイヤモンド基板側と反対側の面が、階段状に傾斜する傾斜面として前記傾斜面の傾斜方向に沿って｛１１１｝面を有するテラス面とステップとが交互に形成される面となるように前記第１導電型ダイヤモンド半導体層を形成する工程であり、
   ソース領域形成工程及びドレイン領域形成工程が、上面視で前記ステップのエッジ方向に対する前記ソース領域と前記ドレイン領域との間を最短距離で結ぶ線の延在方向が平行及び斜めのいずれかの方向とされ、かつ、前記ソース領域及び前記ドレイン領域の少なくとも一部が１つの前記テラス面上に配されるように前記ソース領域及び前記ドレイン領域を形成する工程である請求項６に記載のダイヤモンド半導体装置の製造方法。
8. ゲート絶縁膜形成工程が、ゲート絶縁膜形成の前処理として、形成された第１導電型ダイヤモンド半導体層に対し加水雰囲気中で加熱し、前記第１導電型ダイヤモンド半導体層の｛１１１｝面が形成される最表面の炭素原子にＯＨ基を導入する終端処理を含む請求項６から７のいずれかに記載のダイヤモンド半導体装置の製造方法。
9. ゲート絶縁膜形成工程が、ゲート絶縁膜形成材料にＡｌ_２Ｏ_３を用いる工程である請求項６から８のいずれかに記載のダイヤモンド半導体装置の製造方法。
10. 第１導電型ダイヤモンド半導体層形成工程が、｛１１１｝面を主面とするオフ角を備えるダイヤモンド基板上に第１導電型ダイヤモンド半導体層の形成材料を堆積させる工程である請求項６から９のいずれかに記載のダイヤモンド半導体装置の製造方法。