JP2016062910A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2016062910A
JP2016062910A JP2014186895A JP2014186895A JP2016062910A JP 2016062910 A JP2016062910 A JP 2016062910A JP 2014186895 A JP2014186895 A JP 2014186895A JP 2014186895 A JP2014186895 A JP 2014186895A JP 2016062910 A JP2016062910 A JP 2016062910A
Authority
JP
Japan
Prior art keywords
layer
insulating film
semiconductor layer
semiconductor
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2014186895A
Other languages
English (en)
Inventor
千里 古川
Chisato Furukawa
千里 古川
雅章 小川
Masaaki Ogawa
雅章 小川
貴子 もたい
Takako Motai
貴子 もたい
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2014186895A priority Critical patent/JP2016062910A/ja
Priority to TW104105142A priority patent/TW201611268A/zh
Priority to US14/635,279 priority patent/US20160079371A1/en
Publication of JP2016062910A publication Critical patent/JP2016062910A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003Nitride compounds
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008Making conductor-insulator-semiconductor electrodes
    • H01L21/28264Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being a III-V compound
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51Insulating materials associated therewith
    • H01L29/511Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51Insulating materials associated therewith
    • H01L29/517Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51Insulating materials associated therewith
    • H01L29/518Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66446Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/778Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT

Abstract

【課題】信頼性を向上させることが可能な半導体装置を提供する。【解決手段】実施形態によれば、第1半導体層と、第2半導体層と、第1絶縁膜と、第1電極と、第2絶縁膜と、を含む半導体装置が提供される。前記第1半導体層は、化合物半導体を含む。前記第2半導体層は、前記第1半導体層の上に設けられ、化合物半導体を含む。前記第1絶縁膜は、前記第2半導体層の上に設けられる。前記第2絶縁膜は、前記第1電極の少なくとも一部を覆う。前記第2絶縁膜は、前記第1電極の少なくとも一部を覆い、水素濃度が前記第1絶縁膜における水素濃度よりも高い濃度を有する。【選択図】図1

Description

本発明の実施形態は、半導体装置に関する。
窒化ガリウム系半導体などの化合物半導体は、シリコンに比べて広いバンドギャップを有する。このような化合物半導体は、トランジスタなどの半導体装置に用いられる。トランジスタに電圧が印加されると、オン抵抗などの特性の経時的変化が生じることがある。このため、所望の特性を得ることができる寿命が限られ、信頼性が低い場合がある。このような半導体装置において、信頼性を向上させることが望まれる。
特開2007−305630号公報
本発明の実施形態は、信頼性を向上させることが可能な半導体装置を提供する。
本発明の実施形態によれば、第1半導体層と、第2半導体層と、第1絶縁膜と、第1電極と、第2絶縁膜と、を含む半導体装置が提供される。前記第1半導体層は、化合物半導体を含む。前記第2半導体層は、前記第1半導体層の上に設けられ、化合物半導体を含む。前記第1絶縁膜は、前記第2半導体層の上に設けられる。前記第2絶縁膜は、前記第1電極の少なくとも一部を覆い、水素濃度が前記第1絶縁膜における水素濃度よりも高い濃度を有する。
図1(a)及び図1(b)は、第1の実施形態に係る半導体装置を例示する模式図である。 図2(a)〜図2(d)は、第1の実施形態に係る半導体装置の製造方法を例示する模式図である。 図3(a)及び図3(b)は、第2の実施形態に係る半導体装置を例示する模式図である。 図4(a)〜図4(d)は、第2の実施形態に係る半導体装置の製造方法を例示する模式図である。
以下に、各実施の形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
本明細書においては、説明の便宜上、「上」及び「下」を使用する。「上に設けられる」とは、「上に設けられるもの」が「下に設けられるもの」に直接接する場合だけでなく、2つの間に他の要素が介在する場合も含むものとする。
(第1の実施形態)
図1(a)及び図1(b)は、第1の実施形態に係る半導体装置を例示する模式図である。
図1(a)は、半導体装置101の模式的断面図である。半導体装置101は、例えば、窒化物半導体を材料とする高電子移動度トランジスタ(High Electron Mobility Transistor:HEMT)である。
図1(a)に示すように、半導体装置101は、第1半導体層11、第2半導体層12、第1絶縁膜(以下、ゲート絶縁膜40)、第1電極(以下、ゲート電極21)、第2電極(以下、ソース電極22)及び第3電極(以下、ドレイン電極23)を有する。さらに、半導体装置101は、基板14、バッファ層15、配線51、配線52、第2絶縁膜(以下、層間絶縁膜41)及び第3絶縁膜(以下、絶縁膜42)を有する。
図1(a)において、第1半導体層11から第2半導体層12へ向かう方向をZ軸方向とする。Z軸方向に対して垂直な1つの方向をX軸方向とする。Z軸方向及びX軸方向に対して垂直な方向をY軸方向とする。
基板14の材料として、シリコン、ゲルマニウム、SiC(炭化ケイ素)、ダイアモンド、サファイア、BN(窒化ホウ素)またはGaN(窒化ガリウム)などが用いられる。
バッファ層15は、基板14の上に設けられる。バッファ層15は、複数の窒化アルミニウム層(AlN層)と、複数のAlGa1−xNを含む層(AlGaN層)と、複数のGaN層と、を有する。これらの各層は、基板14とバッファ層15との積層方向において、AlN層−AlGaN層−GaN層の順に繰り返し積層される。この場合、バッファ層15は、AlN−AlGaN−GaNの結晶構造が周期に繰り返された構造(超格子構造)を有する。但し、これに限ることなく、バッファ層15は、Alの組成比が積層方向において段階的に変化した複数のAlGaN層を含んでいてもよい。バッファ層15は、AlNからGaNに向けてAlの組成比を連続的に変化させた1つの層(いわゆる傾斜層)でもよい。なお、バッファ層15は、必要に応じて設けられ、省略してもよい。
第1半導体層11は、バッファ層15の上に設けられる。第1半導体層11は、チャネル層であり、Alx1Ga1−x1N(0≦x1<1)を含む。
第2半導体層12は、第1半導体層11の上に設けられる。第2半導体層12は、バリア層であり、Alx2Ga1−x2N(x1<x2<1)を含む。第2半導体層12は、第1半導体層11とヘテロ接合を形成している。第2半導体層12の厚さ(Z軸方向に沿った長さ)は、20ナノメートル(nm)以上40nm以下である。
第1半導体層11と第2半導体層12との接合界面において、第1半導体層11には、歪みが生じている。このため、ピエゾ効果により、第1半導体層11の接合界面近傍に2次元電子ガスが形成されている。
ソース電極22及びドレイン電極23は、それぞれ第2半導体層12の上に設けられ、第2半導体層12と電気的に接続されている。ソース電極22は、ドレイン電極23とX軸方向において離れて位置する。ソース電極22及びドレイン電極23の幅は、それぞれ3マイクロメートル(μm)以上8μm以下である。
ソース電極22及びドレイン電極23の材料として、アルミニウム(Al)、チタン(Ti)、ニッケル(Ni)、金(Au)、タングステン(W)、モリブデン(Mo)及びタンタル(Ta)などを用いることができる。
ゲート電極21は、ソース電極22とドレイン電極23との間に設けられている。ゲート電極21の幅は、(例えばX軸方向に沿った長さ)は、1.0マイクロメートル(μm)以上3.0μm以下である。ゲート電極21とソース電極22との間の距離は、1μm以上3μm以下である。ゲート電極21とドレイン電極23との間の距離は、5μm以上20μm以下である。ゲート電極21の材料として、アルミニウム(Al)、チタン(Ti)、ニッケル(Ni)及び金(Au)などを用いることができる。
ゲート絶縁膜40は、第2半導体層12の上に設けられ、その上にゲート電極21が設けられている。つまり、ゲート絶縁膜40は、第2半導体層12とゲート電極21との間に設けられる。ゲート絶縁膜40の厚さは、5nm以上50nm以下である。ゲート絶縁膜40の材料として、窒化シリコン(SiN)、酸化シリコン(SiO)、酸化アルミニウム(Al)、酸化チタン(TiO)、酸化タンタル(Ta)、酸化ハフニウム(HfO)、または、酸化ジルコニウム(ZrO)などが用いられる。ゲート絶縁膜40は、1つの層(第1層40a)からなる。
層間絶縁膜41は、ゲート電極21の少なくとも一部及びゲート絶縁膜40の一部を覆う。層間絶縁膜41は、ゲート電極21の一部及びゲート絶縁膜40の一部と接している。層間絶縁膜41の一部は、ゲート電極21とソース電極22との間、及びゲート電極21とドレイン電極23との間、に位置する。
層間絶縁膜41の材料として、SiNが用いられる。層間絶縁膜41における水素濃度は、1×1018〜1×1023atoms/cmである。
配線51は、ソース電極22の上に設けられ、ソース電極22と電気的に接続される。配線52は、ドレイン電極23の上に設けられ、ドレイン電極23と電気的に接続される。
絶縁膜42は、配線51、配線52及び層間絶縁膜41の上に設けられる。絶縁膜42の材料として、SiNまたはSiOが用いられる。
図1(b)は、半導体装置101における水素濃度の分布を例示するグラフ図である。図1(b)は、ゲート絶縁膜40、層間絶縁膜41及び絶縁膜42における水素濃度を例示している。図1(b)の縦軸は、Z軸方向に沿った位置を表す。図1(b)の横軸は、水素濃度CHを表す。
図1(b)に示すように、ゲート絶縁膜40中の水素濃度は、層間絶縁膜41中の水素濃度よりも低い。
ゲート絶縁膜40は、水素を含まない。ここで、「水素を含まない」とは、一般的なゲート絶縁膜の厚さを有する膜(層)に対する、SIMS(Secondary Ion Mass Spectrometry)の検出限界DL以下の濃度であることを意味する。一般的なゲート絶縁膜の厚さ(Z軸方向に沿った長さ)は、5ナノメートル(nm)以上50nm以下である。SIMSによって分析される範囲の径は、10μm以上100μm以下である。ゲート絶縁膜40中の水素濃度は、例えば1×1015atoms/cm以下である。
さらに、ゲート絶縁膜40中のN−H結合の密度は、層間絶縁膜41中のN−H結合の密度よりも低い。なお、N−H結合の密度は、FTIR(Fourier Transform Infrared Spectroscopy)を用いて測定される。
次に、半導体装置101の製造方法を説明する。
図2(a)〜図2(d)は、第1の実施形態に係る半導体装置の製造方法を例示する模式図である。
図2(a)に示すように、まず、基板14(Si基板)の(111)面上に、バッファ層15を形成する。次に、第1半導体層11及び第2半導体層12を順次形成する。これらの層は、MOCVD(Metal Organic Chemical Vapor Deposition)法を用いて、エピタキシャルに形成される。
ここで、窒化ガリウム系の第1半導体層11及び第2半導体層12は、結晶成長の直後には、水素を取り込んでいる。
その後、図2(b)に示すように、第2半導体層12の上にゲート絶縁膜40を形成する。ゲート絶縁膜40の形成は、以下の如くである。まず、第2半導体層12の上に、スピンコート法を用いて液相化学物質を塗布する。液相化学物質としては、ケイ素含有化合物(例えば、窒化ケイ素(SiN)、酸窒化ケイ素(SiON)、水酸化ケイ素、またはポリシラザン等)を用いることができる。次に、窒素雰囲気または真空中において、熱処理を行う。これにより、ゲート絶縁膜40が形成される。なお、第1半導体層11及び第2半導体層12に含まれていた水素は、このような熱処理によって、半導体層から脱離する。
その後、図2(c)に示すように、ゲート絶縁膜40の上に、ゲート電極21となるTiN膜を形成し、リソグラフィ及びエッチングを用いてTiN膜を加工して、ゲート電極21を形成する。TiN膜の形成には、PVD(Physical Vapor Deposition)法を用いることができる。エッチングには、RIE(Reactive Ion Etching)法を用いることができる。
次に、ゲート絶縁膜40及びゲート電極21を覆うように、層間絶縁膜41となるSiN膜を積層する。SiN膜の形成には、プラズマCVD法を用いることができる。プラズマCVD法によるSiN膜の形成では、SiHガス、NHガス及びNガスが用いられる。
このSiN膜の形成において、ウェーハは、水素を含むプラズマにさらされる。このため、プラズマCVD法を用いて形成されたSiN膜中には、ゲート絶縁膜40に比べて、多量の水素が含まれる。なお、層間絶縁膜41を介して、ゲート絶縁膜40中に水素が混入することも考えられる。しかしながら、ゲート絶縁膜40の厚さに対して、その上に設けられたゲート電極21の幅は広い。このため、ゲート電極21の下において、ゲート絶縁膜40中には、水素が混入しにくい。
その後、図2(d)に示すように、ソース電極22及びドレイン電極23を形成する。ソース電極22及びドレイン電極23を形成するには、まず、電極が設けられる位置に応じてSiN膜に開口を設け、金属膜(例えば、Ti膜及びAl膜)をスパッタ法により形成する。そして、この金属膜をリソグラフィ及びエッチングによって加工して、ソース電極22及びドレイン電極23を形成する。
その後、スパッタ、リソグラフィ及びエッチングを用いて配線51及び52等を形成する。その上に、プラズマCVD法を用いて絶縁膜42となるSiO膜を形成し、半導体装置101を完成させる。
第2半導体層12のAlの組成比は、第1半導体層11のAlの組成比よりも高い。このため、第1半導体層11の格子定数は、第2半導体層12の格子定数と異なる。これにより、歪みが生じて、ピエゾ効果により、第1半導体層11における第2半導体層12との界面付近に2次元電子ガス11gが形成される。
半導体装置101では、ゲート電極21に印加する電圧を制御することで、ゲート電極21の下の2次元電子ガス11gの濃度が増減する。これにより、ソース電極22とドレイン電極23との間に流れる電流が制御される。半導体装置101は、ノーマリオンの素子である。実施形態において、半導体装置はノーマリオフであってもよい。
本願発明者の検討によると、高い電圧が印加される半導体装置において、ゲート絶縁膜中に含まれる水素(特に、N−H結合)が多いと、半導体装置の信頼性が劣化しやすいことが分かった。特に、ゲート絶縁膜中に水素が多く含まれる場合、この水素は、半導体層(第1半導体層11及び第2半導体層12)の界面、または、半導体層の内部、に取り込まれやすい。例えば、水素が半導体層に取り込まれると、半導体層の欠陥を誘発し、第1半導体層11の界面のエネルギー準位が変化することが考えられる。その結果、第1半導体層11中のキャリア(2次元電子ガス)の密度や移動度が変化する。例えば、2次元電子の移動度が変化することで、トランジスタの閾値が変動する。また、2次元電子ガスの密度が低くなり、オン抵抗が増大することがある。半導体装置の使用時において、多量の水素が半導体層に取り込まれると、オン抵抗や閾値の経時的な変化が生じ、所望の特性が得られなくなる。ゲート絶縁膜中に多量の水素を含む半導体装置においては、所望の特性が得られる期間(寿命)が短いと考えられる。なお、半導体装置の寿命は、例えば高温試験(High Temperature baking test:HTB)によって、評価される。
これに対し、実施形態に係る半導体装置101のゲート絶縁膜40においては、ゲート絶縁膜40中の水素濃度は、層間絶縁膜41中の水素濃度よりも低い。例えば、ゲート絶縁膜40は、水素を含まない。このため、第1半導体層11及び第2半導体層12は、ゲート絶縁膜40から水素を取り込みにくい。このため、第1半導体層11及び第2半導体層12においては、水素に起因した欠陥が生じにくい。2次元電子ガスが発生した界面において、欠陥に起因したエネルギー準位の変化が生じにくい。これにより、2次元電子ガスをチャネルとする半導体装置において、キャリアの密度や移動度の変化が生じにくい。このため、オン抵抗、オン電流、または閾値などの特性の変動を小さくすることができ、信頼性を向上させることができる。
(第2の実施形態)
図3(a)及び図3(b)は、第2の実施形態に係る半導体装置を例示する模式図である。
図3(a)は、半導体装置102の模式的断面図である。
半導体装置102は、ゲート絶縁膜40について、第1の実施形態に係る半導体装置101と異なる。その他の構成に関して、半導体装置101について説明した構成と同様の構成については同一の符号を付し、説明を省略する。
半導体装置102のゲート絶縁膜40の厚さは、半導体装置101におけるゲート絶縁膜40の厚さと同じとすることができる。
本実施形態において、ゲート絶縁膜40は、積層構造を有する。ゲート絶縁膜40は、第1層40aと、第2層40bと、を有する。
第1層40aの材料として、SiNが用いられる。第1層40aの厚さは、1原子層以上であり、例えば1nm以上10nm以下である。
第2層40bは、第1層40aの上に設けられる。第2層40bの材料として、SiNが用いられる。第2層40bに用いられるSiN膜は、第1層40aに用いられるSiN膜よりも、緻密である。すなわち、第2層40bの密度は、第1層40aの密度よりも高い。第2層40bの厚さは、ゲート絶縁膜40の厚さの設計値から、第1層40aの厚さを引いた値とされる。
図3(b)は、半導体装置102における水素濃度の分布を例示するグラフ図である。図3(b)は、第1層40a、第2層40b、層間絶縁膜41及び絶縁膜42における水素濃度を例示している。図3(b)の縦軸は、Z軸方向に沿った位置を表す。図3(b)の横軸は、水素濃度CHを表す。
図3(b)に示すように、第1層40a中の水素濃度は、SIMSの検出限界以下である。すなわち、ゲート絶縁膜40のうち、第2半導体層12と接する部分は、実質的に水素を含まない。
第2層40b中の水素濃度は、第1層40a中の水素濃度よりも高い。つまり、ゲート絶縁膜40中の水素濃度は、Z軸方向(第1半導体層11から第2半導体層12へ向かう方向)に沿って増加している。
また、第2層40b中のN−H結合の密度は、第1層40a中のN−H結合の密度よりも高い。
なお、第1層40aは、第2層40bと明確に分離されていなくても良い。
第1層40a中の水素濃度またはN−H結合の密度は、Z軸方向に沿って均一でなくても良く、Z軸方向に沿って連続的に変化していてもよい。第2層40b中の水素濃度またはN−H結合の密度は、Z軸方向に沿って均一でなくても良く、Z軸方向に沿って連続的に変化していてもよい。
次に、半導体装置102の製造方法を説明する。
図4(a)〜図4(d)は、第2の実施形態に係る半導体装置の製造方法を例示する模式図である。
図4(a)に示すように、基板14の上に、バッファ層15、第1半導体層11及び第2半導体層12を順次形成する。これらの層の形成は、第1の実施形態と同様である。
その後、図4(b)に示すように、第2半導体層12の上にスピンコート法を用いてケイ素含有化合物を塗布し、窒素雰囲気または真空中において加熱して、第1層40aを形成する。本実施形態においては、塗布するケイ素含有化合物の滴下量を、最小限とする。これにより、第1層40aの厚さを極力薄くする。
その後、図4(c)に示すように、第1層40aの上に第2層40bを形成する。第2層40bの形成には、プラズマCVD法を用いることができる。
その後、図4(d)に表したように、ゲート電極21、ソース電極22、ドレイン電極23、層間絶縁膜41、絶縁膜42、及び配線51、52を形成する。これらの形成は、第1の実施形態と同様である。
本実施形態において、第2半導体層12と接する第1層40a中の水素濃度は、第2層40b中の水素濃度よりも低い。第1層40aは、実質的に水素を含まない。このため、第1半導体層11及び第2半導体層12は、第1層40aから水素を取り込みにくい。このため、第1半導体層11及び第2半導体層12においては、水素に起因した欠陥が生じにくい。2次元電子ガスが発生した界面において、欠陥に起因したエネルギー準位の変化が生じにくい。これにより、2次元電子ガスをチャネルとする半導体装置において、キャリアの密度や移動度の変化が生じにくい。このため、オン抵抗、オン電流、または閾値などの特性の変動を小さくすることができ、信頼性を向上させることができる。
さらに、本実施形態においては、第2層40bに用いられるSiN膜は、第1層40aに用いられるSiN膜よりも緻密である。このため、第1層40aに用いられるSiN膜に比べて、第2層40bに用いられるSiN膜には、電流が流れにくい。電流が流れにくい第2層40bを、第1層40aに積層することで、ゲート絶縁膜40全体に流れるリーク電流(ゲートリーク)を抑制することができる。リーク電流を抑制することで、半導体装置102の消費電力を抑制することができる。また、ゲート絶縁膜40に流れるリーク電流が大きいと、ゲート絶縁膜中に欠陥が生成され、この欠陥を介してさらに大きなリーク電流が流れ、やがて絶縁破壊が発生する場合がある。これに対して、本実施形態においては、リーク電流を抑制することで、ゲート絶縁膜40中に欠陥が生成されることを抑制し、絶縁破壊の発生を抑制することができる。
また、本実施形態では第1層40aの厚さを、1nm以上10nm以下(例えば1原子層)と薄くしている。この場合においても、第2半導体層12は、水素を含まない第1層40aと接している。このため、第2半導体層12には、水素が取り込まれにくい。そして、第1層40aを薄くすることで、相対的に第2層40bの厚さを厚くすることができる。これにより、ゲート絶縁膜40の全体において、電流が流れにくい部分を多くすることができ、リーク電流をさらに抑制することが可能である。
なお、本願明細書において、化合物半導体とは、例えば、III-V族(GaAs、GaN、InP等)、II-VI族(CdTe、ZnSe、CdS等)、IV-IV族(SiC、SiGe等)に含まれる2種類以上の元素を含む半導体の総称である。
なお、本願明細書において、「窒化物半導体」とは、BInAlGa1−x−y−zN(0≦x≦1、0≦y≦1、0≦z≦1、0≦x+y+z≦1)のIII−V族化合物半導体を含み、さらに、V族元素としては、N(窒素)に加えてリン(P)や砒素(As)などを含有する混晶も含むものとする。またさらに、導電型などの各種の物性を制御するために添加される各種の元素をさらに含むもの、及び、意図せずに含まれる各種の元素をさらに含むものも、「窒化物半導体」に含まれるものとする。なお、「窒化物半導体」は、化合物半導体の一例である。
なお、本願明細書において、「垂直」は、厳密な垂直だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直であれば良い。
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明の実施形態は、これらの具体例に限定されるものではない。例えば、第1半導体層、第2半導体層、第1絶縁膜、第1〜第3電極などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
また、各具体例のいずれか2つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
その他、本発明の実施の形態として上述した半導体装置を基にして、当業者が適宜設計変更して実施し得る全ての半導体装置も、本発明の要旨を包含する限り、本発明の範囲に属する。
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
11…第1半導体層、 11g…2次元電子ガス、 12…第2半導体層、 14…基板、 15…バッファ層、 21…ゲート電極(第1電極)、 22…ソース電極(第2電極)、 23…ドレイン電極(第3電極)、 40…ゲート絶縁膜(第1絶縁膜)、 40a…第1層、 40b…第2層、 41…層間絶縁膜(第2絶縁膜)、 42…絶縁膜(第3絶縁膜)、 51、52…配線、 101、102…半導体装置、 CH…水素濃度、 DL…検出限界、

Claims (9)

  1. 化合物半導体を含む第1半導体層と、
    前記第1半導体層の上に設けられ、化合物半導体を含む第2半導体層と、
    前記第2半導体層の上に設けられた第1絶縁膜と、
    前記第1絶縁膜の上に設けられた第1電極と、
    前記第1電極の少なくとも一部を覆い、水素濃度が前記第1絶縁膜における水素濃度よりも高い濃度を有する第2絶縁膜と、
    を備えた半導体装置。
  2. 前記第1絶縁膜は、水素を含まない請求項1記載の半導体装置。
  3. 前記第1絶縁膜中のN−H結合の密度は、前記第2絶縁膜中のN−H結合の密度よりも低い請求項1記載の半導体装置。
  4. 前記第1絶縁膜は、第1層と、前記第1層の上に設けられた第2層と、をさらに含み、
    前記第1層中の水素濃度は、前記第2層中の水素濃度よりも低い請求項1〜3のいずれか1つに記載の半導体装置。
  5. 前記第1層中のN−H結合の密度は、前記第2層中のN−H結合の密度よりも低い請求項4記載の半導体装置。
  6. 前記第1層の厚さは、1原子層以上である請求項4または5に記載の半導体装置。
  7. 前記第1絶縁膜は、少なくともシリコンと窒素とを含む請求項1〜6のいずれか1つに記載の半導体装置。
  8. 前記第1絶縁膜中の水素濃度は、前記第1半導体層から前記第2半導体層へ向かう第1方向に沿って増加する請求項1〜7のいずれか1つに記載の半導体装置。
  9. 前記第1半導体層は、Alx1Ga1−x1N(0≦x1<1)を含み、
    前記第2半導体層は、Alx2Ga1−x2N(x1<x2<1)を含む請求項1〜8のいずれか1つに記載の半導体装置。
JP2014186895A 2014-09-12 2014-09-12 半導体装置 Pending JP2016062910A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2014186895A JP2016062910A (ja) 2014-09-12 2014-09-12 半導体装置
TW104105142A TW201611268A (zh) 2014-09-12 2015-02-13 半導體裝置
US14/635,279 US20160079371A1 (en) 2014-09-12 2015-03-02 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2014186895A JP2016062910A (ja) 2014-09-12 2014-09-12 半導体装置

Publications (1)

Publication Number Publication Date
JP2016062910A true JP2016062910A (ja) 2016-04-25

Family

ID=55455581

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014186895A Pending JP2016062910A (ja) 2014-09-12 2014-09-12 半導体装置

Country Status (3)

Country Link
US (1) US20160079371A1 (ja)
JP (1) JP2016062910A (ja)
TW (1) TW201611268A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017170300A1 (ja) 2016-03-26 2017-10-05 学校法人 川崎学園 老化を反映するミトコンドリアバイオマーカー
JP2018152410A (ja) * 2017-03-10 2018-09-27 株式会社東芝 半導体装置及び電気装置
JP2020102489A (ja) * 2018-12-20 2020-07-02 富士通株式会社 化合物半導体装置及びその製造方法、増幅器

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107230712A (zh) * 2016-03-25 2017-10-03 北京大学 氧化锆栅介质晶体管的制备方法
KR20210108508A (ko) * 2020-02-24 2021-09-03 삼성디스플레이 주식회사 박막 트랜지스터, 이를 포함하는 표시 장치 및 이의 제조 방법

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8994073B2 (en) * 2012-10-04 2015-03-31 Cree, Inc. Hydrogen mitigation schemes in the passivation of advanced devices

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017170300A1 (ja) 2016-03-26 2017-10-05 学校法人 川崎学園 老化を反映するミトコンドリアバイオマーカー
JP2018152410A (ja) * 2017-03-10 2018-09-27 株式会社東芝 半導体装置及び電気装置
JP2020102489A (ja) * 2018-12-20 2020-07-02 富士通株式会社 化合物半導体装置及びその製造方法、増幅器
JP7167694B2 (ja) 2018-12-20 2022-11-09 富士通株式会社 化合物半導体装置の製造方法

Also Published As

Publication number Publication date
TW201611268A (zh) 2016-03-16
US20160079371A1 (en) 2016-03-17

Similar Documents

Publication Publication Date Title
US9620599B2 (en) GaN-based semiconductor transistor
CN108604597B (zh) 具有al(1-x)sixo栅极绝缘体的增强模式iii-氮化物器件
TWI525827B (zh) 半導體結構及其形成方法、化合物半導體結構
TWI500149B (zh) 具有鈍化加閘極介電多層結構的GaN高電壓異質接面場效電晶體
US11532740B2 (en) Semiconductor structure, HEMT structure and method of forming the same
JP6591169B2 (ja) 半導体装置及びその製造方法
JP2010232377A (ja) 半導体素子
US10256332B1 (en) High hole mobility transistor
JP2012114320A (ja) 窒化物半導体電界効果トランジスタ
US20190019873A1 (en) Gate switching device and method manufacturing the same
JP2010182750A (ja) Iii−v族化合物半導体素子
JP2016062910A (ja) 半導体装置
US9484429B2 (en) High electron mobility transistor (HEMT) capable of absorbing a stored hole more efficiently and method for manufacturing the same
JP2018503252A (ja) Hemtトランジスタ
TW201431084A (zh) GaN半導體裝置及其形成方法
JP6225584B2 (ja) 半導体装置の評価方法、並びに半導体装置およびその製造方法
US20160079405A1 (en) Semiconductor device
JP2007088252A (ja) 電界効果トランジスタ
US10381471B2 (en) Semiconductor device and manufacturing method
TWI658588B (zh) 高電洞移動率電晶體
JP2015198210A (ja) 半導体装置およびその製造方法
TWI641138B (zh) 半導體功率元件單元及其製造方法