JP2018006463A - 半導体素子実装用基板および半導体装置 - Google Patents

Abstract

【課題】 大電流を流して使用することができる半導体素子実装用基板および半導体装置を提供すること。【解決手段】 第１貫通孔１１および第２貫通孔１２を有する基板２と、基板２の下面に、第１貫通孔１１の外縁を取り囲む第１メタライズ層３１と、基板２の下面に、第２貫通孔１２の外縁を取り囲む第２メタライズ層３２と、半導体素子を実装する実装領域３ａと周辺領域３ｂとを有しているとともに、第１貫通孔１１を塞いだ金属板３と、第２貫通孔１２に囲まれるとともに、第２貫通孔１２の内面と間を空けた柱状体であって、柱状体の下部２１ａが基板２の下面よりも下方に位置し、下部２１ａの全周が側方に向かって出ており、第２貫通孔１２を塞いだ、半導体素子と電気的に接続される貫通導体２１とを備えたことを特徴とする半導体素子実装用基板１。【選択図】 図１

Description

本発明は、半導体素子を実装するための半導体素子実装用基板、およびそれを用いた半導体装置に関するものである。

近年、高周波の信号で作動する半導体素子等を収容する半導体素子実装用基板が知られている。このような半導体素子等は、作動する際に熱が生じる。この熱を外部に放熱させるために、半導体素子等を金属板の上面に実装した半導体実装用基板が開示されている（特許文献１参照）。

特開２００８−１０９０５６号公報

特許文献１に開示された技術は、貫通孔を有する基板と、貫通孔を塞いで設けられた金属板と、貫通孔と間を空けて基板に形成された、半導体素子と電気的に接続されるスルーホール導体とを備えた半導体素子実装用基板が記載されている。この金属板の上面に、貫通孔に収容される半導体素子が実装される。

特許文献１に開示された技術では、半導体素子と接続されるのがスルーホール導体であり、スルーホール導体は、貫通孔の内側に導体が充填されている。しかしながら、スルーホール導体が形成されているために、半導体素子に大電流を流した際に大きな熱が生じることで、スルーホール導体が熱膨張して変形する場合があった。また、基板との熱膨張係数差による応力負荷によって、スルーホール導体が破損する場合があった。スルーホール導体が変形または破損すると、半導体素子等に電流が流れなくなる場合があった。

本発明の一実施形態に係る半導体素子実装用基板は、第１貫通孔および前記第１貫通孔と間をあけて形成された第２貫通孔を有する基板と、前記基板の下面であって、前記第１貫通孔の外縁を取り囲む第１メタライズ層と、前記基板の下面であって、前記第２貫通孔の外縁を取り囲む第２メタライズ層と、上面の中央部分に半導体素子を実装する実装領域と前記実装領域を取り囲む周辺領域とを有しているとともに、前記周辺領域が前記第１メタライズ層と重なって前記第１貫通孔を塞いだ金属板と、前記第２貫通孔に囲まれるとともに、前記第２貫通孔の内面と間を空けた柱状体であって、前記柱状体の下部が前記基板の下面よりも下方に位置し、前記下部の全周が側方に向かって出ており、前記下部の全周が前記第２メタライズ層と重なって前記第２貫通孔を塞いだ、前記半導体素子と電気的に接続される貫通導体とを備えたことを特徴とする。

本発明の一実施形態に係る半導体装置は、上記の半導体素子実装用基板と、前記金属板の上面に実装された、前記第２貫通導体と電気的に接続された半導体素子と、前記半導体素子実装用基板の上面を取り囲んで形成された枠体と、前記枠体の上端に接合された蓋体とを備えていることを特徴とする。

本発明の一実施形態に係る半導体素子実装用基板によれば、貫通導体が貫通孔の内面と
間を空けて形成されていることにより、大電流を流して使用することを可能とする半導体素子実装用基板、およびそれを用いた半導体装置を提供することができる。

本発明の一実施形態に係る半導体素子実装用基板の構成を示す上面からの斜視図である。 本発明の一実施形態に係る半導体素子実装用基板の構成を示す下面からの斜視図である。 本発明の一実施形態に係る半導体素子実装用基板の構成を示す上面からの分解斜視図である。 本発明の一実施形態に係る半導体素子実装用基板の構成を示す、下面からの分解斜視図である。 本発明の他の実施形態に係る半導体素子実装用基板の構成を示す上面からの斜視図である。 本発明の他の実施形態に係る半導体素子実装用基板の構成を示す下面からの斜視図である。 本発明の他の実施形態に係る半導体素子実装用基板の構成を示す上面からの分解斜視図である。 本発明の他の実施形態に係る半導体素子実装用基板の構成を示す、下面からの分解斜視図である。 本発明の他の実施形態である半導体素子実装用基板の構成を示す平面視であり、図９（ａ）が上面からの平面図であり、図９（ｂ）が下面からの平面図である。 本発明の他の実施形態である半導体素子実装用基板の構成を示す側面図および図９の断面図であり、図１０（ａ）は側面図であり、図１０（ｂ）は図９のＡ−Ａ線での断面図、図１０（ｃ）は図１０のＢ−Ｂ線での断面図、図１０（ｄ）は図９のＣ−Ｃ線での断面図、図１０（ｅ）は図９のＤ−Ｄ線での断面図である。 本発明の他の実施形態である半導体素子実装用基板に枠体が設けられた構成の斜視図である。 本発明の一実施形態である半導体装置の構成を示す斜視図である。 本発明の一実施形態である半導体装置の構成を示す分解斜視図である。

以下、本発明の一実施形態に係る半導体素子実装用基板および半導体装置について、図面に基づき詳細に説明する。

＜半導体素子実装用基板の構成＞
図１は本発明の一実施形態に係る半導体素子実装用基板１の上面からの斜視図、図２は本発明の一実施形態に係る半導体素子実装用基板１の下面からの斜視図を示している。図３および図４は、それぞれ本発明の一実施形態に係る半導体素子実装用基板１の上面からの分解斜視図および本発明の一実施形態に係る半導体素子実装用基板１の下面からの分解斜視図を示している。これらの図において半導体素子実装用基板１は、基板２、第１メタライズ層３１、第２メタライズ層３２、金属板３および貫通導体２１を備えている。

基板２は、例えば平面視において矩形状である。基板２は、平面視において大きさは例えば平面視において大きさは例えば５ｍｍ×５０ｍｍ〜５ｍｍ×５０ｍｍであり、厚みは０．５ｍｍ〜５ｍｍである。基板２は、例えば、酸化アルミニウム質焼結体、ムライト質焼結体、炭化珪素質焼結体、窒化アルミニウム質焼結体または窒化珪素質焼結体のようなセラミック材料、またはガラスセラミック材料やエポキシ樹脂等の樹脂材料から成る。

基板２は、複数の貫通孔を有している。基板２に形成された複数の貫通孔は、例えば第
１貫通孔１１および第２貫通孔１２である。他にも、第３貫通孔１３および第４貫通孔１４が形成されていてもよい。また、基板２の下面には、メタライズ層が形成されている。第１メタライズ層３１は、第１貫通孔１１の外縁を取り囲んでおり、第２メタライズ層３２は、第２貫通孔１２の外縁を取り囲んでいる。また、第３貫通孔１３および第４貫通孔１４が形成されている場合には、基板２の下面に、第３メタライズ層３３および第４メタライズ層３４が形成されている。

第１メタライズ層３１は、基板２の下面であって、第１貫通孔１１の外縁を取り囲むものである。第１メタライズ層３１は、平面視において、例えば矩形状であり、大きさは２ｍｍ×４０ｍｍ〜２ｍｍ×４０ｍｍである。厚みは、０．０１ｍｍ〜０．１ｍｍである。第１メタライズ層３１は、例えば、タングステン、モリブデンおよびマンガン等の金属材料から成り、基板２の下面であって第１貫通孔１１の外縁を取り囲むようにメタライズ層の形態で設けられ、その表面に電界めっきや無電解めっきによって金やニッケル等の金属材料から成るめっき層が形成される。

第２メタライズ層３２は、基板２の下面であって、第２貫通孔１２の外縁を取り囲むものである。第２メタライズ層３２は、平面視において、例えば矩形状であり、大きさは大きさは２ｍｍ×４０ｍｍ〜２ｍｍ×４０ｍｍである。厚みは、０．０１ｍｍ〜０．１ｍｍである。第１メタライズ層３１は、例えば、タングステン、モリブデンおよびマンガン等の金属材料から成り、基板２の下面であって第１貫通孔１１の外縁を取り囲むようにメタライズ層の形態で設けられ、その表面に電界めっきや無電解めっきによって金やニッケル等の金属材料から成るめっき層が形成される。

第１貫通孔１１は、基板２に形成されており、基板２の下面において、周囲に第１メタライズ層３１が形成されている。平面視において例えば矩形状であって、大きさは１ｍｍ×３８ｍｍ〜１ｍｍ×３８ｍｍである。第１貫通孔１１は、半導体素子が収容されるので、半導体素子が収容される十分な大きさが確保されている。

また、平面視において、第１貫通孔１１の中心は、例えば、基板２の中心よりも外縁に位置している。つまり、平面視において第１貫通孔１１は基板２に対して偏って形成されている。このため、基板２には、第１貫通孔１１が形成されていない領域にスペースを確保することができる。このことによって、基板２は、収容される半導体素子と電気的に接続される、基板２上面の第１貫通孔１１の周囲における電極のスペースを確保することができる。

また、平面視において第１貫通孔１１は基板２に対して偏って形成されている場合には、平面視において、第１メタライズ層３１も基板２に対して偏って形成されている。このため、平面視において、第１メタライズ層３１の外縁から基板２の外縁までの幅を狭くすることができる。このため、基板２と第１メタライズ層３１との間の熱膨張係数の差による応力を抑制することができる。また、このとき、第１メタライズ層３１が基板２の外縁まで形成されている場合には、表面に電界めっきをかける際に効率よくめっきをかけることができる。

金属板３は、基板２の下面に第１貫通孔１１を塞いで設けられている。金属板３は、上面の中央部分に半導体素子を実装する実装領域３ａと、実装領域３ａを取り囲む周辺領域３ｂとを有している。この周辺領域３ｂが第１メタライズ層３１と重なって第１貫通孔３１を塞いでいる。金属板３は、平面視において例えば矩形状であって、大きさは１．５ｍｍ×３８．５ｍｍ〜１．５ｍｍ×３８．５ｍｍである。厚みは、０．５ｍｍ〜３ｍｍである。金属板３は、例えば、鉄、ニッケル、コバルトおよびクロム等からなる金属材料またはこれらを含む合金からなり、その表面に電界めっきや無電解めっきによって設けられる、金やニッケル等のめっき層から成る。金属板３が金属材料から成ることによって、上面に実装される半導体素子の使用時に熱が発生しても、金属板３を介して外部の回路基板に熱を逃がしやすくすることができる。

第２貫通孔１２は、第１貫通孔１１と間を空けて基板２に形成されている。第２貫通孔１２は基板２の下面において、周囲に第２メタライズ層３２が形成されている。第２貫通孔１２は平面視において例えば矩形状であって、大きさは１．５ｍｍ×１８ｍｍ〜１．５ｍｍ×１８ｍｍである。第２貫通孔１２には、第１貫通孔１１に収容される半導体素子と電気的に接続される貫通導体２１が形成される。

貫通導体２１は、第２貫通孔１２内から基板２の下面にかけて、第２貫通孔１２を塞いで設けられている。貫通導体２１は、第２貫通孔１２に囲まれており、第２貫通孔１２の内面と間を空けて設けられている。貫通導体２１は、柱状体であり、柱状体の下部２１ａが基板２の下面よりも下方に位置している。また、下部２１ａの全周が側方に向かって出ており、下部２１ａの全周が第２メタライズ層３２と重なって第２貫通孔１２を塞いでいる。つまり、貫通導体２１の下部２１ａは、基板２の下面に露出していることになる。

貫通導体２１は、基板２の下面からの平面視において例えば矩形状であって、大きさは１．７ｍｍ×１８ｍｍ〜１．７ｍｍ×１８ｍｍである。また、基板２の上面からの平面視において例えば矩形状であって、大きさは１．３ｍｍ×１７ｍｍ〜１．３ｍｍ×１７ｍｍである。厚みは、第２貫通孔１２内で、０．５ｍｍ〜５ｍｍである。また、基板２の下面から露出した下部２１ａの厚みは、０．５ｍｍ〜３ｍｍである。貫通導体２１は、例えば、鉄、ニッケル、コバルトおよびクロム等からなる金属材料またはこれらを含む合金からなり、その表面に電界めっきや無電解めっきによって設けられる、金やニッケル等のめっき層から成る。貫通導体２１は、金属板３に実装される半導体素子と、ワイヤボンディング等で電気的に接続される。このため、貫通導体２１が金属材料から成ることによって、半導体素子の使用時に大電流を流して大きな熱が発生しても、外部に熱を逃がしやすくすることができるとともに、半導体素子実装用基板１における電流経路の断線を抑制することができる。

また、貫通導体２１は、第２貫通孔１２に囲まれており、第２貫通孔１２の内面と間を空けて設けられている。つまり、第２貫通孔１２の内面と貫通導体２１の第２貫通孔１２内に位置する側面とが間が空いている。平面視における貫通導体２１の外縁と第２貫通孔の内縁との間は、たとえば０．１〜１．５ｍｍである。半導体素子は、使用時に大電流を流して大きな熱が発生する。このとき貫通導体２１の側面が第２貫通孔１２の内面と間を空けて設けられていることで、貫通導体２１が熱膨張および熱収縮した場合に、貫通導体２１と基板２との間にはたらく、熱膨張係数の違いによって生じる応力の負荷、およびそれに伴って生じる基板２のクラックが低減される。第２貫通孔１２の内面と貫通導体２１の第２貫通孔１２内に位置する側面とが間が空いていると、金属材料から成る貫通導体２１が基板２と比べて大きく熱膨張および熱収縮したとしても接触しない、または接触しても間が空いていない場合と比較して低減されるので、基板２に引っ張られたり、押されたりする応力が抑制されるためである。このため、半導体素子との電気的な接続を保つことができる。つまり、大電流を使用することができるとともに、熱応力による半導体素子実装用基板１の破損を抑制することができる。

このとき、貫通導体２１は、第２貫通孔１２内に位置する側面の全周が第２貫通孔１２の内面と間が空いているのがよい。このことによって、半導体素子の使用時に大電流を流して大きな熱が発生することで、貫通導体２１が熱膨張および熱収縮した場合に、基板２との熱膨張係数の違いによって生じる応力の負荷、およびそれに伴って生じる基板２のクラックがより低減される。このため、半導体素子との電気的な接続をより有効に保つこと
ができるとともに、熱応力による半導体素子実装用基板１の破損を抑制することができる。

また、貫通導体２１は、第２貫通孔１２内に位置する側面が、平面視において曲線部を有している。このことによって、平面視において貫通導体２１が角部を有している場合と比較したときに、大きな熱が発生した場合であっても変形しにくいものとすることができる。また、曲線部を有していることによって、貫通導体２１は、角部に集中しやすい熱膨張および熱収縮による応力の負荷を抑制することができる。

また、平面視において第１メタライズ層３１の外縁は、金属板３の外縁よりも大きく形成されている。また、第２メタライズ層３２の外縁は、貫通導体２１の下部の外縁よりも大きく形成されている。このことによって、それぞれ、接合時に位置ずれが起きたとしても金属板３と貫通導体２１との接合面積を確保することができる。また、金属板３の側面および貫通導体２１の下部２１ａの側面まで、接合材が設けられる場合には、接合強度を向上させることができる。

また、貫通導体２１の下部２１ａの外縁から第２メタライズ層３２の外縁までの幅において、基板２の外縁に対向している第２メタライズ層３２の貫通導体２１の下部２１ａの外縁からの幅は、第２メタライズ層３２と対向している第１メタライズ層３１の貫通導体２１の下部２１ａの外縁からの幅よりも大きく形成されている。つまり、対向するメタライズ層同士の幅が狭くなっている。このことによって、メタライズ層同士が接触して短絡することを抑制することができる。

さらに、貫通導体２１を第２メタライズ層３２に接合する、ろう材やはんだ等の導電性の接合材において、第１メタライズ層３１と第２メタライズ層３２とが対向するメタライズ層に設けられる接合材の量を少なくし、基板２の外縁に対向している側の第２メタライズ層３２に設けられる接合材の量を多くすることができる。その結果、貫通導体２１と第２メタライズ層３２との接合強度は、基板２の外縁に対向している側の第２メタライズ層３２に設けられる接合材によって維持できる。また、第１メタライズ層３１と第２メタライズ層３２とが向かい合って近接する箇所に局所的に生じる、基板２、金属板３、貫通導体２１、第１メタライズ層３１、第２メタライズ層３２および接合材との熱膨張差に起因した応力を低減することができる。

また、平面視において、第１メタライズ層３１および第２メタライズ層３２は、基板２の外縁まで形成されている。このことによって、メタライズ層の形成の際に、電界めっきをかける上で、効率よくかけることができる。

また、図５〜図１０は、上述した基板２に第３貫通孔および第４貫通孔が形成された場合を示している。図５は本発明の他の実施形態に係る半導体素子実装用基板１の上面からの斜視図、図６は本発明の他の実施形態に係る半導体素子実装用基板１の下面からの斜視図を示している。図７および図８は、それぞれ本発明の他の実施形態に係る半導体素子実装用基板１の上面からの分解斜視図および本発明の他の実施形態に係る半導体素子実装用基板１の下面からの分解斜視図を示している。図９は、本発明の他の実施形態である半導体素子実装用基板の構成を示す平面視であり、図９（ａ）が上面からの平面図であり、図９（ｂ）が下面からの平面図である。また、図１０は、本発明の他の実施形態である半導体素子実装用基板の構成を示す側面図および図９の断面図であり、図１０（ａ）は側面図であり、図１０（ｂ）は図９のＡ−Ａ線での断面図、図１０（ｃ）は図１０のＢ−Ｂ線での断面図、図１０（ｄ）は図９のＣ−Ｃ線での断面図、図１０（ｅ）は図９のＤ−Ｄ線での断面図である。これらの図において半導体素子実装用基板１は、第３貫通孔１３、第４貫通孔１４、第３メタライズ層３３、第４メタライズ層３４、第２貫通導体２２および第
３貫通導体２３をさらに備えている点が、本発明の一実施形態に係る半導体素子実装用基板１と異なる。

第３メタライズ層３３は、基板２の下面であって、第３貫通孔１３の外縁を取り囲むものである。第３メタライズ層３３は、平面視において、例えば矩形状であり、大きさは２ｍｍ×２０ｍｍ〜２ｍｍ×２０ｍｍである。厚みは、０．０１ｍｍ〜０．１ｍｍである。第３メタライズ層３３は、例えば、タングステン、モリブデンおよびマンガン等の金属材料から成り、基板２の下面であって第３貫通孔１３の外縁を取り囲むようにメタライズ層の形態で設けられ、その表面に電界めっきや無電解めっきによって金やニッケル等の金属材料から成るめっき層が形成される。

第４メタライズ層３４は、基板２の下面であって、第４貫通孔１４の外縁を取り囲むものである。第４メタライズ層３４は、平面視において、例えば矩形状であり、、大きさは２ｍｍ×２０ｍｍ〜２ｍｍ×２０ｍｍである。厚みは、０．０１ｍｍ〜０．１ｍｍである。第４メタライズ層３４は、第４メタライズ層３４と同じく、例えば、タングステン、モリブデンおよびマンガン等の金属材料から成り、基板２の下面であって第４貫通孔１４の外縁を取り囲むようにメタライズ層の形態で設けられ、その表面に電界めっきや無電解めっきによって金やニッケル等の金属材料から成るめっき層が形成される。

第３貫通孔１３は、基板２に形成されており、基板２の下面において、周囲に第３メタライズ層３３が形成されている。平面視において例えば矩形状であって、大きさは１．５ｍｍ×１８ｍｍ〜１．５ｍｍ×１８ｍｍである。第３貫通孔１３には、基板２の上面に実装される電子部品と電気的に接続される第２貫通導体２２が形成される。

第２貫通導体２２は、第３貫通孔１３内から基板２の下面にかけて、第３貫通孔１３を塞いで設けられている。第２貫通導体２２は、第３貫通孔１３に囲まれており、第３貫通孔１３の内面と間を空けて設けられている。第２貫通導体２２は、柱状体であり、柱状体の下部が基板２の下面よりも下方に位置している。また、下部の全周が側方に向かって出ており、下部の全周が第３メタライズ層３３と重なって第３貫通孔１３を塞いでいる。つまり、第２貫通導体２２の下部は、基板２の下面に露出していることになる。

第２貫通導体２２は、基板２の下面からの平面視において例えば矩形状であって、大きさは１．７ｍｍ×１８ｍｍ〜１．７ｍｍ×１８ｍｍである。また、基板２の上面からの平面視において例えば矩形状であって、大きさは１．３ｍｍ×１７ｍｍ〜１．３ｍｍ×１７ｍｍである。厚みは、第３貫通孔１３内で、０．５ｍｍ〜５ｍｍである。また、基板２の下面から露出した下部の厚みは、０．５ｍｍ〜３ｍｍである。第２貫通導体２２は、例えば、鉄、ニッケル、コバルトおよびクロム等からなる金属材料またはこれらを含む合金からなり、その表面に電界めっきや無電解めっきによって設けられる、金またはニッケル等のめっき層から成る。第２貫通導体２２は、基板２の上面に実装される電子部品と、ワイヤボンディング等で電気的に接続される。このため、第２貫通導体２２が金属材料から成ることによって、電子部品の使用時に大電流を流して大きな熱が発生しても、外部に熱を逃がしやすくすることができる。

また、第２貫通導体２２は、第３貫通孔１３に囲まれており、第３貫通孔１３の内面と間を空けて設けられている。第３通導体２３は、電子部品の使用時に大電流を流して大きな熱が発生することで、第２貫通導体２２が熱膨張および熱収縮した場合に、基板２との熱膨張係数の違いによる応力の負荷が低減される。このため、半導体素子との電気的な接続を保つことができる。つまり、大電流を使用することができる。

第４貫通孔１４は、基板２に形成されており、基板２の下面において、周囲に第４メタ
ライズ層３４が形成されている。平面視において例えば矩形状であって、大きさは１．５ｍｍ×１８ｍｍ〜１．５ｍｍ×１８ｍｍである。第４貫通孔１４には、基板２の上面に実装される電子部品と電気的に接続される第３貫通導体２３が形成される。平面視において、第３貫通孔１３、第４貫通孔１４および電子部品は、一直線上に配置される。

第３貫通導体２３は、第４貫通孔１４内から基板２の下面にかけて、第４貫通孔１４を塞いで設けられている。第３貫通導体２３は、第４貫通孔１４に囲まれており、第４貫通孔１４の内面と間を空けて設けられている。第３貫通導体２３は、柱状体であり、柱状体の下部が基板２の下面よりも下方に位置している。また、下部の全周が側方に向かって出ており、下部の全周が第４メタライズ層３４と重なって第４貫通孔１４を塞いでいる。つまり、第３貫通導体２３の下部は、基板２の下面に露出していることになる。

第３貫通導体２３は、基板２の下面からの平面視において例えば矩形状であって、大きさは１．７ｍｍ×１８ｍｍ〜１．７ｍｍ×１８ｍｍである。また、基板２の上面からの平面視において例えば矩形状であって、大きさは１．３ｍｍ×１７ｍｍ〜１．３ｍｍ×１７ｍｍである。厚みは、第４貫通孔１４内で、０．５ｍｍ〜５ｍｍである。また、基板２の下面から露出した下部の厚みは、０．５ｍｍ〜３ｍｍである。第３貫通導体２３は、例えば、鉄、ニッケル、コバルトおよびクロム等からなる金属材料またはこれらを含む合金からなり、その表面に電界めっきや無電解めっきによって設けられる、金やニッケル等のめっき層から成る。第３貫通導体２３は、基板２の上面に実装される電子部品と、ワイヤボンディング等で電気的に接続される。このため、第３貫通導体２３が金属材料から成ることによって、電子部品の使用時に大電流を流して大きな熱が発生しても、外部に熱を逃がしやすくすることができるとともに、半導体素子実装用基板１における電流経路の断線を抑制することができる。第３貫通導体２３は、基板２の上面に実装される電子部品と、ワイヤボンディング等で電気的に接続される。このため、第３貫通導体２３が金属材料から成ることによって、電子部品の使用時に大電流を流して大きな熱が発生しても、外部に熱を逃がしやすくすることができる。

また、第３貫通導体２３は、第４貫通孔１４に囲まれており、第４貫通孔１４の内面と間を空けて設けられている。第４通導体２４は、電子部品の使用時に大電流を流して大きな熱が発生することで、第３貫通導体２３が熱膨張および熱収縮した場合に、基板２との熱膨張係数の違いによる応力の負荷が低減される。このため、半導体素子との電気的な接続を保つことができる。つまり、大電流を使用することができる。

また、第２貫通導体２２および第３貫通導体２３においても、第３貫通孔１３および第４貫通孔１４内に位置する側面の全周がそれぞれ第３貫通孔１３および第４貫通孔１４の内面と間が空いているのがよい。このことによって、半導体素子の使用時に大電流を流して大きな熱が発生することで、第２貫通導体２２および第３貫通導体２３が熱膨張および熱収縮した場合に、基板２との熱膨張係数の違いによる応力の負荷がより低減される。このため、半導体素子との電気的な接続をより有効に保つことができる。

また、第２貫通導体２２および第３貫通導体２３は、それぞれの貫通孔内に位置する側面が、平面視において曲線部を有している。このことによって、第２貫通導体２２および第３貫通導体２３の側面が角になっている場合と比較したときに、大きな熱が発生した場合であっても変形しにくいものとすることができる。

また、第２貫通導体２２および第３貫通導体２３の下部の外縁も金属板３および貫通導体２１と同じく、対向するメタライズ層同士の幅が狭くなっている。このことによって、メタライズ層同士が接触して短絡することを抑制することができる。

さらに、第２貫通導体２２および第３貫通導体２３を第３メタライズ層３３および第４メタライズ層３４に接合する、ろう材やはんだ等の導電性の接合材において、第３メタライズ層３３と第４メタライズ層３４とが対向するメタライズ層に設けられる接合材の量を少なくし、基板２の外縁に対向している側の第３メタライズ層３３および第４メタライズ層３４に設けられる接合材の量を多くすることができる。その結果、第２貫通導体２２および第３貫通導体２３と第３メタライズ層３３および第４メタライズ層３４との接合強度は、基板２の外縁に対向している側の第３メタライズ層３３および第４メタライズ層３４に設けられる接合材によって維持できる。また、第３メタライズ層３３および第４メタライズ層３４とが向かい合って近接する箇所に局所的に生じる、基板２、第２貫通導体２２、第３貫通導体２３、第３メタライズ層３３、第４メタライズ層３４および接合材との熱膨張差に起因した応力を低減することができる。

また、平面視において、第３メタライズ層３３および第４メタライズ層３４は、第１メタライズ層３１および第２メタライズ層３２と同様に、基板２の外縁まで形成されている。このことによって、メタライズ層の形成の際に、電界めっきをかける上で、効率よくかけることができる。

また、第２メタライズ層３２、第３メタライズ層３３および第４メタライズ層３４は、矩形状である場合に、１辺のみが基板２の外縁と重なるように形成されている。残りの３辺は、他のメタライズ層との短絡を抑制するために、外縁まで形成されたメタライズ層の各貫通導体の下部の外縁からの幅よりも小さく形成されている。このことによって、大きく形成された場合と比較して、短絡を抑制するだけではなく、接合強度を保ちながら、セラミック材料から成る基板２と金属材料から成るメタライズ層、貫通導体２１、第２貫通導体２２、第３貫通導体２３および接合材等との熱膨張係数の違いによる応力の負荷を抑制することができる。

また、図１１は、本発明の他の実施形態である半導体素子実装用基板に枠体が設けられた構成の斜視図である。図１１に示すように、半導体実装用基板１は、基板２の上面に枠体５が設けられていてもよい。枠体５は、基板２の外縁に沿って、基板２の上面を取り囲んで設けられる。枠体５は、平面視において、たとえば基板２と同じ大きさで、高さは０．５ｍｍ〜５ｍｍである。枠体５は、例えば、酸化アルミニウム質焼結体、ムライト質焼結体、炭化珪素質焼結体、窒化アルミニウム質焼結体または窒化珪素質焼結体のようなセラミック材料、またはガラスセラミック材料やエポキシ樹脂等の樹脂材料から成る。

＜半導体素子実装用基板の製造方法＞
基板２は、たとえば複数の絶縁層から成り、ガラスセラミック焼結体からなる場合であれば、次のようにして製作される。まず、ホウケイ酸ガラス等のガラス粉末と酸化アルミニウム等のセラミック粉末とからなる原料粉末に適当な有機バインダおよび溶剤等を添加混合してスラリーを作製する。次に、スラリーをドクターブレード法等の成形法でシート状に成形することにより複数枚のセラミックグリーンシートを作製する。

その後、セラミックグリーンシートを切断加工や打ち抜き加工により適当な形状とするとともにセラミックグリーンシートを積層して、圧着する。最後にこの積層されたセラミックグリーンシートを還元雰囲気中において約９００〜１０００℃の温度で焼成することによって基板２を作製することができる。

第１メタライズ層３１、第２メタライズ層３２、第３メタライズ層３３および第４メタライズ層３４は、たとえば、タングステンやモリブデン、マンガン等の高融点の金属からなる場合であれば、次のようにして形成することができる。すなわち、まず高融点の金属の粉末を有機溶剤およびバインダとともによく混ざるように練って作製した金属ペースト
を、基板２の下面となるセラミックグリーンシートの所定部位にスクリーン印刷等の方法で印刷する。その後、これらを同時焼成する。以上の工程によって、基板２の下面にメタライズ層が被着される。

貫通導体２１、第２貫通導体２２および第３貫通導体２３は、切削加工またはレーザ加工される。金属材料を、切削加工で凸形状にされる。上部が下部よりも細く、また曲線部を有するように加工される。

複数の貫通孔、第１貫通孔１１、第２貫通孔１２、第３貫通孔１３および第４貫通孔１４は、たとえば金属ピンを用いた機械的な打ち抜き加工、またはレーザ光を用いた加工等の孔あけ加工によって形成することができる。貫通導体２１、第２貫通導体２２および第３貫通導体２３は、各貫通孔へ嵌め込まれて、Ａｇ−Ｃｕろう材等の接合材を用いて、各下部がメタライズ層と接合される。

この後、電界めっきによって、例えば、ニッケルまたは等のめっきが各メタライズ層、金属板および各貫通導体の表面に被着される。

＜半導体装置の構成＞
図１２は、本発明の一実施形態に係る半導体装置１０の斜視図を、図１３は本発明の一実施形態に係る半導体装置１０の分解斜視図を示している。これらの図において、半導体装置１０は、上述した半導体素子実装用基板１、半導体素子４、枠体５および蓋体６を備えている。また、電子部品７をさらに備えていてもよい。

半導体素子４は、たとえばシリコン半導体、ＧａＮ半導体、ＳｉＣ半導体である。また、第３貫通孔１３および第４貫通孔１４が形成されている場合に、基板２の上面に電子部品７が実装される。電子部品７としては、たとえばコンデンサ、抵抗素子、または半導体素子４と同じく、シリコン半導体、ＧａＮ半導体、ＳｉＣ半導体等の半導体素子である。

蓋体６は、上述した枠体５の上端に、枠体５で囲まれた内部を覆って接合される。このとき、蓋体６の大きさは平面視において、基板２、枠体５と同じ大きさである。また、蓋体６は、例えば、鉄、ニッケル、コバルトおよびクロム等からなる金属材料またはこれらを含む合金からなり、その表面に電界めっきや無電解めっきによって設けられる、金またはニッケル等のめっき層から成る。

半導体装置１０は、上述した半導体素子実装用基板１を備えていることによって、大電流でも使用することができる。このため、様々な素子を用いた半導体装置１０とすることができる。

以上に説明した、本発明は上述の実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更等が可能である。

１ 半導体素子実装用基板
２ 基板
３ 金属板
３ａ 実装領域
３ｂ 周辺領域
４ 半導体素子
５ 枠体
６ 蓋体
７ 電子部品
１０ 半導体装置
１１ 第１貫通孔
１２ 第２貫通孔
１３ 第３貫通孔
１４ 第４貫通孔
２１ 貫通導体
２１ａ 下部
２２ 第２貫通導体
２３ 第３貫通導体
３１ 第１メタライズ層
３２ 第２メタライズ層
３３ 第３メタライズ層
３４ 第４メタライズ層

Claims (7)

1. 第１貫通孔および前記第１貫通孔と間をあけて形成された第２貫通孔を有する基板と、前記基板の下面であって、前記第１貫通孔の外縁を取り囲む第１メタライズ層と、
   前記基板の下面であって、前記第２貫通孔の外縁を取り囲む第２メタライズ層と、
   上面の中央部分に半導体素子を実装する実装領域と前記実装領域を取り囲む周辺領域とを有しているとともに、前記周辺領域が前記第１メタライズ層と重なって前記第１貫通孔を塞いだ金属板と、
   前記第２貫通孔に囲まれるとともに、前記第２貫通孔の内面と間を空けた柱状体であって、前記柱状体の下部が前記基板の下面よりも下方に位置し、前記下部の全周が側方に向かって出ており、前記下部の全周が前記第２メタライズ層と重なって前記第２貫通孔を塞いだ、前記半導体素子と電気的に接続される貫通導体とを備えたことを特徴とする半導体素子実装用基板。
2. 前記貫通導体の前記第２貫通孔内に位置する側面の全面は、前記第２貫通孔の内面と間が空いていることを特徴とする請求項１に記載の半導体素子実装用基板。
3. 前記基板はセラミック材料から成り、前記貫通導体は金属材料から成ることを特徴とする請求項１または請求項２に記載の半導体素子実装用基板。
4. 平面視において、前記貫通導体の前記第２貫通孔内に位置する側面は、曲線部を有していることを特徴とする請求項１〜３のいずれか１つに記載の半導体素子実装用基板。
5. 平面視において、前記第１メタライズ層の外縁は、前記金属板の外縁よりも大きく形成されているとともに、前記第２メタライズ層の外縁は、前記貫通導体の下部の外縁よりも大きく形成されていることを特徴とする請求項１〜４のいずれか１つに記載の半導体素子実装用基板。
6. 平面視において、前記第１メタライズ層および前記第２メタライズ層は、前記基板の外縁まで形成されていることを特徴とする請求項１〜５のいずれか１つに記載の半導体素子実装用基板。
7. 請求項１〜６のいずれか１つに記載の半導体素子実装用基板と、
   前記金属板の上面に実装された、前記貫通導体と電気的に接続された半導体素子と、
   前記半導体素子実装用基板の上面を取り囲んで形成された枠体と、
   前記枠体の上端に接合された蓋体とを備えたことを特徴とする半導体装置。

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