JP2017521698A - 画素回路及びその駆動方法、並びに表示装置 - Google Patents

画素回路及びその駆動方法、並びに表示装置 Download PDF

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Abstract

本発明における画素回路は、画素構造に、駆動ユニット、補償ユニット及び発光ユニットを有する、複数の画素構造を含み、隣接する第1画素構造と第2画素構造において、第1画素構造はキャパシティブタッチユニットを、第2画素構造は光感応タッチユニットをさらに含み、且つ、第1画素構造における補償ユニット、第2画素構造における補償ユニット、キャパシティブタッチユニット及び光感応タッチユニットがデータラインを共有し、キャパシティブタッチユニットと光感応タッチユニットが読み取りラインを共有する画素回路である。

Description

本発明は表示技術分野に属し、具体的に画素回路及びその駆動方法、並びに画素回路を含む表示装置に関する。
有機発光ダイオード（Organic Light-Emitting Diode、略称OLED）ディスプレイは今日のフラットパネルディスプレイ研究分野における焦点の1つであり、液晶ディスプレイ（Liquid Crystal Display、略称LCD）との比較において、OLEDディスプレイは低エネルギー消費、低生産コスト、自発光、広視野角、高速レスポンス等のメリットを有する。現在、携帯電話、PDA、デジタルカメラ等の表示分野において、OLEDディスプレイは、徐々に従来のLCDに代わるものとなってきている。
また、OLEDディスプレイ技術において、画素駆動回路の設計は核心的な技術内容である。LCDは電圧駆動によるものであり、安定した電圧を利用して液晶の光透過輝度を制御する一方、OLEDディスプレイは電流駆動によるものであり、安定した電流でOLED装置の発光を制御する必要がある。なお、従来のOLEDディスプレイでは、一般的に2T1Cの画素回路を用いてOLED装置の発光を制御している。図1で示すように、2T1Cの画素回路は、1つの駆動薄膜トランジスタ（Thin Film Transistor、略称TFT）T2、1つのスイッチング薄膜トランジスタT1、1つの格納キャパシタ（Storage Capacitor、略称Cs）で構成され、T1は走査ラインに接続されるとともに、データラインにも接続され、ある1行を走査ラインが選択したとき、走査ライン電圧Vscanは低レベルであって、T1はオンであり、データライン電圧VdataはT1を介してCsに書き込まれ、該行の走査が終了した後、Vscanは高レベルに変わり、T1はオフであり、Csに格納された電圧がT2を駆動し、電流を生成させることでOLEDを駆動し、OLEDが1フレーム時間内において持続的に発光するようにする。T2の飽和電流、即ち、OLEDを流れる電流はIOLED=K（VGS-Vth）2であり、そのうち、VGSはT2のゲート・ソース間電圧であり、VthはT2の閾値電圧である。ここから分かるように、IOLEDはT2の閾値電圧Vthと関係がある。そして、製造技術と装置の経年劣化等の原因により、2T1Cの画素回路では、各画素ピッチの駆動TFTの閾値電圧Vthがドリフトし、即ち、各画素ピッチの駆動TFTの閾値電圧に不均一性が存在し、各画素ピッチに流れるOLEDの電流がその駆動TFTの閾値電圧Vthの違いによって変わりやすくなり、ディスプレイパネルの表示輝度は均等でなくなり、画像全体の表示効果に影響を与える。
駆動TFTの閾値電圧が駆動電流に与える影響をさらに解消するために、より多くのTFTとCsが含まれる画素回路が登場し、該画素回路には、駆動TFTの閾値電圧を補償するための補償回路が含まれる。しかし、従来技術において、1つの画素回路は1つのサブ画素ユニット内に限って設けられ、図2に示すような、従来技術におけるサブ画素ユニットの排列方法では、サブ画素ユニット毎に1つの画素回路を有し、各画素回路に1つの専属の補償回路が含まれるため、各サブ画素ユニットはいずれもデータラインに接続されている。駆動要求を満たす場合、TFT、Cs及びデータラインの分布空間等の多くの要因を考慮すると、従来技術における画素回路では、画素ピッチを圧縮することによって、より精密な画素解像度を実現することは困難である。
また、現在のタッチ分野において、キャパシティブタッチと光感応タッチの2つの方法は、消費者に最も容易に受け入れられ、支持されやすく、上記2種類のタッチ技術をOLEDディスプレイに統合して、さらにタッチの製造プロセスとOLEDディスプレイの製造プロセスを統合することができれば、高付加価値と最新技術機能の統合を意味し、将来のディスプレイ技術分野において必ずや不動の地位を占めるものとなるであろう。しかし、上記2種類のタッチ機能の増加は必然的に画素ピッチをさらに大きくすることになり、精密な画素解像度を実現することはより困難である。
本発明が解決しようとする技術課題は、従来技術に存在する上記不備に対し、従来技術の画素回路における補償回路のトランジスタの数及びそれに必要なデータラインの数を減らすことで、画素ピッチの大きさを大幅に圧縮してICコストを削減し、各画素ピッチに流れるOLEDの電流がその駆動トランジスタの閾値電圧Vthの影響を受けず、最終的に画像表示の均一性を保証することができる画素回路及びその駆動方法、並びに画素回路を含む表示装置を提供することである。
本発明で解決しようとする技術課題を解決するために用いる技術案は、画素構造毎に、駆動ユニット、補償ユニット及び発光ユニットを有する、複数の画素構造を含む画素回路であって、隣接する第1画素構造と第2画素構造において、前記第1画素構造はキャパシティブタッチユニットを、前記第2画素構造は光感応タッチユニットをさらに含み、且つ、前記第1画素構造における補償ユニット、前記第2画素構造における補償ユニット、前記キャパシティブタッチユニット及び前記光感応タッチユニットがデータラインを共有し、前記キャパシティブタッチユニットと前記光感応タッチユニットが読み取りラインを共有し、
前記補償ユニットは前記駆動ユニットにおける駆動トランジスタの駆動電圧を調整して、前記駆動トランジスタの閾値電圧が前記発光ユニットに流れる電流に与える影響を解消し、前記データラインは前記駆動トランジスタにデータ信号を提供し、
前記キャパシティブタッチユニットはキャパシティブタッチ信号に基づいて相応の電気信号を生成し、前記データラインは前記キャパシティブタッチユニットに初期信号を提供し、前記読み取りラインは前記キャパシティブタッチ信号を読み取り、
前記光感応タッチユニットは光感応タッチ信号に基づいて相応の電気信号を生成し、前記データラインは前記光感応タッチユニットに初期信号を提供し、前記読み取りラインは前記光感応タッチ信号を読み取るというものである。
例えば、前記キャパシティブタッチ信号は指タッチ信号であり、前記光感応タッチ信号はレーザーポインタタッチ信号である。
好ましくは、前記第1画素構造における補償ユニットと前記第2画素構造における補償ユニットの構造が同一、且つ対称に配置され、前記データラインは、前記第1画素構造における補償ユニットと前記第2画素構造における補償ユニットとの間に配置され、且つ、前記第1画素構造における補償ユニットと前記第2画素構造における補償ユニットにそれぞれ接続される。
好ましくは、前記第1画素構造における駆動ユニットは第1駆動トランジスタを、前記第2画素構造における駆動ユニットは第2駆動トランジスタを含み、前記第1駆動トランジスタと前記第2駆動トランジスタの構造が同一、且つ対称に配置され、前記データラインは、前記第1駆動トランジスタと前記第2駆動トランジスタとの間に位置し、且つ、前記第1駆動トランジスタと前記第2駆動トランジスタにそれぞれ接続される。
好ましくは、前記第1画素構造における補償ユニットは第1トランジスタ、第3トランジスタ、第5トランジスタ、第7トランジスタ、第9トランジスタ及び第1キャパシタを含み、前記第2画素構造における補償ユニットは第2トランジスタ、第4トランジスタ、第6トランジスタ、第8トランジスタ、第10トランジスタ及び第2キャパシタを含み、前記画素構造は第1走査ライン、第2走査ライン、第3走査ライン及び発光制御信号ラインをさらに含み、
前記第1トランジスタのゲートと前記第2トランジスタのゲートが接続されて、前記発光制御信号ラインに接続され、前記第1トランジスタの第1極が前記第2トランジスタの第1極、高電圧端にそれぞれ接続され、前記第1トランジスタの第2極が前記第1駆動トランジスタの第1極に接続され、
前記第3トランジスタのゲートが第2走査ラインに接続され、前記第3トランジスタの第1極が前記第1キャパシタの一端、前記第1駆動トランジスタのゲートにそれぞれ接続され、前記第3トランジスタの第2極が前記第1駆動トランジスタの第1極に接続され、
前記第5トランジスタのゲートが第1走査ラインに接続され、前記第5トランジスタの第1極が低電位端に接続され、前記第5トランジスタの第2極が前記第1駆動トランジスタのゲートに接続され、
前記第7トランジスタのゲートが前記第2走査ラインに接続され、前記第7トランジスタの第1極が前記データラインに接続され、前記第7トランジスタの第2極が前記第1駆動トランジスタの第2極、前記第9トランジスタの第1極にそれぞれ接続され、
前記第9トランジスタのゲートと前記第10トランジスタのゲートが接続されて、前記発光制御信号ラインに接続され、前記第9トランジスタの第1極が前記第1駆動トランジスタの第2極に接続され、前記第9トランジスタの第2極が前記第1画素構造における発光ユニットに接続され、
前記第1キャパシタの一端が前記第1トランジスタの第1極に接続され、他端が前記第3トランジスタの第1極に接続され、
前記第2トランジスタの第2極が前記第2駆動トランジスタの第1極に接続され、
前記第4トランジスタのゲートが前記第3走査ラインに接続され、前記第4トランジスタの第1極が前記第2キャパシタの一端、前記第2駆動トランジスタのゲートにそれぞれ接続され、前記第4トランジスタの第2極が前記第2駆動トランジスタの第1極に接続され、
前記第6トランジスタのゲートが前記第1走査ラインに接続され、前記第6トランジスタの第1極が低電位端に接続され、前記第6トランジスタの第2極が前記第2駆動トランジスタのゲートに接続され、
前記第8トランジスタのゲートが前記第3走査ラインに接続され、前記第8トランジスタの第1極が前記データラインに接続され、前記第8トランジスタの第2極が前記第2駆動トランジスタの第2極、前記第10トランジスタの第1極にそれぞれ接続され、
前記第10トランジスタの第1極が前記第2駆動トランジスタの第2極に接続され、前記第10トランジスタの第2極が前記第2画素構造における発光ユニットに接続され、
前記第2キャパシタの一端が前記第2トランジスタの第1極に接続され、他端が前記第4トランジスタの第1極に接続される。
好ましくは、前記キャパシティブタッチユニットは第1キャパシティブトランジスタ、第2キャパシティブトランジスタ、第3キャパシティブトランジスタ及び第3キャパシタを含み、
前記第1キャパシティブトランジスタのゲートが第1走査ラインに接続され、前記第1キャパシティブトランジスタの第1極が前記データラインに接続され、前記第1キャパシティブトランジスタの第2極は前記第2キャパシティブトランジスタのゲート、前記第3キャパシタの一端にそれぞれ接続され、
前記第2キャパシティブトランジスタの第1極が前記第3キャパシタの他端、基準電位端にそれぞれ接続され、前記第2キャパシティブトランジスタの第2極が前記第3キャパシティブトランジスタの第2極に接続され、
前記第3キャパシティブトランジスタのゲートが前記光感応タッチユニットに接続され、前記第3キャパシティブトランジスタの第1極が前記読み取りラインに接続される。
好ましくは、前記光感応タッチユニットは第1光感応トランジスタ、第2光感応トランジスタ、第3光感応トランジスタ、第4光感応トランジスタ及び第4キャパシタを含み、
前記第1光感応トランジスタのゲートが前記第1走査ラインに接続され、前記第1光感応トランジスタの第1極が低電位端に接続され、前記第1光感応トランジスタの第2極が前記第2光感応トランジスタの第2極、前記第4光感応トランジスタのゲート及び第1極にそれぞれ接続され、
前記第2光感応トランジスタのゲートが前記キャパシティブタッチユニットにおける前記第3キャパシティブトランジスタのゲートに接続され、前記第2光感応トランジスタの第1極が前記データラインに接続され、前記第2光感応トランジスタの第2極が前記第4光感応トランジスタの第1極に接続され、
前記第3光感応トランジスタのゲートが前記第3走査ラインに接続され、前記第3光感応トランジスタの第1極が前記第4光感応トランジスタの第2極に接続され、前記第3光感応トランジスタの第2極が前記読み取りラインに接続され、
前記第4キャパシタの一端が前記第4光感応トランジスタのゲートに接続され、他端が前記第4光感応トランジスタの第2極に接続される。
好ましくは、前記第1画素構造における発光ユニットは第1有機発光ダイオードを含み、前記第1有機発光ダイオードのアノードが前記第9トランジスタの第2極に接続され、前記第1有機発光ダイオードのカソードが低電位端に接続され、
前記第2画素構造における発光ユニットは第2有機発光ダイオードを含み、前記第2有機発光ダイオードのアノードが前記第10トランジスタの第2極に接続され、前記第2有機発光ダイオードのカソードが低電位端に接続される。
好ましくは、前記第1トランジスタから前記第10トランジスタ、前記第1光感応トランジスタから前記第4光感応トランジスタ、前記第1キャパシティブトランジスタから前記第3キャパシティブトランジスタ、及び前記第1駆動トランジスタ、前記第2駆動トランジスタはいずれもP型薄膜トランジスタであり、そのうち、第1極はソース、第2極はドレインである。
上記の画素回路を含む表示装置である。
好ましくは、隣接する前記第1画素構造と前記第2画素構造は同一の画素ユニットの隣り合うサブ画素ユニットである。
画素構造毎に、駆動ユニット、補償ユニット及び発光ユニットを有する複数の画素構造が含まれる前記画素回路の駆動方法であって、隣接する第1画素構造と第2画素構造において、前記第1画素構造はキャパシティブタッチユニットを、前記第2画素構造は光感応タッチユニットをさらに含み、前記駆動方法には、前記第1画素構造における補償ユニット、前記第2画素構造における補償ユニット、前記キャパシティブタッチユニット及び前記光感応タッチユニットがデータラインを時分割多重化する段階と、前記キャパシティブタッチユニットと前記光感応タッチユニットが読み取りラインを時分割多重化する段階と、が含まれる。
好ましくは、前記駆動方法は1フレーム時間内において、
前記データラインがリセット信号を提供し、前記補償ユニットが前記駆動ユニットをリセットすると同時に、前記キャパシティブタッチユニットと前記光感応タッチユニットがリセットされるリセット段階と、
前記データラインが第1駆動信号を提供し、前記第1画素構造における補償ユニットが放電し、前記キャパシティブタッチユニットがキャパシティブタッチ信号の増幅と収集を行い、前記キャパシティブタッチ信号が前記読み取りラインを介してタッチ実行ユニットに伝送され、前記光感応タッチユニットが初期信号を植え込む第1駆動段階と、
前記データラインが第2駆動信号を提供し、前記第2画素構造における補償ユニットが放電し、前記キャパシティブタッチユニットがタッチを滞留させ、前記光感応タッチユニットが光感応タッチ信号の増幅と収集を行い、前記光感応タッチ信号が前記読み取りラインを介してタッチ実行ユニットに伝送される第2駆動段階と、
発光制御信号ラインが発光信号を提供し、前記キャパシティブタッチユニットと前記光感応タッチユニットがタッチを滞留させ、前記第1画素構造と前記第2画素構造における駆動ユニットが前記発光ユニットの発光をそれぞれ駆動する発光段階と、を含む。
本発明の有益な効果は以下のとおりである。該画素回路はキャパシティブタッチ機能と光感応タッチ機能とを一体に統合して、タッチの柔軟性を向上させている。そして、該画素回路はさらに、隣接するサブ画素ユニットにおける補償ユニットを一体に組み合わせて、隣接するサブ画素ユニットが一本のデータラインを共有できるようにすることで（即ち、一本のデータラインが2つのサブ画素ユニットにおける補償ユニットを制御する）補償ユニットを共有して2つのサブ画素ユニットの駆動を完成させるため、補償回路のトランジスタの数及びデータラインの数を減らすことができ、画素ピッチ（Pixel Pitch）の大きさを大幅に圧縮するとともにICコストを削減して、より高い画質とより高いPPI（Pixels Per Inch）が得られる。同時に、製造技術及び長時間の操作に起因し、各画素ピッチの駆動トランジスタの閾値電圧(Vth)不均一が引き起こす、各画素ピッチにおけるOLEDに流れる電流がまちまちであるという問題を解決し、各画素ピッチにおけるOLEDに流れる電流がその駆動トランジスタの閾値電圧Vthからの影響を受けないようにしており、最終的に画像表示の均一性が保証されている。さらに、補償ユニットは、画素回路がリセット段階と駆動段階にあるとき、OLEDに電流が通らないようにしており、OLEDの使用寿命を間接的に向上させている。
図1は従来技術における2T1C画素回路の原理図である。 図2は従来技術におけるサブ画素ユニットの排列方法の概念図である。 図3は本発明の実施例1における画素回路の原理図である。 図4は本発明の実施例1における画素回路の駆動タイムチャートである。 本発明の実施例1における画素回路の駆動過程図であり、図5Aはリセット段階の画素回路の原理図である。 本発明の実施例1における画素回路の駆動過程図であり、図5Bは第1駆動段階の画素回路の原理図である。 本発明の実施例1における画素回路の駆動過程図であり、図5Cは第1駆動段階においてキャパシティブタッチユニットがキャパシティブタッチを受けてキャパシタの一端の電位を低下させる概念図である。 本発明の実施例1における画素回路の駆動過程図であり、そのうち、図5Dは第2駆動段階の画素回路の原理図である。 本発明の実施例1における画素回路の駆動過程図であり、そのうち、図5Eは発光段階の画素回路の原理図である。 図6Aは本発明の実施例2におけるサブ画素ユニットの排列方法の概念図である。 図6Bは本発明の実施例2におけるサブ画素ユニットの排列方法の概念図である。
当業者が本発明の技術案をよりよく理解できるよう、以下では図面と具体的な実施の形態を組み合わせて、本発明の画素回路及びその駆動方法、並びに表示装置についてより詳細に説明する。
実施例1
本実施例では、画素回路及び該画素回路に対応する駆動方法を提供する。
図3で示すように、前記画素回路は、複数の画素構造を含み、各画素構造は1つのサブ画素ユニットに用いられる。具体的に、前記画素回路は、駆動ユニット1、補償ユニット2及び発光ユニット3を含み、そのうち、隣接する第1画素構造と第2画素構造において、第1画素構造における駆動ユニットと第2画素構造における駆動ユニットが駆動ユニット1を構成し、第1画素構造における補償ユニットと第2画素構造における補償ユニットが補償ユニット2を構成し、第1画素構造における発光ユニットと第2画素構造における発光ユニットが発光ユニット3を構成し、第1画素構造はキャパシティブタッチユニット4を、第2画素構造は光感応タッチユニット5をさらに含み、且つ第1画素構造における補償ユニット、第2画素構造における補償ユニット、キャパシティブタッチユニット4及び光感応タッチユニット5がデータライン（Data Line）を共有し、キャパシティブタッチユニット4と光感応タッチユニット5が読み取りライン（Read Line）を共有する。
補償ユニット2は駆動ユニット1における駆動トランジスタの駆動電圧を調整して、駆動トランジスタの閾値電圧が発光ユニット3に流れる電流に与える影響を解消し、データラインは駆動トランジスタにデータ信号を提供する。
キャパシティブタッチユニット4はキャパシティブタッチ信号に基づいて相応の電気信号を生成し、例えば、指タッチ信号に基づいて相応の電気信号を生成し、データラインはキャパシティブタッチユニット4に初期信号を提供を提供し、読み取りラインは前記キャパシティブタッチ信号（例えば、指タッチ信号）を読み取る。
光感応タッチユニット5は光感応タッチ信号に基づいて相応の電気信号を生成し、例えば、レーザーポインタタッチ信号に基づいて相応の電気信号を生成し、データラインは光感応タッチユニット5に初期信号を提供し、読み取りラインは前記光感応タッチ信号（例えば、レーザーポインタタッチ信号）を読み取る。
好ましくは、第1画素構造における補償ユニットと第2画素構造における補償ユニットの構造が同一、且つ対称に配置され、データラインは、第1画素構造における補償ユニットと第2画素構造における補償ユニットとの間に配置され（図3では図面の明瞭性を考慮し、これを片側に表示した）、且つ、第1画素構造における補償ユニットと第2画素構造における補償ユニットにそれぞれ接続される。
具体的に、図3で示すように、第1画素構造における駆動ユニットは第1駆動トランジスタDT1を、第2画素構造における駆動ユニットは第2駆動トランジスタDT2を含み、DT1とDT2はそれぞれ2つのサブ画素ユニットの駆動(Driving)トランジスタである。第1駆動トランジスタDT1と第2駆動トランジスタDT2の構造は同一、且つ対称に配置され、データラインは、第1駆動トランジスタDT1と第2駆動トランジスタDT2との間に位置し、且つ、第1駆動トランジスタDT1と第2駆動トランジスタDT2にそれぞれ接続される。
第1画素構造における補償ユニットは第1トランジスタT1、第3トランジスタT3、第5トランジスタT5、第7トランジスタT7、第9トランジスタT9及び第1キャパシタC1を含み、第2画素構造における補償ユニットは第2トランジスタT2、第4トランジスタT4、第6トランジスタT6、第8トランジスタT8、第10トランジスタT10及び第2キャパシタC2を含み、前記画素回路は第1走査ラインScan[1]、第2走査ラインScan[2]、第3走査ラインScan[3]及び発光制御信号ラインEMをさらに含む。該実施例では、T1〜T10はスイッチング(Switching)トランジスタであり、Scan[1]、Scan[2]及びScan[3]が共に走査信号を入力し、EMが発光ユニット3の発光を制御するための発光制御信号を入力し、第1キャパシタC1と第2キャパシタC2は格納キャパシタである。
具体的に、第1トランジスタT1のゲートと第2トランジスタT2のゲートが接続されて、前記発光制御信号ラインEMに接続され、第1トランジスタT1の第1極が第2トランジスタT2の第1極、高電圧端Vddにそれぞれ接続され、第1トランジスタT1の第2極が第1駆動トランジスタDT1の第1極に接続される。
第3トランジスタT3のゲートが第2走査ラインScan[2]に接続され、第3トランジスタT3の第1極が第1キャパシタC1の一端、第1駆動トランジスタDT1のゲートにそれぞれ接続され、第3トランジスタT3の第2極が第1駆動トランジスタDT1の第1極に接続される。
第5トランジスタT5のゲートが第1走査ラインScan[1]に接続され、第5トランジスタT5の第1極が低電位端に接続され、第5トランジスタT5の第2極が第1駆動トランジスタDT1のゲートに接続される。
第7トランジスタT7のゲートが第2走査ラインScan[2]に接続され、第7トランジスタT7の第1極がデータラインに接続され、第7トランジスタT7の第2極が第1駆動トランジスタDT1の第2極、第9トランジスタT9の第1極にそれぞれ接続される。
第9トランジスタT9のゲートと第10トランジスタT10のゲートが接続されて、前記発光制御信号ラインEMに接続され、第9トランジスタT9の第1極が第1駆動トランジスタDT1の第2極に接続され、第9トランジスタT9の第2極が第1画素構造における発光ユニットに接続される。
第1キャパシタC1の一端が第1トランジスタT1の第1極に接続され、他端が第3トランジスタT3の第1極に接続される。
第2トランジスタT2の第2極が第2駆動トランジスタDT2の第1極に接続される。
第4トランジスタT4のゲートが第3走査ラインScan[3]に接続され、第4トランジスタT4の第1極が第2キャパシタC2の一端、第2駆動トランジスタDT2のゲートにそれぞれ接続され、第4トランジスタT4の第2極が第2駆動トランジスタDT2の第1極に接続される。
第6トランジスタT6のゲートが第1走査ラインScan[1]に接続され、第6トランジスタT6の第1極が低電位端に接続され、第6トランジスタT6の第2極が第2駆動トランジスタDT2のゲートに接続される。
第8トランジスタT8のゲートが第3走査ラインScan[3]に接続され、第8トランジスタT8の第1極がデータラインに接続され、第8トランジスタT8の第2極が第2駆動トランジスタDT2の第2極、第10トランジスタT10の第1極にそれぞれ接続される。
第10トランジスタT10の第1極が第2駆動トランジスタDT2の第2極に接続され、第10トランジスタT10の第2極が第2画素構造における発光ユニットに接続される。
第2キャパシタC2の一端が第2トランジスタT2の第1極に接続され、他端が第4トランジスタT4の第1極に接続される。
キャパシティブタッチユニット4は第1キャパシティブトランジスタM1、第2キャパシティブトランジスタM2、第3キャパシティブトランジスタM3及び第3キャパシタC3を含み、M1は信号リセット（Pre-Charge）トランジスタであり、M2は電流信号を増幅するための信号増幅（Amplifier）トランジスタであり、M3はスイッチングトランジスタ(Switching)である。
具体的に、第1キャパシティブトランジスタM1のゲートが第1走査ラインScan[1]に接続され、第1キャパシティブトランジスタM1の第1極がデータラインに接続され、第1キャパシティブトランジスタM1の第2極は第2キャパシティブトランジスタM2のゲート、第3キャパシタC3の一端にそれぞれ接続される。
第2キャパシティブトランジスタM2の第1極が第3キャパシティブトランジスタM3の第2極に接続され、第2キャパシティブトランジスタM2の第2極が第3キャパシタC3の他端、基準電位端（キャパシタの結合リセットに用いられる）にそれぞれ接続される。
第3キャパシティブトランジスタM3のゲートが光感応タッチユニット5に接続され、第3キャパシティブトランジスタM3の第1極が読み取りラインに接続される。
光感応タッチユニット5は第1光感応トランジスタN1、第2光感応トランジスタN2、第3光感応トランジスタN3、第4光感応トランジスタN4及び第4キャパシタC4を含み、N4はフォト（Photo）トランジスタであり、光感応トランジスタ上に光が照射されたときに光電流を生じ、異なる光強度に応じて異なる強度の光電流が生成される。N1、N2、N3はスイッチング(Switching)トランジスタであり、スイッチ制御の役割を果たし、N2はさらに光感応データを読み取る役割も果たし、C4は光感応トランジスタが生成する光電流を格納するための格納キャパシタである。
具体的に、第1光感応トランジスタN1のゲートが第1走査ラインScan[1]に接続され、第1光感応トランジスタN1の第1極が低電位端に接続され、第1光感応トランジスタN1の第2極が第2光感応トランジスタN2の第2極、第4光感応トランジスタN4のゲート及び第1極にそれぞれ接続される。
第2光感応トランジスタN2のゲートがキャパシティブタッチユニット4における第3キャパシティブトランジスタM3のゲートに接続され、第2光感応トランジスタN2の第1極がデータラインに接続され、第2光感応トランジスタN2の第2極が第4光感応トランジスタN4の第1極に接続される。
第3光感応トランジスタN3のゲートが第3走査ラインScan[3]に接続され、第3光感応トランジスタN3の第1極が第4光感応トランジスタN4の第2極に接続され、第3光感応トランジスタN3の第2極が読み取りラインに接続される。
第4キャパシタC4の一端が第4光感応トランジスタN4のゲートに接続され、他端が第4光感応トランジスタN4の第2極に接続される。
第1画素構造における発光ユニットは第1有機発光ダイオードOLED1を含み、第1有機発光ダイオードOLED1のアノードが第9トランジスタT9の第2極に接続され、第1有機発光ダイオードOLED1のカソードが低電位端に接続される。
第2画素構造における発光ユニットは第2有機発光ダイオードOLED2を含み、第2有機発光ダイオードOLED2のアノードが第10トランジスタT10の第2極に接続され、第2有機発光ダイオードOLED2のカソードが低電位端に接続される。
本実施例では、前記画素回路におけるトランジスタをいずれも薄膜トランジスタ（Thin Film Transistor、略称TFT）とする場合を例として説明する。該実施例において、第1トランジスタT1から第10トランジスタT10、第1光感応トランジスタN1から第4光感応トランジスタN4、第1キャパシティブトランジスタM1から第3キャパシティブトランジスタM3、及び第1駆動トランジスタDT1、第2駆動トランジスタDT2はいずれもP型薄膜トランジスタであり、そのうち、第1極はソース、第2極はドレインである。又は、前記画素回路におけるT1〜T10、N1〜N4、M1〜M3はいずれもN型薄膜トランジスタであり、そのうち、第1極はドレイン、第2極はソースである。又は、前記画素回路におけるT1〜T10、N1〜N4、M1〜M3はN型薄膜トランジスタとP型薄膜トランジスタを混ぜて使用でき、選択したタイプの薄膜トランジスタの各端子を互いに接続するだけで良い。なお、本実施例におけるT1〜T10、N1〜N4、M1〜M3は薄膜トランジスタに限らず、電圧制御機能を備え、本発明を所定の動作方法で作動させることが可能な如何なる制御装置も本発明に適用可能で、当業者は実際の需要に応じて選択することができ、ここでは詳細な説明は省略する。
関連して、本実施例では、画素構造毎に、駆動ユニット、補償ユニット及び発光ユニットを有する、複数の画素構造が含まれる前記画素回路の駆動方法であって、隣接する第1画素構造と第2画素構造において、第1画素構造はキャパシティブタッチユニットを、第2画素構造は光感応タッチユニットをさらに含み、前記駆動方法には、第1画素構造における補償ユニット、第2画素構造における補償ユニット、キャパシティブタッチユニット及び光感応タッチユニットがデータラインを時分割多重化する段階と、キャパシティブタッチユニットと光感応タッチユニットが読み取りラインを時分割多重化する段階と、が含まれる画素回路の駆動方法をさらに提供する。
具体的に、前記駆動方法は1フレーム時間内において、
データラインがリセット信号を提供し、補償ユニットが駆動ユニットをリセットすると同時に、キャパシティブタッチユニットと光感応タッチユニットがリセットされるリセット段階と、
データラインが第1駆動信号を提供し、第1画素構造における補償ユニットが放電し、キャパシティブタッチユニットがキャパシティブタッチ信号の増幅と収集を行い、前記キャパシティブタッチ信号が読み取りラインを介してタッチ実行ユニットに伝送され、光感応タッチユニットが初期信号を植え込む第1駆動段階と、
データラインが第2駆動信号を提供し、第2画素構造における補償ユニットが放電し、キャパシティブタッチユニットがタッチを滞留させ、光感応タッチユニットが光感応タッチ信号の増幅と収集を行い、光感応タッチ信号が読み取りラインを介してタッチ実行ユニットに伝送される第2駆動段階と、
発光制御信号ラインが発光信号を提供し、キャパシティブタッチユニットと光感応タッチユニットがタッチを滞留させ、第1画素構造と第2画素構造における駆動ユニットが発光ユニットの発光をそれぞれ駆動する発光段階と、を含む。
具体的に、図4に示すタイムチャートを組み合わせて、上記駆動方法の各段階について逐一説明する。
リセット段階はタイムチャートにおける過程1に対応し、該過程において、EMが高レベル入力し、Scan[1]が低レベルを入力し、Scan[2]、Scan[3]が高レベルを入力し、データライン電圧Vdataは高レベルV1である。図5Aはリセット段階における前記画素回路内の各トランジスタの状態概念図であり、そのうち、「×」はトランジスタオフを表し、「×」がない場合はトランジスタオンを表し、経路及び矢印は電流の流れる方向を表す。図5B、図5D、図5Eはそれぞれ、第1駆動段階、第2駆動段階と発光段階における前記画素回路内の各トランジスタの状態概念図であり、そのうち、「×」の意味は図5Aと同一である。
リセット段階では、Scan[1]が低レベルを入力し、第5トランジスタT5のゲートがScan[1]に接続され、第5トランジスタT5の第1極が低電位端に接続され、第6トランジスタT6のゲートがScan[1]に接続され、第6トランジスタT6の第1極が低電位端に接続されているため、T5とT6がオンであり、他のスイッチングトランジスタ（T1〜T4、T7〜T10）はいずれもオフである。第1キャパシタC1の一端a1点と第2キャパシタC2の一端a2点が同時に接地され、a1点とa2点の電位は共に0Vである。
さらに、リセット段階において、Vdataは高レベルV1であり、キャパシティブタッチユニットにリセット信号を提供し、第1キャパシティブトランジスタM1のゲートがScan[1]に接続され、第1キャパシティブトランジスタM1の第1極がVdataに接続されているため、M1はオンであって、d点の電位はV1であり、第2キャパシティブトランジスタM2、第3キャパシティブトランジスタM3はこのときいずれもオフである。この過程はキャパシティブタッチ（例えば、指タッチ）を受けるための準備である。
また、リセット段階において、第1光感応トランジスタN1のゲートがScan[1]に接続され、第1光感応トランジスタN1の第1極が低電位端に接続されているため、N1はオンであり、第4キャパシタC4と第4光感応トランジスタ（Photo Sensor）N4を接地しリセットし、e点の電位は0Vである。この過程は次の段階の第4光感応トランジスタN4の光感応のための準備であり、このとき、N2、N3はオフである。
第1駆動段階はタイムチャートにおける過程2に対応し、該過程において、EMが高レベルを入力し、Scan[1]、Scan[3]が高レベルを入力し、Scan[2]が低レベルを入力し、Vdataは高レベルV1である。該過程には、第1画素構造における補償ユニットの放電過程、キャパシティブタッチユニットにおけるタッチ信号の増幅、収集過程及び光感応タッチユニットにおける初期信号の植え込み過程が含まれ、図5Bは第1駆動段階における前記画素回路内の各トランジスタの状態概念図である。
第1駆動段階において、T3、T7、DT1はオンであり、第1画素構造は、図5BにおけるT7、DT1、T3を通る経路及び矢印方向に沿って放電し、このとき、Vdataが高レベルV1であるため、放電の最終的な結果は、a1点の電位がV1-Vth1であり、b1点の電位がVddであり、そのうち、Vth1はDT1の閾値電圧である。
さらに、第1駆動段階において、M1はオフであり、M2とM3がオンである。ここでは、この段階で、結合パルス信号（Vcom）は一方で、第3キャパシタC3一端の電位を提供して結合容量を形成し、もう一方では、増幅トランジスタM2のソースとして作用すると理解すべきである。キャパシティブタッチはM2のゲートの電位を直接低下させ、M2のゲート・ソース間電圧（VGS）がトランジスタのオン条件を満たすときに限って、信号がM2を通る。よって、この段階は、キャパシティブタッチユニットのバッファ段階であり、M2のゲート電位が低下することを待つ、例えば指タッチを待つ段階である。
図5Cでは、指タッチ検出電極（即ち、第3キャパシタC3）及びd点の電位低下の概念図が示されている。指タッチ（図5CにおけるCfを導入することに相当）はd点の電位を直接低下させることで、M2のオン条件に達し、M2がオンし、M2のI-V特性曲線が増幅域にあるとき、M2は増幅トランジスタとして結合パルス信号Vcom（図5CにおけるVaに相当）を増幅させ、タッチ信号の収集に役立つ。指タッチ信号を収集する過程で、Scan[2]走査信号ラインにより横方向にX方向の信号を収集すると同時に、読み取りライン（Read Line）により縦方向にY方向の信号を収集することで指タッチ位置のX、Y座標を確定できる。この段階で、指がタッチしている限り、その座標位置はいつでも収集できる。該段階において、初めて読み取りラインを用いてタッチ信号を収集する。
また、該実施例において、N4は光感応トランジスタ（Photo Sensor）であり、第1駆動段階において、N4のゲートがソースに接続され、N1はオフで、N2はオンであり、結合電圧V1を出力し、e点の電位はV1である。
第2駆動段階はタイムチャートにおける過程3に対応し、該過程ではEMが高レベルを入力し、Scan[1]、Scan[2]が高レベルを入力し、Scan[3]が低レベルを入力し、Vdataは高レベルV2である。該段階には、第2画素構造における補償ユニットの放電過程、キャパシティブタッチユニットの滞留及び光感応タッチユニットの初期信号の増幅、収集過程が含まれ、図5Dは第2駆動段階における前記画素回路内の各トランジスタの状態概念図である。
第2駆動段階では、T4、T8、DT2がオンであり、第2画素構造は、図5DにおけるT8、DT2、T4を通る経路及び矢印方向に沿って放電し、このとき、VdataがV2に変わるため、放電の最終的な結果は、a2点の電位がV2-Vth2であり、b2点の電位がVddであり、そのうち、Vth2はDT2の閾値電圧である。
第2駆動段階では、キャパシティブタッチユニットにおける全てのトランジスタがオフであり、キャパシティブタッチユニットは滞留状態にある。
また、第2駆動段階において、第2光感応トランジスタN2は自らの電位転換を経て、このとき第4キャパシタC4が記憶する電位差は一定値であり、光がこの画素構造に照射されたとき、第4光感応トランジスタ（Photo Sensor）N4が受ける光照射強度が増し、充電電流が増加して、電圧が一時的にC4の両端に格納される。その後、増幅された格納信号を表示装置における増幅器に伝送してさらなる増幅を行い、さらに増幅された信号を読み取りラインを介して表示装置における処理器に伝送してデータ算出、分析に用いる。この段階でレーザーポインタタッチ動作が発生する場合、処理器はタッチ前とタッチ後の光電信号強度の変化差分値とタッチなし閾値を比較することで、タッチされたか否かを判断し（光電信号強度の変化差分値が閾値より大きい場合はタッチされたことを表す）、タッチされた場合、Scan[3]走査信号ラインによりX方向の信号を横方向に収集してX座標を確定すると同時に、読み取りライン（Read Line）によりY方向の信号を縦方向に収集してY座標を確定する。該段階では2回目に読み取りラインを用いてタッチ信号の収集を行う。
発光段階はタイムチャートにおける過程4に対応し、該過程において、EMが低レベルを入力し、Scan[1]、Scan[2]、Scan[3]が高レベルを入力し、Vdataは低レベルである。該段階では、第1画素構造、第2画素構造において発光ユニットが発光し、キャパシティブタッチユニット及び光感応タッチユニットが滞留する。図5Eは発光段階における前記画素回路内の各トランジスタの状態概念図である。
発光段階では、EMが低レベル信号を入力し、第1画素構造と第2画素構造が同時にVddを受け入れ、このとき、T1、T9、DT1はオンであり、第1画素構造は図5EにおけるT1、DT1、T9を通る経路及び矢印方向に沿ってOLED1に駆動電流IOLED1を提供して、OLED1が発光する。T2、T10、DT2はオンであり、第2画素構造は図5EにおけるT2、DT2、T10を通る経路及び矢印方向に沿ってOLED2に駆動電流IOLED2を提供して、OLED2が発光する。
駆動トランジスタの飽和電流式によれば、OLED1に流れる電流は以下の通りである。
IOLED1=K(VGS-Vth)2=K[Vdd-(V1-Vth1)-Vth1]2=K(Vdd-V1)2
同様に、OLED2に流れる電流を以下の通り得られる。
IOLED2=K(Vdd-V2)2
以上の2つの式から分かるように、このとき、OLED1、OLED2を介して流れる駆動電流は各自の駆動トランジスタの閾値電圧Vthの影響を受けず、Vdataとのみ関係があり、製造技術及び長時間の操作に起因して駆動トランジスタに生じる閾値電圧ドリフトが引き起こす、駆動電流IOLEDに与える影響という問題を完全に解決し、OLEDの正常な動作を保証している。
発光段階では、キャパシティブタッチユニットにおける全てのトランジスタがいずれもオフで、キャパシティブタッチユニットは滞留状態にあり、光感応タッチユニットにおける全てのトランジスタはいずれもオフで、光感応タッチユニットは滞留状態にある。
即ち、発光段階においては、駆動ユニットと補償ユニットと発光ユニットのみが作動し、キャパシティブタッチユニットと光感応タッチユニットはいずれも滞留状態にあることから、発光ユニットに対する影響を最小限に抑えることができる。
本実施例の画素回路では、補償回路を共有することで2つの画素構造の駆動を完成するため、補償回路におけるトランジスタの数を大幅に削減しており、画素ピッチ（Pixel Pitch）の大きさを大幅に圧縮するとともにICコストを削減して、より高い画質とより高いPPI（Pixels Per Inch）が得られる。
このほか、画素回路におけるデータラインを時分割多重させることにより、キャパシティブタッチの機能と光感応タッチ機能をさらに統合しており、該画素回路を含む表示パネル自体が指タッチ等のキャパシティブタッチの需要を満たすだけでなく、同時に、レーザーポインタタッチ等の光感応タッチに対しても良好なタッチ識別機能を有するようになる。また、上記画素回路では時間領域収集を用いずキャパシタと光感応の2つのユニットの縦方向信号の走査を実現できる。このような方法で読み取りラインを時分割多重することができ、タッチ座標信号の収集を実現し、且つ読み取りラインを画素構造の中間に配置することが可能で、配線スペースを節約しており、より高いPPIを得ることができる。
実施例2
本実施例では、実施例1における画素回路を含む表示装置を提供する。
該表示装置には、マトリクス状に配列された複数の画素構造が含まれ、隣接する第1画素構造と第2画素構造は同一の画素ユニットの隣り合うサブ画素ユニットであっても良く、隣接する異なる画素ユニットの隣り合うサブ画素ユニットであっても良い。表示装置における画素ユニットの設計によれば、実際の需要に応じて、図6Aに示すように、隣接する第1画素構造と第2画素構造を同一の画素ユニットの隣り合うサブ画素ユニットの画素排列方法に設計するか、又は図6Bに示すように、隣接する第1画素構造と第2画素構造を隣接する異なる画素ユニットの隣り合うサブ画素ユニットの画素排列方法に設計することができる。
上記のどちらの排列方法であっても、第1画素構造における補償ユニット、第2画素構造における補償ユニット、キャパシティブタッチユニット及び光感応タッチユニットはデータラインを共有し、キャパシティブタッチユニットと光感応タッチユニットは読み取りラインを共有し、駆動の需要を満たしつつ、配線スペースも節約することで、より小さい画素ピッチを実現し、より精密な画素解像度を実現することができる。
ここで理解しておくべき点は、従来技術でよく見られるRGB画素排列方法は、図6Aと図6Bのいずれか1つに示す排列方法を用いることができ、即ち、1つの駆動ユニットと補償ユニット及び1つのタッチユニット（キャパシティブタッチユニット）が1つのサブ画素を構成し、もう1つの駆動ユニットと補償ユニット及びもう1つのタッチユニット（光感応タッチユニット）が1つのサブ画素を構成するということである。そのうち、「C」はキャパシティブタッチユニットを表し、「P」は光感応タッチユニットを表し、読み取りラインが図面において左側に示されているのは単に理解しやすいように表示しただけである。
タッチ解像度の要求に応じて、ここでは、「C」と「P」を有するサブ画素は任意に周期排列可能となり、時分割多重されたデータラインと読み取りラインが同一の画素ユニットに属するようにするだけで良い。よって、画素色がRGB三色排列より多い場合、例えば、RGBWの四色の画素が含まれるとき、サブ画素を排列順に応じて2つずつ組み合わせて、ペアで配置されたサブ画素構造を形成することで、同一の画素ユニットの隣り合うサブ画素ユニットをもって、実施例1における第1画素構造と第2画素構造を形成することは容易に推測できる。
表示装置は、電子ペーパー、携帯電話、タブレットPC、テレビ、表示装置、ノートパソコン、デジタルフォトフレーム、ナビゲーター等の表示機能を有する如何なる製品又は部品であっても良い。
本実施例における表示装置は、実施例1で例示した画素回路を採用し、複数のタッチ方法に適しており、画素解像度が高く、表示品質が高く、且つ体積が小さく、使用寿命が長い。
本発明における画素回路はキャパシティブタッチ機能と光感応タッチ機能とを一体に統合して、タッチの柔軟性を向上させている。そして、該画素回路はさらに、隣接するサブ画素構造における補償ユニットを一体に組み合わせて、隣接するサブ画素構造が一本のデータラインを共有できるようにすることで（即ち、1本のデータラインが2つの駆動ユニットにおける補償ユニットを制御する）補償ユニットを共有して2つのサブ画素ユニットの駆動を完成させるため、補償回路のトランジスタの数及びデータラインの数を減らすことができ、画素ピッチ（Pixel Pitch）の大きさを大幅に圧縮するとともにICコストを削減して、より高い画質とより高いPPIが得られる。
本発明における画素回路では、同時に、製造技術及び長時間の操作に起因し、画素ピッチの駆動トランジスタの閾値電圧(Vth)不均一が引き起こす、駆動電流への影響という問題を解決しており、各画素ピッチにおけるOLEDに流れる電流がその駆動トランジスタの閾値電圧Vthの影響を受けないようにしており、最終的に画像表示の均一性が保証されている。さらに、補償ユニットは、画素回路がリセット段階と駆動段階にあるとき、OLEDに電流が通らないようにしており、OLEDの使用寿命を間接的に向上させている。
上記実施の形態は、単に本発明の原理を説明するための例示的な実施の形態であると理解され、本発明はこれに限定されるものではない。本分野の一般的な技術者は、本発明の精神と本質から逸脱しない状況において、様々な変形と改善を行うことができ、これらの変形と改善も本発明の請求範囲と見なされる。
1…… 駆動ユニット
2…… 補償ユニット
3…… 発光ユニット
4…… キャパシティブタッチユニット
5…… 光感応タッチユニット

Claims (12)

  1. 画素構造毎に、駆動ユニット、補償ユニット及び発光ユニットを有する、複数の画素構造を含む画素回路であって、
    隣接する第1画素構造と第2画素構造において、前記第1画素構造はキャパシティブタッチユニットを、前記第2画素構造は光感応タッチユニットをさらに含み、且つ、前記第1画素構造における補償ユニット、前記第2画素構造における補償ユニット、前記キャパシティブタッチユニット及び前記光感応タッチユニットがデータラインを共有し、前記キャパシティブタッチユニットと前記光感応タッチユニットが読み取りラインを共有し、
    前記補償ユニットは前記駆動ユニットにおける駆動トランジスタの駆動電圧を調整して、前記駆動トランジスタの閾値電圧が前記発光ユニットに流れる電流に与える影響を解消し、前記データラインは前記駆動トランジスタにデータ信号を提供し、
    前記キャパシティブタッチユニットはキャパシティブタッチ信号に基づいて相応の電気信号を生成し、前記データラインは前記キャパシティブタッチユニットに初期信号を提供し、前記読み取りラインは前記キャパシティブタッチ信号を読み取り、
    前記光感応タッチユニットは光感応タッチ信号に基づいて相応の電気信号を生成し、前記データラインは前記光感応タッチユニットに初期信号を提供し、前記読み取りラインは前記光感応タッチ信号を読み取る
    ことを特徴とする画素回路。
  2. 前記第1画素構造における補償ユニットと前記第2画素構造における補償ユニットの構造が同一、且つ対称に配置され、前記データラインは、前記第1画素構造における補償ユニットと前記第2画素構造における補償ユニットとの間に配置され、且つ、前記第1画素構造における補償ユニットと前記第2画素構造における補償ユニットにそれぞれ接続される
    ことを特徴とする、請求項1に記載の画素回路。
  3. 前記第1画素構造における駆動ユニットは第1駆動トランジスタを、前記第2画素構造における駆動ユニットは第2駆動トランジスタを含み、前記第1駆動トランジスタと前記第2駆動トランジスタの構造が同一、且つ対称に配置され、前記データラインは、前記第1駆動トランジスタと前記第2駆動トランジスタとの間に位置し、且つ、前記第1駆動トランジスタと前記第2駆動トランジスタにそれぞれ接続される
    ことを特徴とする、請求項2に記載の画素回路。
  4. 前記第1画素構造における補償ユニットは第1トランジスタ、第3トランジスタ、第5トランジスタ、第7トランジスタ、第9トランジスタ及び第1キャパシタを含み、前記第2画素構造における補償ユニットは第2トランジスタ、第4トランジスタ、第6トランジスタ、第8トランジスタ、第10トランジスタ及び第2キャパシタを含み、前記画素回路は第1走査ライン、第2走査ライン、第3走査ライン及び発光制御信号ラインをさらに含み、
    前記第1トランジスタのゲートと前記第2トランジスタのゲートが接続されて、前記発光制御信号ラインに接続され、前記第1トランジスタの第1極が前記第2トランジスタの第1極、高電圧端にそれぞれ接続され、前記第1トランジスタの第2極が前記第1駆動トランジスタの第1極に接続され、
    前記第3トランジスタのゲートが第2走査ラインに接続され、前記第3トランジスタの第1極が前記第1キャパシタの一端、前記第1駆動トランジスタのゲートにそれぞれ接続され、前記第3トランジスタの第2極が前記第1駆動トランジスタの第1極に接続され、
    前記第5トランジスタのゲートが第1走査ラインに接続され、前記第5トランジスタの第1極が低電位端に接続され、前記第5トランジスタの第2極が前記第1駆動トランジスタのゲートに接続され、
    前記第7トランジスタのゲートが前記第2走査ラインに接続され、前記第7トランジスタの第1極が前記データラインに接続され、前記第7トランジスタの第2極が前記第1駆動トランジスタの第2極、前記第9トランジスタの第1極にそれぞれ接続され、
    前記第9トランジスタのゲートと前記第10トランジスタのゲートが接続されて、前記発光制御信号ラインに接続され、前記第9トランジスタの第1極が前記第1駆動トランジスタの第2極に接続され、前記第9トランジスタの第2極が前記第1画素構造における発光ユニットに接続され、
    前記第1キャパシタの一端が前記第1トランジスタの第1極に接続され、他端が前記第3トランジスタの第1極に接続され、
    前記第2トランジスタの第2極が前記第2駆動トランジスタの第1極に接続され、
    前記第4トランジスタのゲートが前記第3走査ラインに接続され、前記第4トランジスタの第1極が前記第2キャパシタの一端、前記第2駆動トランジスタのゲートにそれぞれ接続され、前記第4トランジスタの第2極が前記第2駆動トランジスタの第1極に接続され、
    前記第6トランジスタのゲートが前記第1走査ラインに接続され、前記第6トランジスタの第1極が低電位端に接続され、前記第6トランジスタの第2極が前記第2駆動トランジスタのゲートに接続され、
    前記第8トランジスタのゲートが前記第3走査ラインに接続され、前記第8トランジスタの第1極が前記データラインに接続され、前記第8トランジスタの第2極が前記第2駆動トランジスタの第2極、前記第10トランジスタの第1極にそれぞれ接続され、
    前記第10トランジスタの第1極が前記第2駆動トランジスタの第2極に接続され、前記第10トランジスタの第2極が前記第2画素構造における発光ユニットに接続され、
    前記第2キャパシタの一端が前記第2トランジスタの第1極に接続され、他端が前記第4トランジスタの第1極に接続される
    ことを特徴とする、請求項3に記載の画素回路。
  5. 前記キャパシティブタッチユニットは第1キャパシティブトランジスタ、第2キャパシティブトランジスタ、第3キャパシティブトランジスタ及び第3キャパシタを含み、
    前記第1キャパシティブトランジスタのゲートが第1走査ラインに接続され、前記第1キャパシティブトランジスタの第1極が前記データラインに接続され、前記第1キャパシティブトランジスタの第2極は前記第2キャパシティブトランジスタのゲート、前記第3キャパシタの一端にそれぞれ接続され、
    前記第2キャパシティブトランジスタの第1極が前記第3キャパシタの他端、基準電位端にそれぞれ接続され、前記第2キャパシティブトランジスタの第2極が前記第3キャパシティブトランジスタの第2極に接続され、
    前記第3キャパシティブトランジスタのゲートが前記光感応タッチユニットに接続され、前記第3キャパシティブトランジスタの第1極が前記読み取りラインに接続される
    ことを特徴とする、請求項4に記載の画素回路。
  6. 前記光感応タッチユニットは第1光感応トランジスタ、第2光感応トランジスタ、第3光感応トランジスタ、第4光感応トランジスタ及び第4キャパシタを含み、
    前記第1光感応トランジスタのゲートが前記第1走査ラインに接続され、前記第1光感応トランジスタの第1極が低電位端に接続され、前記第1光感応トランジスタの第2極が前記第2光感応トランジスタの第2極、前記第4光感応トランジスタのゲート及び第1極にそれぞれ接続され、
    前記第2光感応トランジスタのゲートが前記キャパシティブタッチユニットにおける前記第3キャパシティブトランジスタのゲートに接続され、前記第2光感応トランジスタの第1極が前記データラインに接続され、前記第2光感応トランジスタの第2極が前記第4光感応トランジスタの第1極に接続され、
    前記第3光感応トランジスタのゲートが前記第3走査ラインに接続され、前記第3光感応トランジスタの第1極が前記第4光感応トランジスタの第2極に接続され、前記第3光感応トランジスタの第2極が前記読み取りラインに接続され、
    前記第4キャパシタの一端が前記第4光感応トランジスタのゲートに接続され、他端が前記第4光感応トランジスタの第2極に接続される
    ことを特徴とする、請求項5に記載の画素回路。
  7. 前記第1画素構造における発光ユニットは第1有機発光ダイオードを含み、前記第1有機発光ダイオードのアノードが前記第9トランジスタの第2極に接続され、前記第1有機発光ダイオードのカソードが低電位端に接続され、
    前記第2画素構造における発光ユニットは第2有機発光ダイオードを含み、前記第2有機発光ダイオードのアノードが前記第10トランジスタの第2極に接続され、前記第2有機発光ダイオードのカソードが低電位端に接続される
    ことを特徴とする、請求項6に記載の画素回路。
  8. 前記第1トランジスタから前記第10トランジスタ、前記第1光感応トランジスタから前記第4光感応トランジスタ、前記第1キャパシティブトランジスタから前記第3キャパシティブトランジスタ、及び前記第1駆動トランジスタ、前記第2駆動トランジスタはいずれもP型薄膜トランジスタであり、そのうち、第1極はソース、第2極はドレインである
    ことを特徴とする、請求項7に記載の画素回路。
  9. 請求項1〜8のいずれか一項に記載の画素回路を含む
    ことを特徴とする表示装置。
  10. 隣接する前記第1画素構造と前記第2画素構造は同一の画素ユニットの隣り合うサブ画素ユニットである
    ことを特徴とする、請求項9に記載の表示装置。
  11. 画素構造毎に、駆動ユニット、補償ユニット及び発光ユニットを有する、複数の画素構造が含まれる画素回路の駆動方法であって、隣接する第1画素構造と第2画素構造において、前記第1画素構造はキャパシティブタッチユニットを、前記第2画素構造は光感応タッチユニットをさらに含み、前記駆動方法には、前記第1画素構造における補償ユニット、前記第2画素構造における補償ユニット、前記キャパシティブタッチユニット及び前記光感応タッチユニットがデータラインを時分割多重化する段階と、前記キャパシティブタッチユニットと前記光感応タッチユニットが読み取りラインを時分割多重化する段階と、が含まれる
    ことを特徴とする画素回路の駆動方法。
  12. 前記駆動方法は1フレーム時間内において、
    前記データラインがリセット信号を提供し、前記補償ユニットが前記駆動ユニットをリセットすると同時に、前記キャパシティブタッチユニットと前記光感応タッチユニットがリセットされるリセット段階と、
    前記データラインが第1駆動信号を提供し、前記第1画素構造における補償ユニットが放電し、前記キャパシティブタッチユニットがキャパシティブタッチ信号の増幅と収集を行い、前記キャパシティブタッチ信号が前記読み取りラインを介してタッチ実行ユニットに伝送され、前記光感応タッチユニットが初期信号を植え込む第1駆動段階と、
    前記データラインが第2駆動信号を提供し、前記第2画素構造における補償ユニットが放電し、前記キャパシティブタッチユニットがタッチを滞留させ、前記光感応タッチユニットが光感応タッチ信号の増幅と収集を行い、前記光感応タッチ信号が前記読み取りラインを介してタッチ実行ユニットに伝送される第2駆動段階と、
    発光制御信号ラインが発光信号を提供し、前記キャパシティブタッチユニットと前記光感応タッチユニットがタッチを滞留させ、前記第1画素構造と前記第2画素構造における駆動ユニットが前記発光ユニットの発光をそれぞれ駆動する発光段階と、を含む
    ことを特徴とする、請求項11に記載の駆動方法。
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