JP2017510075A5 - - Google Patents
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Claims (14)
- 受動構成要素および第1の組の1つまたは複数のパッケージパッドがガラス基板の面上に形成される、2Dパッシブオンガラス、POG、構造と、
第2の組の1つまたは複数のパッケージパッドが積層基板の面上に形成される前記積層基板と、
前記第1の組の1つまたは複数のパッケージパッドを前記第2の組の1つまたは複数のパッケージパッドと接触させるための手段とを備え、前記2D POG構造が前記積層基板の前記面上にフェースアップで配置される、半導体パッケージ。 - プリント回路板、PCB、をさらに備え、前記PCBが前記積層基板の底側に結合される、請求項1に記載の半導体パッケージ。
- 前記PCBが、前記積層基板の前記底側上に形成されるランドグリッドアレイ、LGA、パッケージパッドを通して前記積層基板の前記底側に結合される、請求項2に記載の半導体パッケージ。
- 前記受動構成要素が、前記積層基板および前記ガラス基板によって、前記PCBのグランドプレーンから分離される、請求項3に記載の半導体パッケージ。
- 前記積層基板の前記底側上の前記LGAパッケージパッドが、ビアを通して、前記積層基板の前記面上に形成される前記第2の組の1つまたは複数のパッケージパッドに結合される、請求項3に記載の半導体パッケージ。
- 前記受動構成要素の上方に形成されるモールドをさらに備え、前記モールドが前記受動構成要素を保護し、レーザマーキングを可能にするように構成される、請求項1に記載の半導体パッケージ。
- 前記受動構成要素がインダクタである、請求項1に記載の半導体パッケージ。
- 接触させるための前記手段が、少なくとも1つのはんだボールを含む、請求項1から7の何れか一項に記載の半導体パッケージ。
- 半導体パッケージを形成する方法であって、
受動構成要素がガラス基板の面上に集積化される、2Dパッシブオンガラス、POG、構造を形成するステップと、
ガラス基板の前記面上に第1の組の1つまたは複数のパッケージパッドを形成するステップと、
積層基板の面上に第2の組の1つまたは複数のパッケージパッドを有する前記積層基板を形成するステップと、
前記積層基板上に前記2D POG構造をフェースアップで配置するステップと、
はんだボールで前記第1の組の1つまたは複数のパッケージパッドを前記第2の組の1つまたは複数のパッケージパッドと接触させるステップと
を含む、方法。 - プリント回路板、PCB、を、前記積層基板の底側上のランドグリッドアレイ、LGA、パッケージパッドを通して前記積層基板の底側に取り付けるステップをさらに含む、請求項9に記載の方法。
- 前記積層基板の前記底側上の前記LGAパッケージパッドを、ビアを通して、前記積層基板の前記面上に形成される前記第2の組の1つまたは複数のパッケージパッドに接続するステップをさらに含む、請求項10に記載の方法。
- 前記受動構成要素を保護し、レーザマーキングを可能にするため、前記受動構成要素の上方にモールドを形成するステップをさらに含む、請求項9に記載の方法。
- 前記受動構成要素がインダクタである、請求項9に記載の方法。
- プロセッサによって実行されるときに、請求項9から13の何れか一項に記載の方法を実行することによって半導体パッケージの形成をプロセッサに開始させる、プロセッサが実行可能な命令を含む、コンピュータ可読媒体。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US14/220,913 US9468098B2 (en) | 2014-03-20 | 2014-03-20 | Face-up substrate integration with solder ball connection in semiconductor package |
US14/220,913 | 2014-03-20 | ||
PCT/US2015/020021 WO2015142591A1 (en) | 2014-03-20 | 2015-03-11 | Face-up substrate integration with solder ball connection in semiconductor package |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2017510075A JP2017510075A (ja) | 2017-04-06 |
JP2017510075A5 true JP2017510075A5 (ja) | 2018-03-29 |
Family
ID=52706304
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2016557253A Pending JP2017510075A (ja) | 2014-03-20 | 2015-03-11 | 半導体パッケージにおけるはんだボール接続でのフェースアップ基板集積化 |
Country Status (6)
Country | Link |
---|---|
US (2) | US9468098B2 (ja) |
EP (1) | EP3120674B1 (ja) |
JP (1) | JP2017510075A (ja) |
KR (1) | KR20160135186A (ja) |
CN (1) | CN106133902B (ja) |
WO (1) | WO2015142591A1 (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE112016006610T5 (de) | 2016-03-15 | 2018-12-13 | Intel Corporation | Integriertes Substratkommunikations-Frontend |
US11469190B2 (en) | 2016-03-15 | 2022-10-11 | Intel Corporation | Parasitic-aware integrated substrate balanced filter and apparatus to achieve transmission zeros |
US9930783B2 (en) * | 2016-03-24 | 2018-03-27 | Qualcomm Incorporated | Passive device assembly for accurate ground plane control |
US10044390B2 (en) | 2016-07-21 | 2018-08-07 | Qualcomm Incorporated | Glass substrate including passive-on-glass device and semiconductor die |
US9780048B1 (en) * | 2016-08-03 | 2017-10-03 | Qualcomm Incorporated | Side-assembled passive devices |
US10361149B2 (en) | 2016-08-10 | 2019-07-23 | Qualcomm Incorporated | Land grid array (LGA) packaging of passive-on-glass (POG) structure |
US9807882B1 (en) * | 2016-08-17 | 2017-10-31 | Qualcomm Incorporated | Density-optimized module-level inductor ground structure |
Family Cites Families (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002118200A (ja) * | 2000-10-05 | 2002-04-19 | Fujitsu Ltd | 半導体パッケージ |
JP2003163459A (ja) * | 2001-11-26 | 2003-06-06 | Sony Corp | 高周波回路ブロック体及びその製造方法、高周波モジュール装置及びその製造方法。 |
US7414505B2 (en) | 2003-05-13 | 2008-08-19 | Samsung Electronics Co., Ltd. | High frequency inductor having low inductance and low inductance variation and method of manufacturing the same |
JP2005050882A (ja) * | 2003-07-29 | 2005-02-24 | Kyocera Corp | 積層型配線基板および電気装置並びにその実装構造 |
KR100621547B1 (ko) * | 2004-01-13 | 2006-09-14 | 삼성전자주식회사 | 멀티칩 패키지 |
WO2007029445A1 (ja) * | 2005-09-06 | 2007-03-15 | Matsushita Electric Industrial Co., Ltd. | キャパシタ搭載型半導体装置 |
KR100854031B1 (ko) | 2006-07-28 | 2008-08-26 | 삼성전자주식회사 | 적층형 비지에이 반도체 패키지 |
JP2010109269A (ja) * | 2008-10-31 | 2010-05-13 | Panasonic Corp | 半導体装置 |
US8362599B2 (en) * | 2009-09-24 | 2013-01-29 | Qualcomm Incorporated | Forming radio frequency integrated circuits |
US8492874B2 (en) | 2011-02-04 | 2013-07-23 | Qualcomm Incorporated | High density metal-insulator-metal trench capacitor |
US9058973B2 (en) | 2011-04-13 | 2015-06-16 | International Business Machines Corporation | Passive devices fabricated on glass substrates, methods of manufacture and design structures |
US9947688B2 (en) * | 2011-06-22 | 2018-04-17 | Psemi Corporation | Integrated circuits with components on both sides of a selected substrate and methods of fabrication |
US8659126B2 (en) | 2011-12-07 | 2014-02-25 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrated circuit ground shielding structure |
US9190391B2 (en) * | 2011-10-26 | 2015-11-17 | Maxim Integrated Products, Inc. | Three-dimensional chip-to-wafer integration |
US20130134553A1 (en) | 2011-11-30 | 2013-05-30 | Taiwan Semiconductor Manufacturing Co., Ltd. | Interposer and semiconductor package with noise suppression features |
-
2014
- 2014-03-20 US US14/220,913 patent/US9468098B2/en active Active
-
2015
- 2015-03-11 KR KR1020167024213A patent/KR20160135186A/ko unknown
- 2015-03-11 JP JP2016557253A patent/JP2017510075A/ja active Pending
- 2015-03-11 EP EP15711626.0A patent/EP3120674B1/en active Active
- 2015-03-11 CN CN201580014299.9A patent/CN106133902B/zh active Active
- 2015-03-11 WO PCT/US2015/020021 patent/WO2015142591A1/en active Application Filing
-
2016
- 2016-09-08 US US15/260,249 patent/US20160381809A1/en not_active Abandoned
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