JP2017504193A - 印刷回路基板用セグメントビアの形成方法 - Google Patents

印刷回路基板用セグメントビアの形成方法 Download PDF

Info

Publication number
JP2017504193A
JP2017504193A JP2016540542A JP2016540542A JP2017504193A JP 2017504193 A JP2017504193 A JP 2017504193A JP 2016540542 A JP2016540542 A JP 2016540542A JP 2016540542 A JP2016540542 A JP 2016540542A JP 2017504193 A JP2017504193 A JP 2017504193A
Authority
JP
Japan
Prior art keywords
catalyst
core
plating resist
holes
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2016540542A
Other languages
English (en)
Inventor
イケタニ,シンイチ
ケルステン,デール
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sanmina Corp
Original Assignee
Sanmina Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sanmina Corp filed Critical Sanmina Corp
Publication of JP2017504193A publication Critical patent/JP2017504193A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/40Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/42Plated through-holes or plated via connections
    • H05K3/429Plated through-holes specially for multilayer circuits, e.g. having connections to inner circuit layers
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/02Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding
    • H05K3/06Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding the conductive material being removed chemically or electrolytically, e.g. by photo-etch process
    • H05K3/067Etchants
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09209Shape and layout details of conductors
    • H05K2201/095Conductive through-holes or vias
    • H05K2201/09645Patterning on via walls; Plural lands around one hole
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/07Treatments involving liquids, e.g. plating, rinsing
    • H05K2203/0703Plating
    • H05K2203/0713Plating poison, e.g. for selective plating or for preventing plating on resist
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00Metal working
    • Y10T29/49Method of mechanical manufacture
    • Y10T29/49002Electrical device making
    • Y10T29/49117Conductor or circuit manufacturing
    • Y10T29/49124On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155Manufacturing circuit on or in base
    • Y10T29/49165Manufacturing circuit on or in base by forming conductive walled aperture in base

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

一またはそれ以上のセグメント化したビアを有する印刷回路基板(PCB)を形成する新規な方法が提供されている。この方法は、PCBにセグメント化したビアを形成する際に、めっき工程の後に触媒を除去する改良された方法を具える。無電解めっきを行った後、めっきレジスト上の過剰な触媒を、少なくとも亜硝酸塩又は亜硝酸イオン、及びハロゲンイオンを含む酸性溶液などの触媒除去剤を用いて除去する。あるいは、触媒除去剤は、アルカリ性過マンガン酸塩化合物溶液などの触媒レジスト用エッチング剤、又は、酸素、窒素、アルゴン、及びテトラフルオロメタンの少なくとも一つを含むプラズマガス、あるいは、これらのガスの少なくとも二つの混合物であってもよい。過剰な触媒を除去したのちに、スルーホールに電解めっきを行って、外側層回路又は信号トレースを形成する。すなわち、コア構造の導電フォイル/層の経路のエッチングである。【選択図】図11

Description

[優先権の主張]
本特許出願は、2013年12月17日に出願された米国暫定特許出願第61/917,262号「印刷回路基板用セグメントビアの形成方法」の優先権を主張する。この出願は、引用により本明細書に組み込まれている。
本開示は、印刷回路基板(PCBs)に関するものであり、特に印刷回路基板(PCB)にセグメント化したビアを形成する方法に関する。
消費者が、より早くより小さい電子製品を求める声が高まっている。PCBsの使用は、新しい電子アプリケーションが販売されているため、非常に成長している。PCBは、複数の導電層と一又はそれ以上の非導電層を積層することによって形成される。PCBのサイズが縮小されると、その電気的内部接続の相対的な複雑さが増す。
ビア構造は、古くからPCBの層間に信号を伝送するのに使用されている。めっきをしたビア構造は、電気信号の伝送媒体として作用するPCB内のプレートホールである。例えば、電気信号は、PCBの一の層上の配線を通って、めっきしたビア構造の導電材料を通り、PCBの別の層上の第2の配線に伝送される。
図1は、めっきレジスト170を通って形成しためっきビア構造130を有するPCB100を示す図である。PCB100は、誘電層120a−120eによって分離された導電層110a−110eを具える。めっきビア構造130はシード導電材料190(すなわち触媒)と更なる導電材料コーティング192でめっきされている。めっきビア130は、PCBを重ねるためのサブコンポジット構造内でめっきレジストを選択的に被覆することによって、複数の電気的に絶縁された部分に分けられている。重ねたPCBを通り、導電層、誘電層を通り、めっきレジストを通る、スルーホールがあけられている。
ビア130によって、一の配線140又は第1導電層110a上の部品装着パッドから、PCB100の第2導電層110b上の別の配線150へと、ビア130の絶縁部分130aを移動することで電気信号160を伝送できる。同様に、ビア130の絶縁部分130bによって、別の電気信号162を、信号160と干渉することなく、配線180に伝送できる。
めっきレジスト170は、触媒材料190の被覆を制限する、あるいは不活性化し、導電層110dにおけるビア構造130中の導電材料192を防ぐ。この結果、ビア130は電気的に絶縁された部分130aと130bに分けられ、電気信号160が第1導電層110aから第2導電層110cへ、電気的に絶縁された部分130bによって生じた干渉を通って低下する信号インテグリティが低下することなく、伝送される。
図2(図2Aと2Bを含む)は、一またはそれ以上のセグメント化したビアを形成する方法を示す。まず、第1導電層と第2導電層に挟まれた第1誘電コア層を有する第1コア又はサブコンポジット構造形成する(202)、第1コア又はサブコンポジット構造の少なくとも一の導電層をエッチングして、ビアパッド、アンチパッド、及び/又は電気配線を形成する(204)。例えば、このようなエッチングは、ビアが形成されるポイントへのあるいはこのポイントからの電気経路を形成する作用する。第1めっきレジスト材料を、第1コア又はサブコンポジット構造の少なくとも一方の面に被覆する(206)。
選択的に、第3導電層と第4導電層の間に挟まれた第2誘電コア層を有する第2コア又はサブコンポジット構造を形成する(208)。第2コア又はサブコンポジット構造の少なくとも一の導電層をエッチングして、ビアパッド、アンチパッド、及び/又は電気配線204を形成する(210)。例えば、このようなエッチングは、ビアが形成されるポイントへのあるいはこのピントからの電気経路を形成する作用する。第2めっきレジスト材料を、第2コア又はサブコンポジット構造の少なくとも一方の面に被覆する(212)。
次いで、第1コア又はサブコンポジット構造及び第2コア又はサブコンポジット構造を、その間の少なくとも1の誘電層と積層させて、PCBスタックアップを形成する(214)。このPCBスタックアップを通り、導電層、誘電層を通り、めっきレジストを通るスルーホールをドリルする(216)。次いで無電解銅めっきなどの、晶結導電材料を一又はそれ以上のスルーホールに塗布する(218)。
一またはそれ以上のスルーホールに電解めっきを塗布する(220)。次いで、外側層回路又は信号配線を形成する(222)。これは、コア構造の導電フォイル/層の上の経路のエッチングである。
無電解銅は、初期の導電経路を提供して、スタックアップ内の各スルーホールのバレルに追加の電解銅めっきができるようにする。晶結化学物質(触媒)がスルーホールの壁面に沈着し、めっきレジストがめっきレジスト上に銅が沈着しないように設計されているにもかかわらず、いくらかの触媒がめっきレジスト上に沈着する。めっき後にスルーホールの表面に残った触媒によって、絶縁が貧弱になり(高抵抗短絡、電子移動)、雑なめっきになる。その結果、印刷回路基板内にセグメント化したビアを形成する際に、めっきプロセス後に触媒を除去する改善された方法が望まれている。
以下に一またはそれ以上の実装について簡単な概要を述べて、いくつかの実装の基本的な理解を提供する。この概要は、すべての意図した実装を大規模な概観ではなく、全実装例のカギとなるあるいは重要な要素を認識することを意図するものでも、いずれかのあるいはすべての実装例の範囲を詳しく説明しようとするものでもない。この目的は、一またはそれ以上の実装例の概念を簡単な形式で、後述するより詳細な説明への前置きとして提供することである。
一の特徴によれば、セグメント化しためっきスルーホールを有する印刷回路基板を作成する方法が提供されている。この方法は、コア又はサブコンポジット構造を形成するステップと;このコア又はサブコンポジット構造内の誘電層の上に、あるいはコア又はサブコンポジット構造の外側の誘電層上に、少なくとも一のめっきレジストを選択的に被覆するステップと;このコア又はサブコンポジット構造及びめっきレジストを通る一またはそれ以上のスルーホールを形成するステップと;一またはそれスルーホールの内側面に触媒材料を塗布するステップであって、この内側面がラミネート部分とめっきレジスト部分を有し、このラミネート部分のみが導電材料で被覆されている、ステップと;無電解めっきを一またはそれ以上のスルーホールに塗布するステップと;触媒除去剤を用いて、めっきレジスト部分から触媒材料を除去するステップと;一またはそれ以上のスルーホールに電解めっきを塗布するステップと;外部導電装の上に外側層回路を形成するステップと;を具える。
一態様によれば、触媒材料はパラジウム又はパラジウム誘導体であり、触媒除去剤は、酸性溶液であり、この酸性溶液は少なくとも亜硝酸塩または亜硝酸イオンと、ハロゲンイオンを含む。
別の態様によれば、触媒除去剤がめっきレジストのエッチング液であり、このエッチング液はアルカリ性過マンガン酸塩化合物溶液である。このエッチング液はプラズマガスであってもよく、このプラズマガスは、酸素、窒素、アルゴン、及びテトラフルオロメタンの少なくとも一つを含む。
別の特徴によれば、セグメント化しためっきスルーホールを有する印刷回路基板を作成する方法が提供されている。この方法は、コア又はサブコンポジット構造を形成するステップと、このコア又はサブコンポジット構造内の誘電層の上に、あるいはコア又はサブコンポジット構造の外側の誘電層上に、少なくとも一のめっきレジストを選択的に被覆するステップと;このコア又はサブコンポジット構造及びめっきレジストを通る一またはそれ以上のスルーホールを形成するステップと;一またはそれスルーホールの内側面に触媒材料を塗布するステップであって、この内側面がラミネート部分とめっきレジスト部分を有し、このラミネート部分のみが導電材料で被覆されている、ステップと;無電解めっきを一またはそれ以上のスルーホールに塗布するステップと;一またはそれ以上のスルーホールに金属めっきを塗布するステップと;触媒除去剤を用いて、めっきレジスト部分から触媒材料を除去するステップと;一またはそれ以上のスルーホールに電解めっきを塗布するステップと;外部導電装の上に外側層回路を形成するステップと;を具える。
一態様によれば、触媒材料がパラジウム又はパラジウム誘導体である。
別の態様によれば、触媒除去剤が、酸性溶液であり、この酸性溶液は少なくとも亜硝酸塩または亜硝酸イオンと、ハロゲンイオンを含む。
別の態様によれば、触媒除去剤がめっきレジストのエッチング液である。
さらに別の態様によれば、このエッチング液はアルカリ性過マンガン酸塩化合物溶液である。
さらに別の態様によれば、このエッチング液はプラズマガスであってもよく、このプラズマガスは、酸素、窒素、アルゴン、及びテトラフルオロメタンの少なくとも一つを含む。
更に別の特徴によれば、セグメント化しためっきスルーホールを有する印刷回路基板を作成する方法が提供されている。この方法は、コア又はサブコンポジット構造を形成するステップと;このコア又はサブコンポジット構造内の誘電層の上に、あるいはコア又はサブコンポジット構造の外側の誘電層上に、少なくとも一のめっきレジストを選択的に被覆するステップと;このコア又はサブコンポジット構造及びめっきレジストを通る一またはそれ以上のスルーホールを形成するステップと;一またはそれスルーホールの内側面に触媒材料を塗布するステップであって、この内側面がラミネート部分とめっきレジスト部分を有し、このラミネート部分が導電材料で被覆されており、めっきレジスト部分は導電材料でめっきされていないステップと;金属めっきを一またはそれ以上のスルーホールに塗布するステップと;第1のコアの導電層の上に外側層回路を形成するステップと;触媒除去剤を用いて、めっきレジスト部分及び誘電材料表面から触媒材料を除去するステップと;を具える。
一態様によれば、触媒材料がパラジウム又はパラジウム誘導体である。
別の態様によれば、触媒除去剤が、酸性溶液である。
さらに別の態様によれば、この酸性溶液は少なくとも亜硝酸塩または亜硝酸イオンと、ハロゲンイオンを含む。
別の態様によれば、触媒除去剤がめっきレジストのエッチング液である。
さらに別の態様によれば、このエッチング液はアルカリ性過マンガン酸塩化合物溶液である。
さらに別の態様によれば、このエッチング液はプラズマガスであってもよく、このプラズマガスは、酸素、窒素、アルゴン、及びテトラフルオロメタンの少なくとも一つを含む。
図1は、めっきレジストを通って形成されためっきビアを有するPCBを示す図である。 図2(図2Aと2B)は、一またはそれ以上のセグメント化したビアを有するPCBを形成する方法を示す図である。 図3は、通常のめっきプロセスでの印刷回路基板の製造を示す図である。 図4は、PCB表面上の過剰な触媒粒子の一例を示す図である。 図5(図5Aと5B)は、本発明の一態様による、一またはそれ以上のセグメント化したビアを有するPCBを形成する方法を示す図である。 図6(図6Aと6B)は、本発明の一態様による、一またはそれ以上のセグメント化したビアを有するPCBを形成する方法を示す図である。 図7(図7Aと7B)は、本発明の一態様による、一またはそれ以上のセグメント化したビアを有するPCBを形成する方法を示す図である。 図8は、単一めっきレジストを有するPCBスタックアップの断面図である。 図9は、一以上のめっきレジストを有するPCBスタックアップの断面図である。 図10は、印刷回路基板内のスルーホールの断面図であり、ここでは残留触媒が不活性化されている。 図11は、図10に示す印刷回路基板内のスルーホールの断面図であり、ここでは残留触媒が除去されている。
本開示についての以下の詳細な説明において、多くの特定の詳細は、この開示の全体を理解するためのものである。しかしながら、本開示は、これらの特定の詳細がなくても実行できる。ほかの例では、開示の態様を不必要に妨げないように、公知の方法、手順、及び/又は構成要素が詳細に説明されていない。
本開示は、セグメント化したビア、又はスルーホールを多層印刷回路基板に形成する方法を提供している。多層PCBは、チップ基盤、マザーボード、バックプレーン、バックパネル、センタープレーン、フレックス又はリジッドフレックス回路、であってもよい。本開示はPCBsでの使用に限定されるものではない。ビア構造は、電気信号を一の導電層から別の導電層へ伝送するのに使用するめっきスルーホール(PTH)であってもよい。めっきビア構造は、電子部品をPCB上の別の電子部品に電気的に接続する部品装着ホールであってもよい。
概要
本開示は、めっき処理を行った後に、新規な触媒除去処理を行う、印刷回路基板を作成する方法を提供する。PCBを作成する一例では、コア又はサブコンポジット構造を形成し、そのコア又はサブコンポジット構造内、あるいはコア又はサブコンポジット構造の外側の誘電層に、少なくとも一のめっきレジスト材料を選択的に被覆する。次いで、そのコア又はサブコンポジット構造を通る一またはそれ以上のスルーホールを形成し、触媒材料を、その一またはそれ以上のスルーホールの内側面に塗布する。この内側面は、積層部と、積層部のみが導電材料で被覆されているめっきレジスト部を有する。次いで、無電解めっきを一またはそれ以上のスルーホールに塗布し、触媒除去剤を用いて、めっきレジスト部から触媒材料を除去する。めっきレジストから触媒を除去したのちに、電解めっきを一またはそれ以上のスルーホールに塗布して、外側導電層上に外側層回路を形成する。
印刷回路基板製造の通常の触媒プロセス
ビアホールを形成するためのめっきスルーホールあるいはホール部分の形成に、無電解銅めっきを行う場合、通常、無電解銅めっきを行う前に触媒プロセスを実行して、無電解めっきにおける蒸着用のめっき開始核として作用するパラジウムを被覆する。図3は、印刷回路基板の製造に使用される、通常の触媒プロセスを示す。スルーホールと基板にドリルを行った後、レジスト面をエッチングして、続いて塗布した触媒層と無電解金属層のレジスト面への接触を強化する。次いで、クリーナを塗布する(302)。このクリーナは例えば、酸性又はアルカリ性クリーナでよい。次いで、触媒を塗布し(304)、PCBをすすいで(306)、過剰な触媒を除去する。図4は、PCBの表面に過剰な触媒を有するPCB面402を示す。図に示すように、PCB表面402から近いところにある第1の触媒粒子(又は触媒)セット404がPCB表面402、並びにスルーホールに吸収され、PCB表面402から離れている第2の触媒粒子(触媒)セット406は吸収されていない。図3を参照すると、スルーホール面とレジスト面を具えるPCB表面に、さらに、公知の処理を行って、導電材料308を受けるように表面を活性化する。次いで、図4に示すようにPCBをすすいで(310)、過剰な触媒を除去する(406)。次いで、PCBを処理して、スルーホール表面を含むその表面に金属層を塗布し、このような金属化に対して活性にする。
PCB形成中の過剰触媒の除去
図5(図5A及び5B)は、本開示の一態様による、一またはそれ以上のセグメント化したビアを形成する方法を示す図である。まず、第1導電層と第2導電層に挟まれた第1の誘電コア層を有する、第1コア又はサブコンポジット構造を形成する(502)。第1コア又はサブコンポジット構造の少なくとも一の導電層をエッチングして、ビアパッド、アンチパッド、及び/又は電気トレースを形成する(504)。例えば、このようなエッチングは、ビアが形成されているポイントへ及び/又はそのポイントから電導路を形成する。第1のめっきレジスト材料がコア内に埋め込まれている場合は、第1のめっきレジスト材料を、第1コア又はサブコンポジット構造の少なくとも一の表面に被覆する(506)。
選択的に、第3導電層と第4導電層の間に挟まれた第2の誘電コア層を有する、第2のコア又はサブコンポジット構造を形成する(508)。第2のコア又はサブコンポジット構造の少なくとも一の導電層をエッチングして、ビアパッド、アンチパッド、及び/又は電気トレースを形成する(510)。例えば、このようなエッチングは、ビアが形成されているポイントへ及び/又はそのポイントから電導路を形成する。第2のめっきレジスト材料を、第2コア又はサブコンポジット構造の少なくとも一の表面に被覆する(512)。プロセス508−512を必要に応じて繰り返して、追加のコア又はサブコンポジット構造を形成する。
第1コア又はサブコンポジット構造、並びに、第2コア又はサブコンポジット構造などの選択的に追加した対応するコンポジット構造を、その間に少なくとも一の誘電層と積層して、PCBスタックアップを形成することもできる(514)。一またはそれ以上のスルーホールをPCBスタックアップを通って、導電層、誘電層、及びめっきレジスト材料(又はめっきレジスト)を通って形成してもよい(516)。次いで、無電解銅めっきように、パラジウム触媒などのシーディング導電材料又は触媒材料を、一またはそれ以上のスルーホールに塗布し(518)、次いで、無電解銅を塗布する(520)。
無電解めっきの後に、めっきレジスト材料(又はめっきレジスト)表面上の過剰な触媒を除去する(522)。触媒は、少なくとも亜硝酸塩又は亜硝酸イオンとハロゲンイオンを含む酸性溶液のような触媒除去剤を使って除去する。あるいは、触媒除去剤は、アルカリ過マンガン酸塩化合物溶液、あるいは酸素、窒素、アルゴン、及びテトラフルオロメタンの内の少なくとも一つを含むプラズマガス、あるいは、これらのガスの少なくとも二つの混合物といった、めっきレジスト用のエッチング剤でもよい。過剰な触媒を除去したのち、電解めっきを一またはそれ以上のスルーホールに塗布する(524)。次いで、外側層回路又は信号トレースを、外側導電層の上に形成する(526)。すなわち、コア構造の導電フォイル上/層上の経路のエッチングである。
図6(図6A及び6B)は、本開示の一態様による、一またはそれ以上のセグメント化したビアを形成する方法を示す。まず、第1導電層と第2導電層に挟まれた第1誘電コア層を有する第1コア又はサブコンポジット構造を形成する(602)。第1のコア又はサブコンポジット構造の少なくとも一の導電層をエッチングして、ビアパッド、アンチパッド、及び/又は電気トレースを形成する(604)。例えば、このようなエッチングは、ビアが形成されているポイントへ及び/又はそのポイントから電導路を形成する。第1のめっきレジスト材料(又はめっきレジスト)を、第1コア又はサブコンポジット構造の少なくとも一の表面に被覆する(606)。
選択的に、第3導電層と第4導電層の間に挟まれた第2誘電層を有する第2コア又はサブコンポジット構造を形成する(608)。第2コア又はサブコンポジット構造の少なくとも一の導電層をエッチングして、ビアパッド、アンチパッド、及び/又は電気トレースを形成する(610)。例えば、このようなエッチングは、ビアが形成されているポイントへ及び/又はそのポイントから電導路を形成する。第2のめっきレジスト材料(又はめっきレジスト)を、第2コア又はサブコンポジット構造の少なくとも一の表面に被覆する(612)。プロセス608−612を必要に応じて繰り返して、さらにコア又はサブコンポジット構造を形成する。
第1コア又はサブコンポジット構造、並びに、第2コア又はサブコンポジット構造などの選択的に追加した対応するコンポジット構造を、その間に少なくとも一の誘電層と積層して、PCBスタックアップを形成することもできる(614)。一またはそれ以上のスルーホールをPCBスタックアップを通って、導電層、誘電層、及びめっきレジスト材料(又はめっきレジスト)を通ってドリルであけてもよい(616)。次いで、無電解銅めっき用に、パラジウム触媒などの晶結導電材料又は触媒材料を、一またはそれ以上のスルーホールに塗布し(618)、次いで、無電解銅を塗布する(620)。
一またはそれ以上のスルーホールに電解めっきを塗布する(622)。電解めっきの後に、めっきレジスト表面上の過剰な触媒を除去する(624)。触媒は、少なくとも亜硝酸塩又は亜硝酸イオンとハロゲンイオンを含む酸性溶液のような触媒除去剤を使って除去する。あるいは、触媒除去剤は、アルカリ過マンガン酸塩化合物溶液、あるいは酸素、窒素、アルゴン、及びテトラフルオロメタンの内の少なくとも一つを含むプラズマガス、あるいは、これらのガスの少なくとも二つの混合物といった、めっきレジスト用のエッチング剤でもよい。過剰な触媒を除去した後、外側層回路又は信号トレースを、外側導電層の上に形成する(626)。すなわち、コア構造の導電フォイル/層上の経路のエッチングである。一実施例によれば、触媒クリーニングプロセスは、回路又はトレース形成前の触媒クリーニングに代えて、回路又はトレースの形成後に行ってもよい。
図7(図7A及び7B)は、本開示の一態様による、一またはそれ以上のセグメント化したビアを形成する方法を示す。まず、第1導電層と第2導電層に挟まれた第1誘電コア層を有する第1コア又はサブコンポジット構造を形成する(702)。第1のコア又はサブコンポジット構造の少なくとも一の導電層をエッチングして、ビアパッド、アンチパッド、及び/又は電気トレースを形成する(704)。例えば、このようなエッチングは、ビアが形成されるポイントへ及び/又はそのポイントから電導路を形成する。第1のめっきレジスト材料(又はめっきレジスト)を、第1コア又はサブコンポジット構造の少なくとも一の表面に被覆する(706)。
選択的に、第3導電層と第4導電層の間に挟まれた第2誘電層を有する第2コア又はサブコンポジット構造を形成する(708)。第2コア又はサブコンポジット構造の少なくとも一の導電層をエッチングして、ビアパッド、アンチパッド、及び/又は電気トレースを形成する(710)。例えば、このようなエッチングは、ビアが形成されるポイントへ及び/又はそのポイントから電導路を形成する。第2のめっきレジスト材料を、第2コア又はサブコンポジット構造の少なくとも一の表面に被覆する(712)。プロセス708−712を必要に応じて繰り返して、さらにコア又はサブコンポジット構造を形成する。
第1コア又はサブコンポジット構造、並びに、第2コア又はサブコンポジット構造などの選択的に追加した対応するコンポジット構造を、その間に少なくとも一の誘電層と積層して、PCBスタックアップを形成することもできる(714)。一またはそれ以上のスルーホールをPCBスタックアップを通って、導電層、誘電層、及びめっきレジスト材料(第1及び第2めっきレジスト材料)を通ってドリルであけてもよい(716)。次いで、無電解銅めっき用に、パラジウム触媒などのシーディング導電材料又は触媒材料を、一またはそれ以上のスルーホールに塗布し(718)、次いで、無電解銅を塗布する(720)。
一またはそれ以上のスルーホールに電解めっきを塗布する(722)。電解めっきの後に、めっきレジスト材料(又はめっきレジスト)表面上の過剰な触媒を除去する(724)。次いで、外側層回路又は信号トレースを形成する(724)。すなわち、コア構造の導電フォイル/層上の経路のエッチングである。最後に、少なくとも亜硝酸塩又は亜硝酸イオンとハロゲンイオンを含む酸性溶液のような触媒除去剤を使って触媒材料を除去する。あるいは、触媒除去剤は、アルカリ過マンガン酸塩化合物溶液、あるいは酸素、窒素、アルゴン、及びテトラフルオロメタンの内の少なくとも一つを含むプラズマガス、あるいは、これらのガスの少なくとも二つの混合物といった、めっきレジスト用のエッチング剤でもよい。
図8は、単一のめっきレジストを有するPCBスタックアップの断面を示す図である。図9は、一以上のめっきレジストを有するPCBスタックアップの断面を示す図である。
残留触媒を不活化したスルーホールの断面図
図10は、残留触媒を不活化した印刷回路基板のスルーホールの断面図である。印刷回路基板を形成する間に、この分野で知られている除去プロセス又は追加プロセスを用いることができる。
図10に示すように、スルーホールの壁1000は、積層部分1002とめっきレジスト部分1004でできている。積層部分1002は、銅1008などの、導電材料を蒸着するために活性化される触媒粒子(又は触媒又は触媒材料)第1セット1006を有していてもよい。
めっきレジスト部分1004上に位置する触媒粒子(又は触媒)第2セット1010は、不活化することができる(1012)。これらの触媒粒子(または触媒)1010は、不活化することができるが、めっき後の表面に触媒が残っており、これが絶縁不良(高電位、ミグレーション)と強いめっきを起こしうる。
残留触媒を除去したスルーホールの断面図
図11は、図10の印刷回路基板のスルーホールの断面図であり、残留触媒が除去されている。上述した通り、公知の印刷回路基板を形成する間に、減法プロセス又は加法プロセスを用いることができる。
図11に示すように、スルーホールの壁1000は、積層部分1002とめっきレジスト部分1004でできている。上述した通り、積層部分1002は、銅1008などの、導電材料を受ける活性化された触媒粒子(又は触媒)第1セット1006を有していてもよい。
めっきレジスト部分1004上に位置する触媒粒子(又は触媒)第2セット1010は、クリーニングによって除去して、PCBの絶縁を強化することができる(1014)。少なくとも亜硝酸塩又は亜硝酸イオンとハロゲンイオンを含む酸性溶液のような触媒除去剤を使って触媒材料を除去することができる。触媒除去剤は、アルカリ過マンガン酸塩化合物溶液、あるいは酸素、窒素、アルゴン、及びテトラフルオロメタンの内の少なくとも一つを含むプラズマガス、あるいは、これらのガスの少なくとも二つの混合物といった、めっきレジスト用のエッチング剤でもよい。
上述した明細書において、発明の実施例を実施から実施へと変化しうる様々な詳細を参照して説明した。したがって、明細書及び図面は、限定の意味ではなく説明のためのものである。本発明は、すべての均等を含めて、特許請求の範囲と同じ広さであることを意図している。
当業者には、さらに、ここに開示した実施例に関連して記載した様々な説明用ロジックブロック、モジュール、回路、予備アルゴリズムステップが、電子ハードウエア、コンピュータ、ソフトウエア、又はこれらの組み合わせとして実装できることは自明である。このハードウエアとソフトウエア間の互換性を明確に説明するために、様々な構成要素、ブロック、回路及びステップを、その機能性に関する用語で一般的に説明した。このような機能性がハードウエアとして実装されるか、ソフトウエアとして実装されるかは、システム全体にかかる特定のアプリケーションと設計の制限による。
ある例示的実施例は、図面を添付して説明しているが、このような実施例は単に説明のためのものであり、広い発明を制限するものではないと考えられる。また、この発明は、ここに示して説明した特定の構造及び構成に限定されるものではなく、当業者には様々なその他の変形が考えられる。

Claims (20)

  1. セグメント化しためっきスルーホールを有する印刷回路基板を形成する方法において:
    コア又はサブコンポジット構造を形成するステップと;
    前記コア又はサブコンポジット構造内に、あるいは、前記コア又はサブコンポジット構造の外側の誘電層に少なくとも一のめっきレジストを選択的に蒸着するステップと;
    前記コア又はサブコンポジット構造と、前記めっきレジストを通る一またはそれ以上のスルーホールを形成するステップと;
    前記一またはそれ以上のスルーホールの内側表面に触媒材料を塗布するステップであって、当該内側表面がラミネート部とめっきレジスト部であって、当該めっきレジスト部のみが導電材料で被覆されている、ステップと;
    前記一またはそれ以上のスルーホールに無電解めっきを施すステップと;
    触媒除去剤を用いて前記めっきレジスト部から前記触媒材料を除去するステップと;
    前記外側導電層に外側層回路を形成するステップと;
    を具えることを特徴とする方法。
  2. 請求項1に記載の方法において、前記触媒材料がパラジウム又はパラジウム派生物であることを特徴とする方法。
  3. 請求項1に記載の方法において、前記触媒除去剤が酸性溶液であり、当該酸性溶液が少なくとも亜硝酸塩又は亜硝酸塩イオン、及びハロゲンイオンを含むことを特徴とする方法。
  4. 請求項1に記載の方法において、前記触媒除去剤が、めっきレジスト用エッチング剤であることを特徴とする方法。
  5. 請求項4に記載の方法において、前記エッチング剤がアルカリ性過マンガン酸塩化合物溶液であることを特徴とする方法。
  6. 請求項5に記載の方法において、前記エッチング剤がプラズマガスであることを特徴とする方法。
  7. 請求項6に記載の方法において、前記プラズマガスが、酸素、窒素、アルゴン、及びテトラフルオロメタンの内の少なくとも一つを含むことを特徴とする方法。
  8. セグメント化しためっきスルーホールを有する印刷回路基板を形成する方法において:
    コア又はサブコンポジット構造を形成するステップと;
    前記コア又はサブコンポジット構造内に、あるいは、前記コア又はサブコンポジット構造の外側の誘電層に少なくとも一のめっきレジストを選択的に蒸着するステップと;
    前記コア又はサブコンポジット構造と、前記めっきレジストを通る一またはそれ以上のスルーホールを形成するステップと;
    前記一またはそれ以上のスルーホールの内側表面に触媒材料を塗布するステップであって、当該内側表面がラミネート部とめっきレジスト部であって、当該ラミネート部のみが導電材料で被覆されている、ステップと;
    前記一またはそれ以上のスルーホールに金属めっきを施すステップと;
    触媒除去剤を用いて前記めっきレジスト部から前記触媒材料を除去するステップと;
    前記第1コアの導電層に外側層回路を形成するステップと;
    を具えることを特徴とする方法。
  9. 請求項8に記載の方法において、前記触媒材料がパラジウム又はパラジウム派生物であることを特徴とする方法。
  10. 請求項9に記載の方法において、前記触媒除去剤が酸性溶液であり、当該酸性溶液が、少なくとも亜硝酸塩又は亜硝酸イオン、及びハロゲンイオンを含むことを特徴とする方法。
  11. 請求項8に記載の方法において、前記触媒除去剤が、めっきレジスト用エッチング剤であることを特徴とする方法。
  12. 請求項11に記載の方法において、前記エッチング剤がアルカリ性過マンガン酸塩化合物溶液であることを特徴とする方法。
  13. 請求項11に記載の方法において、前記エッチング剤がプラズマガスであり、当該プラズマガスが、酸素、窒素、アルゴン、及びテトラフルオロメタンの内の少なくとも一つを含むことを特徴とする方法。
  14. セグメント化しためっきスルーホールを有する印刷回路基板を形成する方法において:
    コア又はサブコンポジット構造を形成するステップと;
    前記コア又はサブコンポジット構造内に、あるいは、前記コア又はサブコンポジット構造の外側の誘電層に少なくとも一のめっきレジストを選択的に蒸着するステップと;
    前記コア又はサブコンポジット構造と、前記めっきレジストを通る一またはそれ以上のスルーホールを形成するステップと;
    前記一またはそれ以上のスルーホールの内側表面に触媒材料を塗布するステップであって、当該内側表面がラミネート部とめっきレジスト部であって、当該ラミネート部が導電材料で被覆されており、当該めっきレジスト部は導電材料で被覆されていない、ステップと;
    前記一またはそれ以上のスルーホールに金属めっきを施すステップと;
    前記第1コアの導電層に外側層回路を形成するステップと;
    触媒除去剤を用いて前記めっきレジスト部から前記触媒材料を除去するステップと;
    を具えることを特徴とする方法。
  15. 請求項14に記載の方法において、前記触媒材料がパラジウム又はパラジウム派生物であることを特徴とする方法。
  16. 請求項14に記載の方法において、前記触媒除去剤が酸性溶液であることを特徴とする方法。
  17. 請求項16に記載の方法において、前記酸性溶液が、少なくとも亜硝酸塩又は亜硝酸イオン、及びハロゲンイオンを含むことを特徴とする方法。
  18. 請求項14に記載の方法において、前記触媒除去剤が、めっきレジスト用エッチング剤であることを特徴とする方法。
  19. 請求項18に記載の方法において、前記エッチング剤がアルカリ性過マンガン酸塩化合物溶液であることを特徴とする方法。
  20. 請求項19に記載の方法において、前記エッチング剤がプラズマガスであり、当該プラズマガスが、酸素、窒素、アルゴン、及びテトラフルオロメタンの内の少なくとも一つを含むことを特徴とする方法。
JP2016540542A 2013-12-17 2014-12-17 印刷回路基板用セグメントビアの形成方法 Pending JP2017504193A (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US201361917262P 2013-12-17 2013-12-17
US61/917,262 2013-12-17
PCT/US2014/070966 WO2015095401A1 (en) 2013-12-17 2014-12-17 Methods of forming segmented vias for printed circuit boards

Publications (1)

Publication Number Publication Date
JP2017504193A true JP2017504193A (ja) 2017-02-02

Family

ID=53401722

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016540542A Pending JP2017504193A (ja) 2013-12-17 2014-12-17 印刷回路基板用セグメントビアの形成方法

Country Status (6)

Country Link
US (2) US20150181724A1 (ja)
EP (1) EP3085212A4 (ja)
JP (1) JP2017504193A (ja)
KR (1) KR20160099631A (ja)
CN (1) CN105900538A (ja)
WO (1) WO2015095401A1 (ja)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9872399B1 (en) * 2016-07-22 2018-01-16 International Business Machines Corporation Implementing backdrilling elimination utilizing anti-electroplate coating
CN108738379B (zh) * 2017-02-22 2020-02-21 华为技术有限公司 金属化孔的形成方法、电路板的制造方法及电路板
WO2020131897A1 (en) * 2018-12-17 2020-06-25 Averatek Corporation Three dimensional circuit formation
CN109862718A (zh) * 2019-04-02 2019-06-07 生益电子股份有限公司 一种孔壁铜层在指定层断开的过孔加工方法及pcb
CN111800943A (zh) * 2019-04-09 2020-10-20 深南电路股份有限公司 线路板及其制作方法
CN115988730A (zh) * 2021-10-15 2023-04-18 奥特斯奥地利科技与系统技术有限公司 部件承载件、以及部件承载件的制造方法和使用方法
US11889617B1 (en) * 2022-09-01 2024-01-30 Baidu Usa Llc Techniques for high-speed signal layer transition

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008532326A (ja) * 2005-03-04 2008-08-14 サンミナ−エスシーアイ コーポレーション めっきレジストによるビア構造の同時かつ選択的な分割
JP2009024220A (ja) * 2007-07-19 2009-02-05 Mec Kk パラジウム除去液
JP2011249511A (ja) * 2010-05-26 2011-12-08 Sumitomo Bakelite Co Ltd 金メッキ金属微細パターン付き基材の製造方法、金メッキ金属微細パターン付き基材、プリント配線板、インターポーザ及び半導体装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6074599A (ja) * 1983-09-30 1985-04-26 株式会社日立製作所 プリント配線板及びその製造方法
US4718972A (en) * 1986-01-24 1988-01-12 International Business Machines Corporation Method of removing seed particles from circuit board substrate surface
JPH0864934A (ja) * 1994-08-25 1996-03-08 Matsushita Electric Works Ltd プリント配線板の製造方法
TW409490B (en) * 1998-12-31 2000-10-21 World Wiser Electronics Inc The equipment for plug hole process and the method thereof
JP2000200971A (ja) * 1999-01-04 2000-07-18 Ibiden Co Ltd 多層プリント配線板の製造方法
JP2001352172A (ja) * 2000-06-06 2001-12-21 Hitachi Ltd 多層プリント配線基板の製造方法及びそれを用いて作製された多層プリント配線基板
JP2003204157A (ja) * 2001-12-28 2003-07-18 Toshiba Corp 多層プリント配線板、多層プリント配線板を搭載した電子機器および多層プリント配線板の製造方法
KR20050093595A (ko) * 2004-03-20 2005-09-23 주식회사 에스아이 플렉스 선택도금에 의한 양면연성 인쇄회로기판의 제조방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008532326A (ja) * 2005-03-04 2008-08-14 サンミナ−エスシーアイ コーポレーション めっきレジストによるビア構造の同時かつ選択的な分割
JP2009024220A (ja) * 2007-07-19 2009-02-05 Mec Kk パラジウム除去液
JP2011249511A (ja) * 2010-05-26 2011-12-08 Sumitomo Bakelite Co Ltd 金メッキ金属微細パターン付き基材の製造方法、金メッキ金属微細パターン付き基材、プリント配線板、インターポーザ及び半導体装置

Also Published As

Publication number Publication date
EP3085212A4 (en) 2017-11-22
WO2015095401A1 (en) 2015-06-25
CN105900538A (zh) 2016-08-24
US20150181724A1 (en) 2015-06-25
EP3085212A1 (en) 2016-10-26
US20180317327A1 (en) 2018-11-01
KR20160099631A (ko) 2016-08-22

Similar Documents

Publication Publication Date Title
JP2017504193A (ja) 印刷回路基板用セグメントビアの形成方法
KR101930586B1 (ko) 복수-기능의 홀을 가진 회로 기판 제조 시스템 및 방법
JP4624217B2 (ja) 回路基板の製造方法
JP2013106034A (ja) プリント回路基板の製造方法
JP2006502590A (ja) プリント回路基板の製造方法
JPH05335713A (ja) 片側閉塞微小スルホール付きプリント基板用積層板、およびそのプリント基板用積層板への導通メッキ方法
CN104902677B (zh) 外层超厚铜电路板及其钻孔方法
JP2010205801A (ja) 配線基板の製造方法
CN115052424A (zh) 具有微盲孔的柔性电路板及其制作方法
KR100956889B1 (ko) 인쇄회로기판 및 그 제조방법
JP3217563B2 (ja) プリント配線板の製造方法
JP2006253372A (ja) 多層プリント配線基板とその製造方法
KR101363076B1 (ko) 인쇄회로기판 및 그 제조 방법
JP2016012634A (ja) 多層プリント配線板およびその製造方法
JPH06120667A (ja) 多層プリント配線板
JP2013140930A (ja) 回路基板
JP2003008170A (ja) 両面可撓性回路基板の製造法
KR20120037306A (ko) 회로기판 제조방법
JP2004356493A (ja) 多層プリント配線基板の製造方法
JPH05175651A (ja) プリント配線板の製造方法
JP2000323814A (ja) 配線板の製造方法
JP2001352172A (ja) 多層プリント配線基板の製造方法及びそれを用いて作製された多層プリント配線基板
JP2000133945A (ja) プリント配線板の製造方法
US20120090172A1 (en) Method of manufacturing printed circuit boad
JP2008288291A (ja) プリント配線板及びその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20171122

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20181129

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20181204

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20190304

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190326

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20190604