JP2017212442A5 - 半導体装置の作製方法 - Google Patents

Claims (19)

1. 基板上に第１の酸化物半導体膜を成膜する第１の工程と、
   前記第１の酸化物半導体膜を加熱する第２の工程と、を有し、
   前記第１及び第２の工程は、水蒸気分圧が大気よりも小さい雰囲気下で行われ、
   前記第１の工程及び前記第２の工程を経て形成された前記第１の酸化物半導体膜は、第１の領域と、第２の領域と、を有し、
   前記第１の領域は、Ｉｎと、Ｍと（ＭはＧａ、Ａｌ、Ｙ、またはＳｎ）、Ｚｎと、を含み、
   前記第２の領域は、Ｉｎと、Ｍと（ＭはＧａ、Ａｌ、Ｙ、またはＳｎ）、Ｚｎと、を含み、
   前記第１の領域のＭに対するＩｎの原子数比は、前記第２の領域のＭに対するＩｎの原子数比よりも大きい半導体装置の作製方法。
2. 基板上に第１の酸化物半導体膜を成膜する第１の工程と、
   前記第１の酸化物半導体膜を加熱する第２の工程と、
   前記第１の酸化物半導体膜上に第２の酸化物半導体膜を成膜する第３の工程と、を有し、
   前記第１乃至第３の工程は、水蒸気分圧が大気よりも小さい雰囲気下で行われ、且つ前記第１の工程、前記第２の工程、及び前記第３の工程の順で一貫して行われる半導体装置の作製方法。
3. 基板上に第１の酸化物半導体膜を成膜する第１の工程と、
   前記第１の酸化物半導体膜を加熱する第２の工程と、
   前記第１の酸化物半導体膜上に第２の酸化物半導体膜を成膜する第３の工程と、を有し、
   前記第１乃至第３の工程は、水蒸気分圧が大気よりも小さい雰囲気下で行われ、且つ前記第１の工程、前記第２の工程、及び前記第３の工程の順で一貫して行われ、
   前記第１の工程乃至前記第３の工程を経て形成された前記第１の酸化物半導体膜は、第１の領域と、第２の領域と、を有し、
   前記第１の領域は、Ｉｎと、Ｍと（ＭはＧａ、Ａｌ、Ｙ、またはＳｎ）、Ｚｎと、を含み、
   前記第２の領域は、Ｉｎと、Ｍと（ＭはＧａ、Ａｌ、Ｙ、またはＳｎ）、Ｚｎと、を含み、
   前記第１の領域のＭに対するＩｎの原子数比は、前記第２の領域のＭに対するＩｎの原子数比よりも大きい半導体装置の作製方法。
4. 基板上に第１の酸化物半導体膜を成膜する第１の工程と、
   前記第１の酸化物半導体膜を加熱する第２の工程と、
   前記第１の酸化物半導体膜上に第２の酸化物半導体膜を成膜する第３の工程と、を有し、
   前記第１乃至第３の工程は、水蒸気分圧が大気よりも小さい雰囲気下で行われ、且つ前記第１の工程、前記第２の工程、及び前記第３の工程の順で一貫して行われ、
   前記第１の工程乃至前記第３の工程を経て形成された前記第１の酸化物半導体膜は、第１の領域と、第２の領域と、を有し、
   前記第１の領域は、Ｉｎと、Ｍと（ＭはＧａ、Ａｌ、Ｙ、またはＳｎ）、Ｚｎと、を含み、
   前記第２の領域は、Ｉｎと、Ｍと（ＭはＧａ、Ａｌ、Ｙ、またはＳｎ）、Ｚｎと、を含み、
   前記第１の領域は、第１のクラスタを有し、
   前記第２の領域は、第２のクラスタを有し、
   前記第１のクラスタは、前記第２のクラスタよりも導電性が高く、
   前記第１の領域のＭに対するＩｎの原子数比は、前記第２の領域のＭに対するＩｎの原子数比よりも大きい半導体装置の作製方法。
5. 請求項１乃至請求項４のいずれか一項において、
   前記第２の工程は、１００℃以上４５０℃以下の温度範囲で行われ、且つ１分以上６０分以下の処理時間の範囲で行われる半導体装置の作製方法。
6. 基板上に第１の酸化物半導体膜を成膜する第１の工程と、
   前記第１の酸化物半導体膜を加熱する第２の工程と、
   前記第１の酸化物半導体膜上に第２の酸化物半導体膜を成膜する第３の工程と、
   前記基板を加熱する第４の工程と、を有し、
   前記第１乃至第４の工程は、
   水蒸気分圧が大気よりも小さい雰囲気下で行われ、且つ前記第４の工程、前記第１の工程、前記第２の工程、及び前記第３の工程の順で一貫して行われる半導体装置の作製方法。
7. 基板上に第１の酸化物半導体膜を成膜する第１の工程と、
   前記第１の酸化物半導体膜を加熱する第２の工程と、
   前記第１の酸化物半導体膜上に第２の酸化物半導体膜を成膜する第３の工程と、
   前記基板を加熱する第４の工程と、を有し、
   前記第１乃至第４の工程は、
   水蒸気分圧が大気よりも小さい雰囲気下で行われ、且つ前記第４の工程、前記第１の工程、前記第２の工程、及び前記第３の工程の順で一貫して行われ、
   前記第１の酸化物半導体膜は、第１の領域と、第２の領域と、を有し、
   前記第１の領域は、Ｉｎと、Ｍと（ＭはＧａ、Ａｌ、Ｙ、またはＳｎ）、Ｚｎと、を含み、
   前記第２の領域は、Ｉｎと、Ｍと（ＭはＧａ、Ａｌ、Ｙ、またはＳｎ）、Ｚｎと、を含み、
   前記第１の領域のＭに対するＩｎの原子数比は、前記第２の領域のＭに対するＩｎの原子数比よりも大きい半導体装置の作製方法。
8. 基板上に第１の酸化物半導体膜を成膜する第１の工程と、
   前記第１の酸化物半導体膜を加熱する第２の工程と、
   前記第１の酸化物半導体膜上に第２の酸化物半導体膜を成膜する第３の工程と、
   前記基板を加熱する第４の工程と、を有し、
   前記第１乃至第４の工程は、
   水蒸気分圧が大気よりも小さい雰囲気下で行われ、且つ前記第４の工程、前記第１の工程、前記第２の工程、及び前記第３の工程の順で一貫して行われ、
   前記第１の酸化物半導体膜は、第１の領域と、第２の領域と、を有し、
   前記第１の領域は、Ｉｎと、Ｍと（ＭはＧａ、Ａｌ、Ｙ、またはＳｎ）、Ｚｎと、を含み、
   前記第２の領域は、Ｉｎと、Ｍと（ＭはＧａ、Ａｌ、Ｙ、またはＳｎ）、Ｚｎと、を含み、
   前記第１の領域は、第１のクラスタを有し、
   前記第２の領域は、第２のクラスタを有し、
   前記第１のクラスタは、前記第２のクラスタよりも導電性が高く、
   前記第１の領域のＭに対するＩｎの原子数比は、前記第２の領域のＭに対するＩｎの原子数比よりも大きい半導体装置の作製方法。
9. 請求項６乃至請求項８のいずれか一項において、
   前記第２の工程及び前記第４の工程は、それぞれ１００℃以上４５０℃以下の温度範囲で行われ、且つ１分以上６０分以下の処理時間の範囲で行われる半導体装置の作製方法。
10. 請求項１乃至請求項９のいずれか一項において、
    前記第１の酸化物半導体膜及び前記第２の酸化物半導体膜は、それぞれスパッタリング法により成膜される半導体装置の作製方法。
11. 請求項１乃至請求項１０のいずれか一項において、
    前記第１の酸化物半導体膜は、前記第２の酸化物半導体膜よりも低い酸素分圧で成膜される半導体装置の作製方法。
12. 請求項１乃至請求項１１のいずれか一項において、
    前記第１の酸化物半導体膜は、０％以上３０％未満の酸素流量比で成膜され、
    前記第２の酸化物半導体膜は、３０％以上１００％以下の酸素流量比で成膜される半導体装置の作製方法。
13. 請求項１乃至請求項１２のいずれか一項において、
    前記第１の酸化物半導体膜及び前記第２の酸化物半導体膜の少なくともいずれか一方は、前記基板を１００℃未満の温度として成膜される半導体装置の作製方法。
14. 請求項１乃至請求項１３のいずれか一項において、
    前記第１の酸化物半導体膜及び前記第２の酸化物半導体膜の少なくともいずれか一方は、前記基板を意図的に加熱しないで成膜される半導体装置の作製方法。
15. 請求項１乃至請求項１４のいずれか一項において、
    前記第１の酸化物半導体膜は、前記第２の酸化物半導体膜よりも結晶性が低く成膜される半導体装置の作製方法。
16. 請求項１乃至請求項１５のいずれか一項において、
    前記第１の酸化物半導体膜は、ナノ結晶を有するように成膜され、
    前記第２の酸化物半導体膜は、ｃ軸配向性の結晶を有するように成膜される半導体装置の作製方法。
17. 請求項１乃至請求項１６のいずれか一項において、
    前記第１の酸化物半導体膜及び前記第２の酸化物半導体膜の少なくともいずれか一方は、Ｉｎ−Ｍ−Ｚｎ酸化物（ＭはＧａ、Ａｌ、Ｙ、またはＳｎ）ターゲットを用いて成膜される半導体装置の作製方法。
18. 請求項１７において、
    前記Ｉｎ、前記Ｍ、及び前記Ｚｎの原子数比は、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１またはその近傍である半導体装置の作製方法。
19. 請求項１７において、
    前記Ｉｎ、前記Ｍ、及び前記Ｚｎの原子数比は、Ｉｎ：Ｍ：Ｚｎ＝５：１：７またはその近傍である半導体装置の作製方法。