JP2017147311A

JP2017147311A - 薄膜熱電素子

Info

Publication number: JP2017147311A
Application number: JP2016027517A
Authority: JP
Inventors: 麻谷　崇史; Takashi Asatani; 崇史麻谷; 和也前川; Kazuya Maekawa; 柴田　誠; Makoto Shibata; 誠柴田
Original assignee: TDK Corp
Current assignee: TDK Corp
Priority date: 2016-02-17
Filing date: 2016-02-17
Publication date: 2017-08-24

Abstract

【課題】ｐ型半導体薄膜およびｎ型半導体薄膜それぞれの本来有すべき性能を積層段階で損なわず適用が可能な薄膜熱電素子を提供すること。【解決手段】薄膜熱電素子は、一対のｐ型半導体薄膜１４とｎ型半導体薄膜２０とが、ｐ型半導体薄膜１４及びｎ型半導体薄膜２０のそれぞれの膜面内方向の両端である第１端部と第２端部のうちの少なくともいずれか一方の端部側で電気的に接続され、一対のｐ型半導体薄膜１４とｎ型半導体薄膜２０とが膜厚方向で積層され、ｐ型半導体薄膜１４とｎ型半導体薄膜２０との境界面全面に、膜面内方向に一様な材料から構成される境界膜２０Ａを備えている。【選択図】図２

Description

本発明は、薄膜熱電素子の技術分野に関する。

複数対のｐ型半導体薄膜とｎ型半導体薄膜とを、ｐ型半導体薄膜及びｎ型半導体薄膜のそれぞれの膜面内方向の両端である第１端部と第２端部で電気的に接続して構成した熱電素子が特許文献１には記載されている。

特許文献１記載の熱電素子では、一対のｐ型半導体薄膜とｎ型半導体薄膜とが膜厚方向で積層されている。このため、特許文献１記載の熱電素子は、ｐ型半導体薄膜とｎ型半導体薄膜とを隣接して形成するよりも場所を少なくでき、薄膜熱電素子の小型化に有利である。

特開２００２−３３５０２１号公報

特許文献１記載の熱電素子では、ｐ型半導体薄膜に電気的接合層（内部電極層）および絶縁層を介してｎ型半導体薄膜を形成して積層している。このため、積層されるｎ型半導体薄膜の下地を最適な状態に確保できず、ｎ型半導体薄膜自体の本来有すべき特性に大きく影響を与えてしまう問題点がある。また、ｐ型半導体薄膜とｎ型半導体薄膜の積層順が反対の場合には、積層されるｐ型半導体薄膜の下地を最適な状態に確保できず、ｐ型半導体薄膜自体の本来有すべき特性に大きく影響を与えてしまう問題点がある。

本発明は、前記問題点を解決するべくなされたもので、ｐ型半導体薄膜およびｎ型半導体薄膜それぞれの本来有すべき性能を積層段階で損なわず適用が可能な薄膜熱電素子を提供することを目的とする。

本発明の薄膜熱電素子は、一対以上のｐ型半導体薄膜とｎ型半導体薄膜とが、前記ｐ型半導体薄膜及び前記ｎ型半導体薄膜のそれぞれの膜面内方向の両端である第１端部と第２端部のうちの少なくともいずれか一方の端部側で電気的に接続され、前記一対以上のｐ型半導体薄膜とｎ型半導体薄膜とが膜厚方向で積層され、前記ｐ型半導体薄膜と前記ｎ型半導体薄膜との境界面全面に、膜面内方向に一様な材料から構成される境界膜を備えていることを特徴とする。

ここで、「ｐ型半導体薄膜とｎ型半導体薄膜との境界面全面に、膜面内方向に一様な材料から構成される境界膜を備えている」とは、境界膜がｐ型半導体薄膜とｎ型半導体薄膜のうちのいずれか一方の膜の一部として境界面全面に形成されている場合の他、ｐ型半導体薄膜とｎ型半導体薄膜とは別個の境界膜が、ｐ型半導体薄膜とｎ型半導体薄膜との境界面に挿入されている場合も含む意味である。

これによれば、薄膜熱電素子のｐ型半導体薄膜とｎ型半導体薄膜との境界面全面に、膜面内方向に一様な材料から構成される境界膜が備えられている。このため、積層されるｐ型半導体薄膜またはｎ型半導体薄膜の下地を相応に適切な状態に確保することが可能となり、ｐ型半導体薄膜およびｎ型半導体薄膜それぞれの本来有すべき性能を積層段階で損なわず適用が可能となる。

さらに、本発明の薄膜熱電素子は、前記ｐ型半導体薄膜と前記ｎ型半導体薄膜のうちの少なくともいずれか一方の膜がエピタキシャル成長した膜であることを特徴とする。

さらに、本発明の薄膜熱電素子は、前記境界膜は、前記ｐ型半導体薄膜とｎ型半導体薄膜のうちの少なくともいずれか一方の膜を積層時にエピタキシャル成長可能とする膜であることを特徴とする。

さらに、本発明の薄膜熱電素子は、前記境界膜は、前記エピタキシャル成長した膜の母材の格子定数とほぼ同一の格子定数を備えることを特徴とする。

さらに、本発明の薄膜熱電素子は、前記境界膜の母材は、前記ｐ型半導体薄膜と前記ｎ型半導体薄膜のうちの少なくともいずれか一方の膜の母材と同じであることを特徴とする。

さらに、本発明の薄膜熱電素子は、前記境界膜は、前記ｐ型半導体薄膜と前記ｎ型半導体薄膜のうちのいずれか一方の膜の一部であることを特徴とする。

さらに、本発明の薄膜熱電素子は、前記境界膜は半導体であり、前記ｐ型半導体薄膜及び前記ｎ型半導体薄膜の間に形成される空乏層の厚みが前記境界膜の膜厚を下回らないことを特徴とする。

さらに、本発明の薄膜熱電素子は、前記ｐ型半導体薄膜及び前記ｎ型半導体薄膜はそれぞれ、前記境界膜よりも電気抵抗率の小さい膜を含むことを特徴とする。

さらに、本発明の薄膜熱電素子は、前記ｐ型半導体薄膜と前記ｎ型半導体薄膜熱電薄膜のうちの少なくともいずれか一方の膜が、超格子構造を有する多層膜であることを特徴とする。

さらに、本発明の薄膜熱電素子は、前記多層膜は、シリコンとゲルマニウムとの合金に不純物が添加されたＳｉＧｅ膜と、前記ＳｉＧｅ膜と交互に積層されるＳｉ膜とを備えることを特徴とする。

さらに、本発明の薄膜熱電素子は、前記境界膜は、Ｓｉ膜またはシリコンとゲルマニウムとの合金膜であることを特徴とする。

さらに、本発明の薄膜熱電素子は、前記境界膜は、Ｓｉ膜と、シリコンとゲルマニウムとの合金膜とを積層した多層膜であることを特徴とする。

さらに、本発明の薄膜熱電素子は、更に、前記ｐ型半導体薄膜及び前記ｎ型半導体薄膜の膜厚方向外側にそれぞれ配置されるとともに、前記第１端部に熱的に接続された第１伝熱部材と前記第２端部に熱的に接続された第２伝熱部材とを備えることを特徴とする。

さらに、本発明の薄膜熱電素子は、前記第１端部と前記第２端部のうちのいずれか一方の端部側に設けられ、前記ｐ型半導体薄膜と前記ｎ型半導体薄膜との電気的な接続をする内部電極と、前記ｐ型半導体薄膜における前記内部電極の設けられていない他方の端部側に設けられ、前記ｐ型半導体薄膜と外部との電気的な接続をする第１の外部電極と、前記ｎ型半導体薄膜における前記内部電極の設けられていない他方の端部側に設けられ、前記ｎ型半導体薄膜と外部との電気的な接続をする第２の外部電極と、を備え、前記内部電極と前記第１の外部電極との間の前記ｐ型半導体薄膜の膜抵抗、及び前記内部電極と前記第２の外部電極との間の前記ｎ型半導体薄膜の膜抵抗がそれぞれ、前記ｐ型半導体薄膜と前記ｎ型半導体薄膜との間の境界抵抗よりも低いことを特徴とする。

さらに、本発明の薄膜熱電素子は、前記第１端部と前記第２端部のうちのいずれか一方の端部側に設けられ、前記ｐ型半導体薄膜と前記ｎ型半導体薄膜との電気的な接続をする内部電極と、前記ｐ型半導体薄膜における前記内部電極の設けられていない他方の端部側に設けられ、前記ｐ型半導体薄膜と外部との電気的な接続をする第１の外部電極と、前記ｎ型半導体薄膜における前記内部電極の設けられていない他方の端部側に設けられ、前記ｎ型半導体薄膜と外部との電気的な接続をする第２の外部電極と、を備え、前記内部電極を介した前記ｐ型半導体薄膜と前記ｎ型半導体薄膜との間の接続抵抗と、前記ｐ型半導体薄膜と前記第１の外部電極との間の接続抵抗と、前記ｎ型半導体薄膜と前記第２の外部電極との間の接続抵抗とがそれぞれ、前記ｐ型半導体薄膜と前記ｎ型半導体薄膜との間の境界抵抗よりも低いことを特徴とする。

さらに、本発明の薄膜熱電素子は、前記ｐ型半導体薄膜と前記ｎ型半導体薄膜のうちのいずれか一方の膜上に前記ｎ型半導体薄膜と前記ｐ型半導体薄膜のうちの他方の膜が積層された状態で、前記他方の膜の前記第１端部と前記第２端部とが、前記膜面内方向で、前記一方の膜の前記第１端部と前記第２端部よりも内側にあるように形成されていることを特徴とする。

さらに、本発明の薄膜熱電素子は、前記第１端部と前記第２端部のうちのより低温とされる一方の端部側に前記内部電極が設けられていることを特徴とする。

この発明は、薄膜熱電素子において、ｐ型半導体薄膜およびｎ型半導体薄膜それぞれの本来有すべき性能を積層段階で損なわず適用が可能となるという効果を奏する。

実施形態１に係わる薄膜熱電素子の一例を示す模式図実施形態１の薄膜熱電素子の一対のｐ型半導体薄膜とｎ型半導体薄膜の積層部分の一例を示す模式図実施形態１の薄膜熱電素子の製造工程の一例を示す模式図実施形態１の薄膜熱電素子の製造工程の一例を示す模式図実施形態１の薄膜熱電素子の製造工程の一例を示す模式図実施形態１の薄膜熱電素子の製造工程の一例を示す模式図実施形態１の薄膜熱電素子の製造工程の一例を示す模式図実施形態１の薄膜熱電素子におけるｐ型熱電半導体薄膜とｎ型半導体薄膜との間の境界抵抗（ｐｎ接合抵抗）の合成膜抵抗に対する比率と相対最大出力電力との関係を示した模式図実施形態２に係わる薄膜熱電素子の一対のｐ型半導体薄膜とｎ型半導体薄膜の積層部分の一例を示す模式図実施形態３に係わる薄膜熱電素子の一対のｐ型半導体薄膜とｎ型半導体薄膜の積層部分の一例を示す模式図実施形態４に係わる薄膜熱電素子の一対のｐ型半導体薄膜とｎ型半導体薄膜の積層部分の一例を示す模式図

以下、添付図面を参照しつつ、本発明の実施の形態について詳細に説明する。以下の実施形態に記載した内容により本発明が限定されるものではない。また、以下に記載した構成要素には、当業者が容易に想定できるもの、実質的に同一のもの、均等の範囲のものが含まれる。さらに、以下に記載した構成要素は適宜組み合わせることが可能である。また、本発明の要旨を逸脱しない範囲で構成要素の種々の省略、置換又は変更を行うことができる。

（実施形態１）
最初に、本発明の実施形態１に係わる薄膜熱電素子１０の構成について、図１を用いて説明する。実施形態１の薄膜熱電素子１０は、図１に示す如く、一対のｐ型半導体薄膜１４とｎ型半導体薄膜２０とが、ｐ型半導体薄膜１４及びｎ型半導体薄膜２０の膜面内方向の長尺方向（図１に示すＸ方向）の両端である第１端部１６、２２と第２端部１８、２４のうちの第１端部１６、２２側で、互いに電気的に接続されて構成されている。

以下、詳細に説明する。薄膜熱電素子１０は、図１に示す如く、ｐ型半導体薄膜１４とｎ型半導体薄膜２０と第１伝熱部材３２と第２伝熱部材３４とを有する。

図１に示す如く、ｐ型半導体薄膜１４はｎ型半導体薄膜２０と対を成している。ｐ型半導体薄膜１４とｎ型半導体薄膜２０はそれぞれ、積層時にエピタキシャル成長した超格子構造を有する多層膜である。

具体的には、図２に示す如く、ｐ型半導体薄膜１４は、ボロン（Ｂ）が１０^１５ｃｍ^−３の濃度でドープされた、エピタキシャル成長した抵抗率１０Ω・ｃｍのシリコン（Ｓｉ）膜（膜厚１０ｎｍ、以下では単に膜１４ｍ１と称する）と、高濃度（１０^１８〜１０^１９ｃｍ^−３）のボロン（Ｂ）がドープされた、エピタキシャル成長したシリコンとゲルマニウムとの合金（ＳｉＧｅ）膜（膜厚１０ｎｍ、ゲルマニウムの組成比率は１０〜３５ａｔｏｍｉｃ％。以下では単に膜１４ｍ２と称する。）と、が交互に複数積層された多層膜である。ｎ型半導体薄膜２０は、アンチモン（Ｓｂ）が１０^１４ｃｍ^−３の濃度でドープされた、エピタキシャル成長した抵抗率１０Ω・ｃｍのｎ型のシリコン（Ｓｉｎ型）膜（膜厚１０ｎｍ、以下では単に膜２０ｍ１と称する）と、高濃度（１０^１８〜１０^１９ｃｍ^−３）のアンチモン（Ｓｂ）がドープされた、エピタキシャル成長したシリコンとゲルマニウムとの合金（ＳｉＧｅ）膜（膜厚１０ｎｍ、以下では単に膜２０ｍ２と称する）と、が交互に複数積層された多層膜である。なお、本明細書では、上記ドープされる材料やゲルマニウムなどの組成比率が５０ａｔｏｍｉｃ％未満の材料以外の材料を母材と称する。

図２に示す如く、シリコンの単結晶から切り出された基板１２に、最初にｎ型半導体薄膜２０の膜２０ｍ１が形成される。そして、ｎ型半導体薄膜２０の最上層にも、膜２０ｍ１が形成されている。次に、ｐ型半導体薄膜１４の膜１４ｍ２が形成されている。そして、ｐ型半導体薄膜１４の最上層にも、膜１４ｍ２が形成されている。

ここで、ｎ型半導体薄膜２０上にｐ型半導体薄膜１４が直接的に積層されている。このため、薄膜熱電素子１０は、ｐ型半導体薄膜１４とｎ型半導体薄膜２０との境界面全面に、膜面内方向に一様な材料から構成される膜２０ｍ１（境界膜２０Ａ）を備えている。即ち、境界膜２０Ａは、ｎ型半導体薄膜２０の一部であり、ｐ型半導体薄膜１４を積層時にエピタキシャル成長可能である。境界膜２０Ａの母材は、ｐ型半導体薄膜１４の母材であるシリコンと同じである。同時に、境界膜２０Ａは、シリコンを多く含むので、ｐ型半導体薄膜１４の母材であるシリコンの格子定数とほぼ同一の格子定数を備えている。ここで、ほぼ同一とは、格子定数の差異が、母材であるシリコンの格子定数の１．５％以内であることである。

膜１４ｍ２の電気抵抗率および膜２０ｍ２の電気抵抗率は、膜２０ｍ１の電気抵抗率よりも小さくなっている。つまり、ｐ型半導体薄膜１４は、境界膜２０Ａよりも電気抵抗率の小さい膜１４ｍ２を含んで構成され、ｎ型半導体薄膜２０は、境界膜２０Ａよりも電気抵抗率の小さい膜２０ｍ２を含んで構成されている。

図１に示す如く、ｐ型半導体薄膜１４の第１端部１６と第２端部１８との距離は、ｎ型半導体薄膜２０の第１端部２２と第２端部２４との距離よりも短くされている。そして、ｐ型半導体薄膜１４の第１端部１６と第２端部１８とが、膜面内方向（Ｘ方向）で、ｎ型半導体薄膜２０の第１端部２２と第２端部２４よりも内側にあるように形成されている。そして、ｐ型半導体薄膜１４とｎ型半導体薄膜２０とを電気的に接続する内部電極２６が第１端部１６、２２側に設けられている。また、ｐ型半導体薄膜１４と外部との電気的な接続をする第１の外部電極２８がｐ型半導体薄膜１４における第２端部１８側に設けられ、ｎ型半導体薄膜２０と外部との電気的な接続をする第２の外部電極３０がｎ型半導体薄膜２０における第２端部２４側に設けられている。

ここで、内部電極２６と第１の外部電極２８との間の距離と、内部電極２６と第２の外部電極３０との間の距離と、ｐ型半導体薄膜１４の膜厚と、ｎ型半導体薄膜２０の膜厚とは、次の条件に基づき定められている。その条件とは、内部電極２６と第１の外部電極２８との間のｐ型半導体薄膜１４の膜抵抗、及び内部電極２６と第２の外部電極３０との間のｎ型半導体薄膜２０の膜抵抗がそれぞれ、ｐ型半導体薄膜１４とｎ型半導体薄膜２０との間の境界抵抗よりも低い、というものである。本実施形態においては、例えばｐ型半導体薄膜１４及びｎ型半導体薄膜２０のそれぞれの電気抵抗率が１ｍΩ・ｃｍで、それぞれの膜厚を５μｍとした場合には、内部電極２６と第１の外部電極２８との間の距離および内部電極２６と第２の外部電極３０との間の距離を５００μｍ以下とすることが望ましい。

また、内部電極２６と第１の外部電極２８と第２の外部電極３０の大きさは、次の条件に基づき定められている。その条件とは、内部電極２６を介したｐ型半導体薄膜１４とｎ型半導体薄膜２０との間の接続抵抗と、ｐ型半導体薄膜１４と第１の外部電極２８との間の接続抵抗と、ｎ型半導体薄膜２０と第２の外部電極３０との間の接続抵抗とがそれぞれ、ｐ型半導体薄膜１４とｎ型半導体薄膜２０との間の境界抵抗よりも低い、というものである。

また、ｐ型半導体薄膜１４及びｎ型半導体薄膜２０の間に形成される空乏層の厚みが、境界膜１２Ａの膜厚を下回らないことが好ましい。

第１伝熱部材３２と第２伝熱部材３４はそれぞれ、ｐ型半導体薄膜１４及びｎ型半導体薄膜２０の膜厚方向（Ｙ方向）外側に、ｐ型半導体薄膜１４及びｎ型半導体薄膜２０を挟むように配置されている。同時に、第１伝熱部材３２は、内部電極２６に直接的に当接している。また、第２伝熱部材３４は、第２端部１８、２４の下方に、ｎ型半導体薄膜２０に直接的に当接して配置されている。即ち、第１伝熱部材３２は第１端部１６、２２に熱的に接続され、第２伝熱部材３４は第２端部１８、２４に熱的に接続されている。なお、第１伝熱部材３２は、内部電極２６以外からの大気などを介した熱伝導を低減するために、内部電極２６に当接する部分３２Ａのみを凸形状としている。また、半導体薄膜のＸ方向での温度差が生じやすいように、第２端部１８、２４付近のみのｎ型半導体薄膜２０に第２伝熱部材３４が当接されている。つまり、半導体薄膜のＸ方向は温度勾配の方向である。

なお、第１伝熱部材３２、第２伝熱部材３４は、例えばシリコン基板などを用いることができる。第１伝熱部材３２については、内部電極２６との密着性だけを考慮すればよいので、熱伝導率の高いセラミック材料（アルミナや窒化アルミなど）や内部電極との導通を回避するための絶縁処理を施した金属などを用いることもできる。第２伝熱部材３４は、例えば孔３４Ａが形成された基板１２の一部を用いることができる。

次に、薄膜熱電素子１０の製造方法について、図３を用いて説明する。

最初に、基板１２上に、上述した超格子構造を有する多層膜のｎ型半導体薄膜２０を、大気を遮断した環境でエピタキシャル成長させる。このとき、ｎ型半導体薄膜２０の母材がシリコンであるので、ｎ型半導体薄膜２０は、（シリコン）基板１２の格子に倣い、整然とエピタキシャル成長する。即ち、ｎ型半導体薄膜２０の多層膜における各層が整然とエピタキシャル成長し、各層の界面の乱れを回避することができる。

次に、膜表面を大気に触れさせることなく、同様に上述した超格子構造を有する多層膜のｐ型半導体薄膜１４を直接的にｎ型半導体薄膜２０上にエピタキシャル成長させて、一対のｐ型半導体薄膜１４とｎ型半導体薄膜２０とを膜厚方向（Ｙ方向）で積層する（図３Ａ）。なお、このとき、ｐ型半導体薄膜１４とｎ型半導体薄膜２０との境界面全面に、膜面内方向に一様な材料から構成される、ｎ型半導体薄膜２０の一部とされている境界膜２０Ａが備えられる。ここで、境界膜２０Ａは、ｎ型半導体薄膜２０の一部とされていることから、境界膜２０Ａにおいても整然とエピタキシャル成長がなされている。境界膜２０Ａの母材とｐ型半導体薄膜１４の母材とは共にシリコンで共通しており、格子定数がほぼ同一である。このため、ｐ型半導体薄膜１４も境界膜２０Ａの格子に倣い、整然とエピタキシャル成長する。

次に、ｎ型半導体薄膜２０とｐ型半導体薄膜１４をエッチングして、ｎ型半導体薄膜２０の第１端部２２と第２端部２４とを形成し、ｐ型半導体薄膜１４の第１端部１６と第２端部１８とを形成する（図３Ｂ）。即ち、ｐ型半導体薄膜１４の第１端部１６と第２端部１８とが、膜面内方向（Ｘ方向）で、ｎ型半導体薄膜２０の第１端部２２と第２端部２４よりも内側にくるように、第１端部２２と第２端部２４とをエッチングで形成する。なお、ここでエッチング処理は、上記の端部を形成するのみでなく、ｐ型半導体薄膜１４とｎ型半導体薄膜２０とを所定の形状にパターニングするためのものである。

次に、ｐ型半導体薄膜１４及びｎ型半導体薄膜２０の第１端部１６、２２側に、ｐ型半導体薄膜１４とｎ型半導体薄膜２０との電気的な接続をする内部電極２６を設け、ｐ型半導体薄膜１４の第２端部１８側に、ｐ型半導体薄膜１４と外部との電気的な接続をする第１の外部電極２８を設け、ｎ型半導体薄膜２０の第２端部２４側に、ｎ型半導体薄膜２０と外部との電気的な接続をする第２の外部電極３０を設ける（図３Ｃ）。第１の外部電極２８および第２の外部電極３０に対しては、それぞれ、更に外部へ電力を取り出すための配線が接続される。

次に、第１伝熱部材３２を内部電極２６に接合する（図３Ｄ）。なお、同時に、第１伝熱部材３２を機械的に支持するとともに、基板１２からの熱の流入を最低限に抑制可能な図示しない断熱部材を基板１２と第１伝熱部材３２との間に設けても良い。

次に、第２端部１８、２４付近のみのｎ型半導体薄膜２０に基板１２が当接するように、孔３４Ａがエッチングにより設けられる（図３Ｅ）。孔３４Ａが設けられた基板１２の一部は第２伝熱部材３４として機能する。

次に、薄膜熱電素子１０の動作について説明する。

例えば、第２伝熱部材３４の温度を上昇させて、第１伝熱部材３２との間に温度差を設ける。すると、第１伝熱部材３２、第２伝熱部材３４の熱抵抗に従い、第１伝熱部材３２と第２伝熱部材３４の温度がそれぞれ、第１端部１６、２２と第２端部１８、２４とに伝わる。即ち、第１端部１６、２２が第２端部１８、２４よりも低温とされて、ｐ型半導体薄膜１４及びｎ型半導体薄膜２０の膜面内方向（Ｘ方向）において温度差が生じる。このため、ｐ型半導体薄膜１４及びｎ型半導体薄膜２０で、ゼーベック効果により起電力が生じる。本実施形態では、例えば、温度差として数百度を想定したときに、１Ｖに近い電圧を得ることができる。

このように、本実施形態では、一対のｐ型半導体薄膜１４とｎ型半導体薄膜２０とが膜厚方向（Ｙ方向）で積層されることで、薄膜熱電素子１０の小型化が可能である。加えて、薄膜熱電素子１０はｐ型半導体薄膜１４とｎ型半導体薄膜２０との境界面全面に、膜面内方向に一様な材料から構成される境界膜２０Ａを備えている。このため、積層されるｐ型半導体薄膜１４の下地を相応に適切な状態に確保することが可能となり、ｐ型半導体薄膜１４の本来有すべき性能を積層段階で損なわず適用が可能となる。また、本実施形態においては、境界膜２０Ａはｎ型半導体薄膜２０の一部とされている。このため、本実施形態においては、工数増加を伴わずに低コスト化が可能となるとともに、製造工程の途中で大気への暴露をしないで済むため、積層されるｐ型半導体薄膜１４の下地を最適な状態に確保することも可能となる。

また、本実施形態においては、ｐ型半導体薄膜１４とｎ型半導体薄膜２０とがエピタキシャル成長した膜である。そして、更に、ｐ型半導体薄膜１４とｎ型半導体薄膜２０とが、超格子構造を有する多層膜である。このため、薄膜熱電素子１０の性能指数を極めて高くすることができるので、より高効率な薄膜熱電素子１０を実現することができる。同時に、薄膜熱電素子１０の小型化に更に有利となり、膜形成のための材料を極めて少なくすることができる。

また、本実施形態においては、境界膜２０Ａは、ｎ型半導体薄膜２０の一部とされ、エピタキシャル成長した膜である。このため、積層時には境界膜２０Ａの格子定数とほぼ同じ格子定数を有する膜を容易にエピタキシャル成長させることができる。ここで、境界膜２０Ａの母材は、ｐ型半導体薄膜１４の母材と同じシリコンであるので、境界膜２０Ａはそのシリコンの格子定数とほぼ同一の格子定数を備えている。即ち、境界膜２０Ａとエピタキシャル成長したｐ型半導体薄膜１４との格子整合が良好であり、エピタキシャル成長したｐ型半導体薄膜１４の膜質は良好で、より高い性能指数を得ることができる。同時に、母材が同一なので材料や工程条件の兼用化が可能である。

また、本実施形態においては、薄膜熱電素子１０は、ｐ型半導体薄膜１４及びｎ型半導体薄膜２０の膜厚方向（Ｙ方向）外側にそれぞれ配置されるとともに、第１端部１６、２２に熱的に接続された第１伝熱部材３２と第２端部１８、２４に熱的に接続された第２伝熱部材３４とを備えている。ここで、ｐ型半導体薄膜１４及びｎ型半導体薄膜２０の膜厚自体は薄い。このため、膜面内方向（Ｘ方向）に第１伝熱部材と第２伝熱部材とを設ける場合に比べて、薄膜熱電素子１０を、より小さくすることができる。

また、本実施形態においては、内部電極２６と第１の外部電極２８との間のｐ型半導体薄膜１４及び内部電極２６と第２の外部電極３０との間のｎ型半導体薄膜２０の膜抵抗がそれぞれ、ｐ型半導体薄膜１４とｎ型半導体薄膜２０との間の境界抵抗よりも低くされている。このため、より高い性能の薄膜熱電素子１０を得ることができる。

図４には、ｐｎ接合抵抗の合成膜抵抗に対する抵抗比率を横軸とした相対最大出力電力（ｐｎ間が絶縁されている場合を１とする）が示されている。なお、ｐｎ接合抵抗とは、ｐ型半導体薄膜１４とｎ型半導体薄膜２０との間の境界抵抗である。また、合成膜抵抗とは、内部電極２６と第１の外部電極２８との間のｐ型半導体薄膜１４の膜抵抗と内部電極２６と第２の外部電極３０との間のｎ型半導体薄膜２０の膜抵抗との和である。ここで、図４から、例えば合成膜抵抗がｐｎ接合抵抗（境界抵抗）よりも十分小さい（ｐｎ接合抵抗が合成膜抵抗よりも十分大きい）のであれば、ｐ型半導体薄膜１４とｎ型半導体薄膜２０との間が完全に絶縁状態とされていなくても出力電力をそれほど低下させないことがわかる。即ち、完全な絶縁状態を構成することに拘らずに、ｐ型半導体薄膜１４とｎ型半導体薄膜２０の性能向上を図ることも、高い性能の薄膜熱電素子１０を実現する有力な手段であることがわかる。本実施形態では、ｐ型半導体薄膜１４とｎ型半導体薄膜２０とを膜質の劣化を防止できる条件で形成することで、結果的に高い性能の薄膜熱電素子１０を実現することが可能となっている。

ｐｎ接合抵抗に寄与する伝導キャリアに対するエネルギー障壁は、ｐ型半導体薄膜１４とｎ型半導体薄膜２０との間で形成されるｐｎ接合の空乏層に生じ、空乏層厚みが薄い場合には空乏層を伝導キャリアがトンネルするトンネル電流によるリーク電流が大きくなるため、空乏層の厚みは可能な限り厚くすることが望ましい。しかしながら、空乏層がキャリア濃度の比較的高いｐ型半導体薄膜１４とｎ型半導体薄膜２０とで挟まれている結果として、空乏層厚みの上限は、ほぼ、境界膜２０Ａの膜厚で規定されるため、境界膜２０Ａの不純物濃度は、空乏層厚みが境界膜２０Ａの膜厚を下回らない程度に低濃度であればよく、極端に不純物濃度を低減する必要はない。このことは境界膜２０Ａの成膜条件に対する要求を緩和する。

また、本実施形態においては、内部電極２６を介したｐ型半導体薄膜１４とｎ型半導体薄膜２０との間の接続抵抗と、ｐ型半導体薄膜１４と第１の外部電極２８との間の接続抵抗と、ｎ型半導体薄膜２０と第２の外部電極３０との間の接続抵抗とがそれぞれ、ｐ型半導体薄膜１４とｎ型半導体薄膜２０との間の境界抵抗よりも低い。このため、より高い性能の薄膜熱電素子１０を得ることができる。本実施形態では、例えば発電用途として適用すると、上記条件を満たすことにより、ｐ型半導体薄膜１４とｎ型半導体薄膜２０との間で短絡して流れる電流よりも第１の外部電極２８および第２の外部電極３０から取り出せる電流を、より大きくすることができる。

また、本実施形態においては、ｎ型半導体薄膜２０上にｐ型半導体薄膜１４が積層された状態で、ｐ型半導体薄膜１４の第１端部１６と第２端部１８とが、前記膜面内方向（Ｘ方向）で、ｎ型半導体薄膜２０の第１端部２２と第２端部２４よりも内側にあるように形成されている。このため、ｐ型半導体薄膜１４及びｎ型半導体薄膜２０の第１端部１６、２２同士、及び第２端部１８、２４同士が重なることなく、内部電極２６と、ｐ型半導体薄膜１４及びｎ型半導体薄膜２０とのそれぞれの接合面積を第１端部におけるそれぞれの膜の断面積（Ｘ方向に垂直な面による断面の面積）よりも大きくすることが可能であり、ｐ型半導体薄膜１４と第１の外部電極２８との接合面積をｐ型半導体薄膜１４の第２端部１８における膜の断面積（Ｘ方向に垂直な面による断面の面積）よりも大きくすることが可能であり、ｎ型半導体薄膜２０と第２の外部電極３０との接合面積をｎ型半導体薄膜２０の第２端部２４における膜の断面積（Ｘ方向に垂直な面による断面の面積）よりも大きくすることが可能であり、第１の外部電極２８と第２の外部電極３０との間の短絡を防止することも容易である。即ち、内部電極２６を介したｐ型半導体薄膜１４とｎ型半導体薄膜２０との間の接続抵抗と、ｐ型半導体薄膜１４と第１の外部電極２８との間の接続抵抗と、ｎ型半導体薄膜２０と第２の外部電極３０との間の接続抵抗とを低減することが可能であるとともに、電極形成を容易とすることができる。

また、本実施形態においては、第１端部１６、２２と第２端部１８、２４のうちのより低温とされる第１端部１６、２２側で、内部電極２６によってｐ型半導体薄膜１４とｎ型半導体薄膜２０との電気的な接続がなされている。このため、境界膜２０Ａに印加される電界の方向がｐｎ接合の逆バイアス方向となるため、順バイアス方向の場合と比較してリーク電流を抑制でき、熱電変換効率ロスを低減することができる。

即ち、本実施形態は、ｐ型半導体薄膜１４、ｎ型半導体薄膜２０それぞれの本来有すべき性能を積層段階で損なわず適用が可能となるという効果を奏する。

本発明について本実施形態を挙げて説明したが、本発明は本実施形態に限定されるものではない。即ち本発明の要旨を逸脱しない範囲においての改良並びに設計の変更が可能なことは言うまでも無い。

例えば、実施形態１においては、境界膜２０Ａがｎ型半導体薄膜２０の一部である膜２０ｍ１（エピタキシャル成長した抵抗率１０Ω・ｃｍのｎ型のシリコン（Ｓｉｎ型）膜（膜厚１０ｎｍ））であったが、本発明はこれに限定されない。例えば、ｐ型半導体薄膜とｎ型半導体薄膜とが実施形態１と同一であっても、実施形態２〜実施形態４の如くであってもよい。

（実施形態２）
本実施形態は、図５に示す如く、ｐ型半導体薄膜３８の最初の膜を、ボロンドープされた、エピタキシャル成長した抵抗率１０Ω・ｃｍのシリコン（Ｓｉｐ型）膜（膜厚１０ｎｍ、実施形態１の膜１４ｍ１と同じ構成の膜であり、以下では単に膜３８ｍ１と称する）としており、この膜を境界膜３８Ａとしている。そして、ｐ型半導体薄膜３８の２番目の膜を、高濃度にボロン（Ｂ）がドープされた、エピタキシャル成長したシリコンとゲルマニウムとの合金（ＳｉＧｅ）膜（膜厚１０ｎｍ、実施形態１の膜１４ｍ２と同じ構成の膜であり、以下では単に膜３８ｍ２と称する）としている。ｐ型半導体薄膜３８は、膜３８ｍ１と膜３８ｍ２とが交互に複数積層された多層膜である。ｐ型半導体薄膜３８の最上層には、膜３８ｍ２が形成されている。

ｎ型半導体薄膜４０は、高濃度にアンチモン（Ｓｂ）ドープされた、エピタキシャル成長したシリコンとゲルマニウムとの合金（ＳｉＧｅ）膜（膜厚１０ｎｍ、実施形態１の膜２０ｍ２と同じ構成の膜であり、以下では単に膜４０ｍ２と称する）と、アンチモン（Ｓｂ）ドープされた、エピタキシャル成長した抵抗率１０Ω・ｃｍのｎ型のシリコン（Ｓｉｎ型）膜（膜厚１０ｎｍ、実施形態１の膜２０ｍ１と同じ構成の膜であり、以下では単に膜４０ｍ１と称する）と、が交互に複数積層された多層膜である。図５に示す如く、シリコンの単結晶から切り出された基板１２に、最初にｎ型半導体薄膜４０の膜４０ｍ２が形成される。そして、ｎ型半導体薄膜４０の最上層にも、膜４０ｍ２が形成されている。実施形態２のその他の構成は、実施形態１と同じである。

（実施形態３）
本実施形態は、図６に示す如く、実施形態１における境界膜２０Ａと同一の材質の膜を膜厚を変えて境界膜５４Ａとしたものである。本実施形態では、境界膜５４Ａは、エピタキシャル成長した抵抗率１０Ω・ｃｍのｎ型のシリコン（Ｓｉｎ型）膜（膜厚３０ｎｍ）である。この場合にあっても、ｎ型半導体薄膜５４の材料と境界膜５４Ａの材料を兼用でき、薄膜熱電素子の製造工数の増加を抑えることができる。同時に、境界膜５４Ａの膜厚が３０ｎｍと実施形態１の境界膜２０Ａの膜厚１０ｎｍよりも厚いため、ｐ型半導体薄膜４８とｎ型半導体薄膜５４の間のキャリアのトンネル伝導を抑制することができる。このため、より高効率な薄膜熱電素子を実現することができる。

（実施形態４）
本実施形態では、図７に示す如く、ｐ型半導体薄膜７２とｎ型半導体薄膜７４の各層の材質とは異なるものの母材が同一である境界膜７４Ａが形成されている。具体的には、実施形態２における境界膜３８Ａにかえて境界膜７４Ａが形成されており、境界膜７４Ａは、エピタキシャル成長した抵抗率１０Ω・ｃｍ以上のシリコンとゲルマニウムとの合金（ＳｉＧｅ）膜（膜厚１０ｎｍ以上、ゲルマニウムの組成比率は１０〜３５ａｔｏｍｉｃ％。）である。その他の膜構成は実施形態２と同じである。本実施形態では、ｎ型半導体薄膜７４の最上層を、シリコンとゲルマニウムとの合金（ＳｉＧｅ）をエピタキシャル成長させてそこに高濃度にアンチモン（Ｓｂ）をドープした膜（膜厚１０ｎｍ）とし、次に境界膜７４Ａを積層し、次にｐ型半導体薄膜７２の最初の膜として、シリコンとゲルマニウムとの合金（ＳｉＧｅ）をエピタキシャル成長させてそこに高濃度にボロン（Ｂ）をドープした膜（膜厚１０ｎｍ）を形成している。

この場合にも、ｐ型半導体薄膜７２と境界膜７４Ａの母材が同一で格子定数がほぼ同一なので、ｐ型半導体薄膜７２の膜質を良好にすることができる。同時に、境界膜７４Ａがシリコンとゲルマニウムとの合金からなるため、シリコンと比較して熱伝導率が低く、境界膜７４Ａの膜厚を１０ｎｍ以上に厚くしても、境界膜の材質がシリコンである場合よりも、膜全体の熱伝導の増大を抑制することが出来る。このため、より高効率な薄膜熱電素子を実現することができる。

上記実施形態１〜４においては、一対のｐ型半導体薄膜とｎ型半導体薄膜とで、薄膜熱電素子が構成されていたが、本発明はこれに限定されず、一対以上のｐ型半導体薄膜とｎ型半導体薄膜とを備えていればよい。その際に、ｐ型半導体薄膜とｎ型半導体薄膜のいずれから積層がなされてもよい。なお、複数対のｐ型半導体薄膜とｎ型半導体薄膜とを備えていれば、その対の数に応じて（ゼーベック効果を用いる場合には）起電力を増加させることが可能となる。

また、上記実施形態１〜４においては、ｐ型半導体薄膜とｎ型半導体薄膜とが、エピタキシャル成長した膜で且つ超格子構造を有する多層膜とされていたが、本発明はこれに限定されない。例えば、ｐ型半導体薄膜とｎ型半導体薄膜のいずれかだけがエピタキシャル成長していてもよいし、いずれかが、膜の積層方向にはエピタキシャルであるが、膜面内方向でみれば多結晶である、局所エピタキシャル成長膜でもよい。更に、エピタキシャル成長した膜であっても、必ずしも超格子構造を有する多層膜とされていなくてよい。上記実施形態１〜４では、良好な熱電特性を備える薄膜の一例が、エピタキシャル成長した膜や超格子構造を有する多層膜であって、相応に良好な熱電特性を備えるその他の薄膜を排除するものではない。なお、上記実施形態１〜４の場合には、薄膜熱電素子を確実に高効率とすることができる。

また、上記実施形態１〜４においては、境界膜の母材がｐ型半導体薄膜とｎ型半導体薄膜を構成する母材と同一とされ、更に、境界膜の格子定数がｐ型半導体薄膜とｎ型半導体薄膜を構成する母材の格子定数とほぼ同一とされていたが、本発明はこれに限定されない。例えば、境界膜の母材は必ずしもｐ型半導体薄膜とｎ型半導体薄膜を構成する母材と同一とされていなくてもよい。更に、境界膜の格子定数は必ずしもｐ型半導体薄膜とｎ型半導体薄膜を構成する母材とほぼ同一とされていなくてもよい（なお、母材が同一でなくても格子定数がほぼ同一となる場合もある）。上記実施形態１〜４では、良好な熱電特性を備える積層薄膜のための下地としての一例として、境界膜に母材の同一性や格子定数の一致を求めたものであって、良好な熱電特性を備える積層薄膜のための他の下地の可能性を排除するものではない。なお、上記実施形態１〜４の場合には、ｐ型半導体薄膜及びｎ型半導体薄膜の膜質を確実に向上させることができる。

また、上記実施形態１〜４においては、境界膜は単層の膜であるが、境界膜を多層膜としてもよい。例えば、境界膜は、Ｓｉ膜と、シリコンとゲルマニウムとの合金膜とを積層した多層膜であってもよい。

また、上記実施形態１〜４においては、ｐ型半導体薄膜及びｎ型半導体薄膜の膜厚方向（Ｙ方向）外側にそれぞれ配置されるとともに、第１端部に熱的に接続された第１伝熱部材と第２端部に熱的に接続された第２伝熱部材とを備えていたが、本発明はこれに限定されない。例えば、第１伝熱部材と第２伝熱部材が膜面内方向に配置されてもよい。なお、上記実施形態１〜４の場合には、薄膜熱電素子を、より小さくすることができる。

また、上記実施形態１〜４においては、ｎ型半導体薄膜上にｐ型半導体薄膜が積層された状態で、ｐ型半導体薄膜の第１端部と第２端部とが、膜面内方向（Ｘ方向）で、ｎ型半導体薄膜の第１端部と第２端部よりも内側にあるように形成されていたが、本発明はこれに限定されない。例えばｐ型半導体薄膜とｎ型半導体薄膜の第１端部同士、およびｐ型半導体薄膜とｎ型半導体薄膜の第２端部同士が重なった状態で、ｐ型半導体薄膜からｎ型半導体薄膜までを貫通して電気的な接続を行ってもよい。なお、上記実施形態１〜４の場合には、内部電極と外部電極を設けるのが容易となる。

また、上記実施形態１〜４においては、第１端部と第２端部のうちのより低温とされる第１端部側に内部電極が設けられて、ｐ型半導体薄膜とｎ型半導体薄膜との電気的な接続がなされていたが、本発明ではこれに限定されず、第２端部のほうがより低温とされてもよい。この場合にはｐ型半導体薄膜とｎ型半導体薄膜との間に形成されるｐｎ接合が順バイアス状態となる（境界膜に印加される電界の方向がｐｎ接合の順バイアス方向となる）が、第１端部と第２端部との間の温度差が十分小さく、順バイアス方向にｐｎ接合に印加される電圧がｋ_Ｂ×Ｔ／ｅ（ｋ_Ｂはボルツマン定数、Ｔは絶対温度、ｅは電荷素量）よりも小さい場合には、上記実施形態１〜４に比較してリーク電流の増大は小さい。なお、上記実施形態１〜４の場合には、内部電極における熱電変換効率のロスを低減することができる。

本発明の薄膜熱電素子は、薄膜特性を損なわずに薄膜を積層して構成した熱電素子であって、ゼーベック効果により生じた起電力を利用した発電素子やセンサーなどに好適であるが、ペルチェ効果を用いた冷却用途にも利用可能である。

１０…薄膜熱電素子
１２…基板
１４、３８、４８、７２…ｐ型半導体薄膜
１６、２２…第１端部
１８、２４…第２端部
２０、４０、５４、７４…ｎ型半導体薄膜
２０Ａ、３８Ａ、５４Ａ、７４Ａ…境界膜
２６…内部電極
２８…第１の外部電極
３０…第２の外部電極
３２…第１伝熱部材
３４…第２伝熱部材

Claims

一対以上のｐ型半導体薄膜とｎ型半導体薄膜とが、前記ｐ型半導体薄膜及び前記ｎ型半導体薄膜のそれぞれの膜面内方向の両端である第１端部と第２端部のうちの少なくともいずれか一方の端部側で電気的に接続され、
前記一対以上のｐ型半導体薄膜とｎ型半導体薄膜とが膜厚方向で積層され、
前記ｐ型半導体薄膜と前記ｎ型半導体薄膜との境界面全面に、膜面内方向に一様な材料から構成される境界膜を備えていることを特徴とする薄膜熱電素子。
請求項１において、
前記ｐ型半導体薄膜と前記ｎ型半導体薄膜のうちの少なくともいずれか一方の膜がエピタキシャル成長した膜であることを特徴とする薄膜熱電素子。
請求項２において、
前記境界膜は、前記ｐ型半導体薄膜とｎ型半導体薄膜のうちの少なくともいずれか一方の膜を積層時にエピタキシャル成長可能とする膜であることを特徴とする薄膜熱電素子。
請求項３において、
前記境界膜は、前記エピタキシャル成長した膜の母材の格子定数とほぼ同一の格子定数を備えることを特徴とする薄膜熱電素子。
請求項１乃至４のいずれかにおいて、
前記境界膜の母材は、前記ｐ型半導体薄膜と前記ｎ型半導体薄膜のうちの少なくともいずれか一方の膜の母材と同じであることを特徴とする薄膜熱電素子。
請求項１乃至５のいずれかにおいて、
前記境界膜は、前記ｐ型半導体薄膜と前記ｎ型半導体薄膜のうちのいずれか一方の膜の一部であることを特徴とする薄膜熱電素子。
請求項１乃至６のいずれかにおいて、
前記境界膜は半導体であり、前記ｐ型半導体薄膜及び前記ｎ型半導体薄膜の間に形成される空乏層の厚みが前記境界膜の膜厚を下回らないことを特徴とする薄膜熱電素子。
請求項１乃至７のいずれかにおいて、
前記ｐ型半導体薄膜及び前記ｎ型半導体薄膜はそれぞれ、前記境界膜よりも電気抵抗率の小さい膜を含むことを特徴とする薄膜熱電素子。
請求項１乃至８のいずれかにおいて、
前記ｐ型半導体薄膜と前記ｎ型半導体薄膜のうちの少なくともいずれか一方の膜が、超格子構造を有する多層膜であることを特徴とする薄膜熱電素子。
請求項９において、
前記多層膜は、シリコンとゲルマニウムとの合金に不純物が添加されたＳｉＧｅ膜と、前記ＳｉＧｅ膜と交互に積層されるＳｉ膜とを備えることを特徴とする薄膜熱電素子。
請求項１０において、
前記境界膜は、Ｓｉ膜またはシリコンとゲルマニウムとの合金膜であることを特徴とする薄膜熱電素子。
請求項１０において、
前記境界膜は、Ｓｉ膜と、シリコンとゲルマニウムとの合金膜とを積層した多層膜であることを特徴とする薄膜熱電素子。
請求項１乃至１２のいずれかにおいて、更に、
前記ｐ型半導体薄膜及び前記ｎ型半導体薄膜の膜厚方向外側にそれぞれ配置されるとともに、前記第１端部に熱的に接続された第１伝熱部材と前記第２端部に熱的に接続された第２伝熱部材とを備えることを特徴とする薄膜熱電素子。
請求項１乃至１３のいずれかにおいて、
前記第１端部と前記第２端部のうちのいずれか一方の端部側に設けられ、前記ｐ型半導体薄膜と前記ｎ型半導体薄膜との電気的な接続をする内部電極と、
前記ｐ型半導体薄膜における前記内部電極の設けられていない他方の端部側に設けられ、前記ｐ型半導体薄膜と外部との電気的な接続をする第１の外部電極と、
前記ｎ型半導体薄膜における前記内部電極の設けられていない他方の端部側に設けられ、前記ｎ型半導体薄膜と外部との電気的な接続をする第２の外部電極と、を備え、
前記内部電極と前記第１の外部電極との間の前記ｐ型半導体薄膜の膜抵抗、及び前記内部電極と前記第２の外部電極との間の前記ｎ型半導体薄膜の膜抵抗がそれぞれ、前記ｐ型半導体薄膜と前記ｎ型半導体薄膜との間の境界抵抗よりも低いことを特徴とする薄膜熱電素子。
請求項１乃至１４のいずれかにおいて、
前記第１端部と前記第２端部のうちのいずれか一方の端部側に設けられ、前記ｐ型半導体薄膜と前記ｎ型半導体薄膜との電気的な接続をする内部電極と、
前記ｐ型半導体薄膜における前記内部電極の設けられていない他方の端部側に設けられ、前記ｐ型半導体薄膜と外部との電気的な接続をする第１の外部電極と、
前記ｎ型半導体薄膜における前記内部電極の設けられていない他方の端部側に設けられ、前記ｎ型半導体薄膜と外部との電気的な接続をする第２の外部電極と、を備え、
前記内部電極を介した前記ｐ型半導体薄膜と前記ｎ型半導体薄膜との間の接続抵抗と、前記ｐ型半導体薄膜と前記第１の外部電極との間の接続抵抗と、前記ｎ型半導体薄膜と前記第２の外部電極との間の接続抵抗とがそれぞれ、前記ｐ型半導体薄膜と前記ｎ型半導体薄膜との間の境界抵抗よりも低いことを特徴とする薄膜熱電素子。
請求項１乃至１５のいずれかにおいて、
前記ｐ型半導体薄膜と前記ｎ型半導体薄膜のうちのいずれか一方の膜上に前記ｎ型半導体薄膜と前記ｐ型半導体薄膜のうちの他方の膜が積層された状態で、前記他方の膜の前記第１端部と前記第２端部とが、前記膜面内方向で、前記一方の膜の前記第１端部と前記第２端部よりも内側にあるように形成されていることを特徴とする薄膜熱電素子。
請求項１４または１５において、
前記第１端部と前記第２端部のうちのより低温とされる一方の端部側に前記内部電極が設けられていることを特徴とする薄膜熱電素子。