JP2017117961A - スイッチング素子 - Google Patents

Abstract

【課題】高いオフ耐圧を実現することができる技術を開示する。
【解決手段】半導体基板１０内には、ｎ型のソース領域２０と、ｐ型のボディ領域３０と、ｎ型のドレイン領域４０と、ｎ型のドリフト領域５０と、ｐ型の中間領域６０と、ｐ型の接続領域７０が設けられる。中間領域６０は、半導体基板１０の上面に臨む範囲に設けられており、ドリフト領域５０に接しており、ドリフト領域５０によってボディ領域３０及びドレイン領域４０から分離されている。接続領域７０は、中間領域６０とボディ領域３０とを接続している。スイッチング素子２は、さらに、ソース領域２０とボディ領域３０に接続されているソース電極９０と、ドレイン領域４０に接続されているドレイン電極１１０と、ソース領域２０とドリフト領域５０を分離している部分のボディ領域３０を覆うゲート絶縁膜８０と、ゲート絶縁膜８０上に配置されているゲート電極１００を有している。
【選択図】図１

Description

本明細書で開示する技術は、スイッチング素子に関する。

特許文献１には、スイッチング素子が開示されている。このスイッチング素子は、ドリフト領域内に、半導体基板の上面に臨む範囲に設けられているフローティング領域を備えている。このスイッチング素子では、フローティング領域を備えることによって、ドリフト領域のｎ型不純物濃度を従来よりも高くし得る。そして、ドリフト領域のｎ型不純物濃度を高くすることにより、オン抵抗の低減を図っている。

特表２００４−５０８６９７号公報

特許文献１のスイッチング素子をオフすると、ドレイン領域の電位が上昇する。すると、フローティング領域の電位が、ドレイン領域の電位の影響を受けて上昇し、フローティング領域とドリフト領域との電位差が小さくなってしまう場合がある。そのような場合、スイッチング素子のオフ時に、ドリフト領域内で空乏層が十分に広がらず、必要な耐圧を確保できない場合がある。

本明細書では、高いオフ耐圧を実現することができる技術を開示する。

本明細書が開示するスイッチング素子は、半導体基板内の半導体基板の上面に臨む範囲に設けられている第１導電型のソース領域と、半導体基板内の上面に臨む範囲に設けられており、ソース領域に接している第２導電型のボディ領域と、半導体基板内の上面に臨む範囲に設けられており、ボディ領域に接しており、ボディ領域によってソース領域から分離されている第１導電型のドリフト領域と、半導体基板内の上面に臨む範囲に設けられており、ドリフト領域に接しており、ドリフト領域によってボディ領域から分離されており、ドリフト領域よりも第１導電型不純物濃度が高い第１導電型のドレイン領域と、半導体基板内の上面に臨む範囲に設けられており、ドリフト領域に接しており、ドリフト領域によってボディ領域及びドレイン領域から分離されている第２導電型の中間領域と、半導体基板内に設けられており、中間領域とボディ領域とを接続している第２導電型の接続領域と、上面に配置されており、ソース領域とボディ領域に接続されているソース電極と、上面に配置されており、ドレイン領域に接続されているドレイン電極と、上面に配置されており、ソース領域とドリフト領域を分離している部分のボディ領域を覆っているゲート絶縁膜と、ゲート絶縁膜上に配置されているゲート電極、を備えている。

上記の構成によると、中間領域とボディ領域とが接続領域によって接続されている。また、ボディ領域はソース電極に接続されている。従って、中間領域の電位は、ソース電極の電位とほぼ等しい電位に接続される。そのため、スイッチング素子のオフ時に、ドレイン領域の電位が上昇しても、ボディ領域、接続領域、及び、中間領域をいずれも同電位に維持することができる。そのため、スイッチング素子のオフ時に、中間領域の電位がドレイン領域の電位の影響を受けて上昇することが抑制される。その結果、スイッチング素子のオフ時に、中間領域とドリフト領域との電位差を大きくすることができ、ドリフト領域内で十分に空乏層を広げることができる。従って、上記の構成によると、高いオフ耐圧を実現することができる。

実施例のスイッチング素子２の断面図。 図１の半導体基板１０を模式的に示す斜視図。 図１のスイッチング素子２のオン時の動作を模式的に示す断面図。

（実施例）
図１、図２に示すように、本実施例のスイッチング素子２は、主にＳｉからなる半導体基板１０を有している。半導体基板１０は、支持半導体層１２と、支持半導体層１２上（図１の上側）に形成されている埋込絶縁層１４と、埋込絶縁層１４上に形成されている上部半導体層１６とを有している。また、上部半導体層１６の上面上には、ゲート絶縁膜８０と、ソース電極９０と、ゲート電極１００と、ドレイン電極１１０と、金属配線等（図示しない）とが設けられている。なお、図２では、半導体基板１０の上部半導体層１６の上面の各構成要素（即ち、ゲート絶縁膜８０、ソース電極９０、ゲート電極１００、ドレイン電極１１０、金属配線等）の図示を省略している。また、上部半導体層１６の上面には、分離トレンチ１２０、１４０が設けられている。本実施例のスイッチング素子２は、横型のｎチャネル型ＭＯＳＦＥＴ（ＬＤＭＯＳ）である。

上部半導体層１６内には、ｎ型のソース領域２０と、ｐ型のボディ領域３０と、ｎ型のドレイン領域４０と、ｎ型のドリフト領域５０と、３つのｐ型の中間領域６０と、ｐ型の接続領域７０とが設けられている。分離トレンチ１２０内にはトレンチ内絶縁膜１３０が配置されている。分離トレンチ１４０内にはトレンチ内絶縁膜１５０が配置されている。

ソース領域２０は、上部半導体層１６の上面に露出する範囲に形成されている。ソース領域２０のｎ型不純物濃度は、ドリフト領域５０のｎ型不純物濃度よりも高い。ソース領域２０は、上部半導体層１６の上面に配置されているソース電極９０と接続されている。

ボディ領域３０は、上部半導体層１６の上面に露出する範囲に形成されている。ボディ領域３０は、ｐ型不純物濃度が高い高濃度領域３４と、高濃度領域３４に比べてｐ型不純物濃度が低い低濃度領域３２とを有している。ボディ領域３０は、ソース領域２０に接している。ボディ領域３０のうちの低濃度領域３２の上面は、ゲート電極１００に対してゲート絶縁膜８０を介して対向している。また、ボディ領域３０のうちの高濃度領域３４は、上部半導体層１６の上面に配置されているソース電極９０と接続されている。

ドリフト領域５０は、ボディ領域３０に接している。ドリフト領域５０は、ボディ領域３０によってソース領域２０から分離されている。

ドレイン領域４０は、上部半導体層１６の上面に露出する範囲に形成されている。ドレイン領域４０は、ドリフト領域５０に接しており、ドリフト領域５０によってボディ領域３０から分離されている。ドレイン領域４０のｎ型不純物濃度は、ドリフト領域５０のｎ型不純物濃度よりも高い。ドレイン領域４０の上面には、ドレイン電極１１０が接続されている。

３つの中間領域６０は、上部半導体層１６の上面に露出する範囲に形成されている。３つの中間領域６０は、ボディ領域３０とドレイン領域４０の間に配置されている。各中間領域６０は、ドリフト領域５０に接しており、ドリフト領域５０によって、ボディ領域３０及びドレイン領域４０から分離されている。各中間領域６０の下端部は、ボディ領域３０の下端部よりも下側に位置している。また、各中間領域６０の下端部は、埋込絶縁層１４よりも上側に配置されている。各中間領域６０の下端部と埋込絶縁層１４の間には、ドリフト領域５０が配置されている。また、３つの中間領域６０のｐ型不純物濃度は、いずれも、接続領域７０のｐ型不純物濃度よりも高い。

接続領域７０は、上部半導体層１６の上面に露出する範囲に形成されている。また、接続領域７０は、ボディ領域３０と接しているとともに、３つの中間領域６０のそれぞれと接している。接続領域７０は、ボディ領域３０と各中間領域６０とを接続しているｐ型領域であると言い換えることができる。また、本実施例では、図２に示すように、接続領域７０は、半導体基板１０の横方向（図中の矢印Ｗ方向）の一部に形成されている。また、中間領域６０に隣接する範囲では、接続領域７０が存在する範囲を除いて、ドリフト領域５０が上部半導体層１６の上面に露出している。

図１、図２に示すように、分離トレンチ１２０、１４０は、上部半導体層１６の上面から埋込絶縁層１４に接する深さまで形成されているトレンチである。分離トレンチ１２０は、ドレイン領域４０の外側（図１中の右側）に形成されている。一方、分離トレンチ１４０は、ボディ領域３０の外側（図１中の左側）に形成されている。分離トレンチ１２０、１４０の内側には、それぞれ、トレンチ内絶縁膜１３０、１５０が設けられている。分離トレンチ１２０、１４０と、それらの内側に設けられたトレンチ内絶縁膜１３０、１５０とによって、スイッチング素子２と、スイッチング素子２の外側に形成されている他の半導体素子とが区分されている。

ゲート絶縁膜８０は、ボディ領域３０のうちの低濃度領域３２の上面と、ドリフト領域５０の上面と、中間領域６０の上面と、接続領域７０の上面とに亘って形成されている。ゲート電極１００は、ゲート絶縁膜８０の上面に形成されている。ゲート電極１００は、ゲート絶縁膜８０を介して、ソース領域２０とドリフト領域５０を分離している範囲のボディ領域３０（低濃度領域３２）と対向している。また、本実施例では、ゲート電極１００は、ゲート絶縁膜８０を介して、接続領域７０とも対向している。

次に、本実施例のスイッチング素子２の動作を説明する。ソース電極９０とドレイン電極１１０の間に、ドレイン電極１１０がプラスとなる電圧（即ち、スイッチング素子２に対する順電圧）を印加し、ゲート電極１００に所定の大きさのオン電位を印加すると、スイッチング素子２がオンする。即ち、図３に示すように、ソース領域２０とドリフト領域５０の間のボディ領域３０の上面付近と接続領域７０に亘ってｎ型のチャネル２００が形成され、ソース領域２０からチャネル２００を通ってドリフト領域５０及びドレイン領域４０に向けてキャリア（電子）が移動する。これにより、ドレイン電極１１０からソース電極９０に電流が流れる。この際、電子は、図２の矢印１６０、１７０が示す２通りの経路を通過する。大部分の電子は、矢印１６０が示すように、チャネル２００のうちのボディ領域３０の上面付近に形成された部分を通過した後、ドリフト領域５０に導入され、各中間領域６０の下側を通過して、ドレイン領域４０に導入される。また、一部の電子は、矢印１７０が示すように、チャネル２００のうちの接続領域７０に形成された部分を端まで通過した後、ドリフト領域５０に導入され、ドレイン領域４０に導入される。

このように、本実施例のスイッチング素子２では、オン動作時に、矢印１６０、１７０が示す２通りの経路で電子が流れるため、より多くの電子を流すことがでる。その結果、低いオン抵抗を実現することができる。

スイッチング素子２がオンしている間（図２参照）に、ゲート電極１００に印加する電位をオン電位からオフ電位に変化させると、チャネル２００が消滅し、スイッチング素子２がオフする。すると、ドレイン領域４０とドリフト領域５０の電位が上昇する。すると、ボディ領域３０とドリフト領域５０の界面のｐｎ接合に逆電圧が印加され、そのｐｎ接合からドリフト領域５０に空乏層が延びる。

本実施例では、各中間領域６０とボディ領域３０とが接続領域７０によって接続されている。また、ボディ領域３０はソース電極９０に接続されている。そのため、スイッチング素子２のオフ時に、中間領域６０の電位がソース電極９０の電位と略同電位に維持される。そのため、スイッチング素子２のオフ時に、中間領域６０の電位がドレイン領域４０の電位の影響を受けて上昇することが抑制される。その結果、スイッチング素子２のオフ時に、中間領域６０とドリフト領域５０との界面のｐｎ接合に逆電圧が印加され、このｐｎ接合からもドリフト領域５０内に空乏層が広がる。従って、ドリフト領域５０内で十分に空乏層を広げることができる。従って、本実施例のスイッチング素子２によると、高いオフ耐圧を実現することができる。

以上、本明細書に開示の技術の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。

（変形例１）上記の実施例では、接続領域７０は、上部半導体層１６の上面に露出する範囲に形成されている。これに限られず、接続領域７０は、上部半導体層１６内に設けられており、各中間領域６０とボディ領域３０とを接続していれば、任意の位置に形成されていてもよい。

（変形例２）上記の実施例では、上部半導体層１６には、３つの中間領域６０が設けられている。これに限られず、中間領域６０は、上部半導体層１６の上面に露出する範囲に形成されており、ドリフト領域５０に接しており、ドリフト領域５０によってボディ領域３０及びドレイン領域４０から分離されていれば、任意の数だけ設けられていてもよい。

（変形例３）上記の実施例では、スイッチング素子２が、横型のｎチャネル型ＭＯＳＦＥＴである例について説明した。スイッチング素子は、横型のｎチャネル型ＭＯＳＦＥＴに限られず、横型のｐチャネル型ＭＯＳＦＥＴであってもよい。ｐチャネル型ＭＯＳＦＥＴである場合も、上記の各実施例の技術を適用することができる。

また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。

２：スイッチング素子
１０：半導体基板
１２：支持半導体層
１４：埋込絶縁層
１６：上部半導体層
２０：ソース領域
３０：ボディ領域
３２：低濃度領域
３４：高濃度領域
４０：ドレイン領域
５０：ドリフト領域
６０：中間領域
７０：接続領域
８０：ゲート絶縁膜
９０：ソース電極
１００：ゲート電極
１１０：ドレイン電極
１２０：分離トレンチ
１３０：トレンチ内絶縁膜
１４０：分離トレンチ
１５０：トレンチ内絶縁膜
１６０：電子の経路を示す矢印
１７０：電子の経路を示す矢印
２００：チャネル

Claims (1)

1. スイッチング素子であって、
   半導体基板内の前記半導体基板の上面に臨む範囲に設けられている第１導電型のソース領域と、
   前記半導体基板内の前記上面に臨む範囲に設けられており、前記ソース領域に接している第２導電型のボディ領域と、
   前記半導体基板内の前記上面に臨む範囲に設けられており、前記ボディ領域に接しており、前記ボディ領域によって前記ソース領域から分離されている第１導電型のドリフト領域と、
   前記半導体基板内の前記上面に臨む範囲に設けられており、前記ドリフト領域に接しており、前記ドリフト領域によって前記ボディ領域から分離されており、前記ドリフト領域よりも第１導電型不純物濃度が高い第１導電型のドレイン領域と、
   前記半導体基板内の前記上面に臨む範囲に設けられており、前記ドリフト領域に接しており、前記ドリフト領域によって前記ボディ領域及び前記ドレイン領域から分離されている第２導電型の中間領域と、
   前記半導体基板内に設けられており、前記中間領域と前記ボディ領域とを接続している第２導電型の接続領域と、
   前記上面に配置されており、前記ソース領域と前記ボディ領域に接続されているソース電極と、
   前記上面に配置されており、前記ドレイン領域に接続されているドレイン電極と、
   前記上面に配置されており、前記ソース領域と前記ドリフト領域を分離している部分の前記ボディ領域を覆っているゲート絶縁膜と、
   前記ゲート絶縁膜上に配置されているゲート電極、
   を備えているスイッチング素子。
   

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