JP2017050995A - スイッチトキャパシタ電源回路 - Google Patents

Abstract

【課題】広範な入力電圧に対応して所望の出力電圧を効率良く得ることが出来るスイッチトキャパシタ電源回路を提供することを目的とする。【解決手段】一つの実施形態によれば、スイッチトキャパシタ電源回路は、複数のキャパシタを備え、前記複数のキャパシタ間の接続構成を切替えて前記複数のキャパシタの充放電を行うことで入力電圧を所定の変換倍率で変換した電圧を出力電圧として出力端子に供給するスイッチトキャパシタ電源回路部を備える。前記出力電圧に応じて前記複数のキャパシタ間の接続構成を切替えて前記変換倍率を変更させる制御信号を前記スイッチトキャパシタ電源回路部に供給する制御回路を備える。【選択図】図６

Description

本実施形態は、スイッチトキャパシタ（Ｓｗｉｔｃｈｅｄ ｃａｐａｃｉｔｏｒ）電源回路に関する。

従来、スイッチング素子とキャパシタを配置し、そのスイッチング素子を制御してキャパシタの接続構成を切替ることにより、所望の出力電圧を得るスイッチトキャパシタ電源回路が開示されている。スイッチトキャパシタ電源回路は、入力電圧を変換して所望の出力電圧を得る為、広範な入力電圧に対応して所望の出力電圧を効率良く得られる構成が望まれる。また、出力電流が小さいという弱点を補うことが出来るスイッチトキャパシタ電源回路が望まれる。

特開２００９−１４８１５０号公報 特開２０１１−２１７５６１号公報 特表２００３−５２５００９号公報

一つの実施形態は、広範な入力電圧に対応して所望の出力電圧を効率良く得ることが出来るスイッチトキャパシタ電源回路を提供することを目的とする。

一つの実施形態によれば、スイッチトキャパシタ電源回路は、複数のキャパシタを備え、前記複数のキャパシタ間の接続構成を切替えて前記複数のキャパシタの充放電を行うことで入力電圧を所定の変換倍率で変換した電圧を出力電圧として出力端子に供給するスイッチトキャパシタ電源回路部を備える。前記出力電圧に応じて前記複数のキャパシタ間の接続構成を切替えて前記変換倍率を変更させる制御信号を前記スイッチトキャパシタ電源回路部に供給する制御回路を備える。

図１は、第１の実施形態のスイッチトキャパシタ電源回路部の構成を示す図である。 図２は、変換倍率と供給するゲート信号との関係を示す図である。 図３は、第２の実施形態のスイッチトキャパシタ電源回路部の構成を示す図である。 図４は、回路動作を説明する為の図である。 図５は、入力電圧と変換倍率の設定の関係を説明する為の図である。 図６は、第３の実施形態のスイッチトキャパシタ電源回路の構成を示す図である。 図７は、第４の実施形態のスイッチトキャパシタ電源回路の構成を示す図である。 図８は、第５の実施形態のスイッチトキャパシタ電源回路の構成を示す図である。 図９は、第６の実施形態のスイッチトキャパシタ電源回路の構成を示す図である。 図１０は、その制御のフローを示す図である。 図１１は、第７の実施形態のスイッチトキャパシタ電源回路の構成を示す図である。 図１２は、その制御のフローを示す図である。 図１３は、第８の実施形態のスイッチトキャパシタ電源回路の構成を示す図である。 図１４は、その制御のフローを示す図である。 図１５は、第９の実施形態のスイッチトキャパシタ電源回路の構成を示す図である。 図１６は、第１０の実施形態のスイッチトキャパシタ電源回路の構成を示す図である。 図１７は、その状態遷移を示す図である。 図１８は、第１１の実施形態のスイッチトキャパシタ電源回路の構成を示す図である。 図１９は、第１２の実施形態のスイッチトキャパシタ電源回路の構成を示す図である。 図２０は、第１３の実施形態のスイッチトキャパシタ電源回路の構成を示す図である。 図２１は、第１４の実施形態のスイッチトキャパシタ電源回路の構成を示す図である。

以下に添付図面を参照して、実施形態にかかるスイッチトキャパシタ電源回路を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。

（第１の実施形態）
図１は、第１の実施形態のスイッチトキャパシタ電源回路の構成を示す図であり、キャパシタとスイッチング素子で構成されるコア部（以降、スイッチトキャパシタ電源回路部という）の一つの実施形態の構成を示す図である。本実施形態のスイッチトキャパシタ電源回路部１０は、入力端子１を有する。入力端子１には、直流の入力電圧Ｖｉｎが印加される。第１の接続ノード３と第２の接続ノード４の間には、キャパシタＣ３が接続される。第１の接続ノード３と入力端子１間には、スイッチング素子Ｓ８が接続される。入力端子１と第２の接続ノード４間には、スイッチング素子Ｓ９が接続される。

第２の接続ノード４と第３の接続ノード５間には、スイッチング素子Ｓ１０が接続される。第３の接続ノード５と第４の接続ノード６の間に、キャパシタＣ１が接続される。入力端子１と第４の接続ノード６間には、スイッチング素子Ｓ１３が接続される。

第１の接続ノード３と第５の接続ノード７間にスイッチング素子Ｓ７が接続される。第３の接続ノード５と第５の接続ノード７間にスイッチング素子Ｓ１１が接続される。第３の接続ノード５と出力端子２間に、スイッチング素子Ｓ４が接続される。第５の接続ノード７と出力端子２間にスイッチング素子Ｓ５が接続される。

第４の接続ノード６と出力端子２の間には、スイッチン素子Ｓ６が接続される。第４の接続ノード６と接地間に、スイッチング素子Ｓ１が接続される。

第６の接続ノード８と出力端子２間に、スイッチング素子２が接続される。第６の接続ノード８と接地間にスイッチング素子Ｓ３が接続される。第６の接続ノード８と第５の接続ノード７間にキャパシタＣ２が接続される。入力端子１と第６の接続ノード８間にスイッチング素子Ｓ１２が接続される。

本実施形態のスイッチトキャパシタ電源回路部１０は、入力端子１に供給される直流の入力電圧Ｖｉｎを所定の変換倍率で変換して、直流の出力電圧Ｖｏｕｔを出力端子２から出力する。本実施形態によれば、スイッチング素子（Ｓ１〜Ｓ１３）のオン／オフを制御することで３つのキャパシタＣ１〜Ｃ３の接続構成を切り替え、これらのキャパシタ（Ｃ１〜Ｃ３）の充放電を行うことで９種類の変換倍率を得ることが出来る。

図２（Ａ）は、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔの変換倍率（Ｖｉｎ／Ｖｏｕｔ）と、各スイッチング素子（Ｓ１〜Ｓ１３）に印加するゲート信号の関係を示す一覧表である。図２（Ａ）において、左欄の数字は変換倍率を示す。９種類の変換倍率が得られることを示している。図２（Ａ）において、「ｏｆｆ」は、スイッチング素子をオフ状態にするゲート制御信号（ｏｆｆ）が印加されるスイッチング素子を示す。例えば、変換倍率１／３の場合には、スイッチング素子Ｓ１０には、スイッチトキャパシタ電源回路部１０の変換倍率を１／３に維持する期間の間、スイッチング素子Ｓ１０をオフさせるゲート制御信号（ｏｆｆ）が供給される。同様に、「ｏｎ」は、スイッチング素子をオン状態にするゲート制御信号（ｏｎ）が印加されるスイッチング素子を示す。例えば、変換倍率１／３の場合には、スイッチトキャパシタ電源回路部１０の変換倍率を１／３に維持する期間の間、スイッチング素子Ｓ９をオン状態にするゲート制御信号（ｏｎ）がスイッチング素子Ｓ９に供給される。以上の様に、スイッチトキャパシタ電源回路部１０に供給されるゲート信号には、変換倍率を設定する為に選択したスイッチング素子に供給されるゲート制御信号（ｏｎ、ｏｆｆ）と、それ以外のスイッチング素子を所定の周期でオン／オフさせるゲート駆動信号（φ１、φ２）を含む。

図２（Ａ）において「φ１」「φ２」は、夫々、相補的にＨレベルとＬレベルを有するゲート駆動信号（φ１、φ２）が供給されるスイッチング素子の対応関係を示す。例えば、変換倍率が１／３の場合には、スイッチング素子Ｓ８には、ゲート駆動信号φ１が供給され、スイッチング素子Ｓ７には、ゲート駆動信号φ２が供給される。尚、ゲート駆動信号（φ１、φ２）は、コンデンサ（Ｃ１〜Ｃ３）の充放電動作を行う為に、所定のタイミングでＨレベルとＬレベルが切替えられて対応するスイッチング素子に供給される。

同図（Ｂ）は、ゲート駆動信号（φ１、φ２）を示す。相補関係にある信号として、対応するスイッチング素子に供給される。スイッチング素子（Ｓ１〜Ｓ１３）は、ＮＭＯＳトランジスタ、あるいは、ＰＭＯＳトランジスタで構成することが出来る。ゲート駆動信号φ１が、例えば、Ｈレベルの時に、図２（Ａ）においてゲート駆動信号φ１が印加される各スイッチング素子がオンする構成で有れば良い。

（第２の実施形態）
図３は、第２の実施形態のスイッチトキャパシタ電源回路部１０の構成を示す図である。既述した実施形態に対応する構成には同一の符号を付している。本実施形態は、変換倍率（Ｖｏｕｔ／Ｖｉｎ）を１／２にする実施形態を示す。

図２で説明した通り、変換倍率を１／２にする場合には、図１に示す実施形態において、選択したスイッチング素子（Ｓ１３、Ｓ１２、Ｓ１１）にゲート制御信号（ｏｆｆ）を印加してこれらのスイッチング素子（Ｓ１３、Ｓ１２、Ｓ１１）をオフ状態にする。図３は、これらのスイッチング素子をオフ状態、すなわち、開放状態にして図１の実施形態を書き直した構成に相当する。

図４は、図３の実施形態の回路動作を説明する為の図である。同図（Ａ）は、ゲート駆動信号（φ１）がＨレベルの時の状態を示す。すなわち、ゲート駆動信号φ１が印加されるスイッチング素子（Ｓ１０、Ｓ８、Ｓ６、Ｓ５、Ｓ３）がオン状態の場合のキャパシタ（Ｃ１〜Ｃ３）の接続構成を示す。同図（Ｂ）は、ゲート駆動信号φ２がＨレベルの時の状態を示す。同様に、ゲート駆動信号φ２が印加されるスイッチング素子（Ｓ９、Ｓ７、Ｓ４、Ｓ２、Ｓ１）がオン状態の時のキャパシタ（Ｃ１〜Ｃ３）の接続構成を示す。

キャパシタ（Ｃ１〜Ｃ３）に印加される電圧は、以下の式（１）〜式（３）の通りとなる。尚、各々の式において、左辺は、φ１がＨレベルの時、右辺はφ２がＨレベルの時の電圧を示す。

キャパシタＣ３の両端に印加される電圧は、式（１）で示される。
Ｖｉｎ−Ｖ_４＝Ｖ_７−Ｖｉｎ ・・・ （１）
ここで、Ｖ_４は第２の接続ノード４の電圧、Ｖ_７は、第５の接続ノード７の電圧を示す。

同様に、キャパシタＣ１の両端に印加される電圧は、式（２）の通りとなる。
Ｖ_４―Ｖｏｕｔ＝Ｖｏｕｔ−０ ・・・ （２）

キャパシタＣ２の両端に印加される電圧は、式（３）の通りとなる。
Ｖｏｕｔ−０＝Ｖ_７−Ｖｏｕｔ ・・・ （３）

上記式（１）〜式（３）より、Ｖｏｕｔ＝０．５×Ｖｉｎが得られる。すなわち、ゲート駆動信号（φ１、φ２）により、図３に示すスイッチング素子をオン／オフさせて第１〜第３のキャパシタ（Ｃ１〜Ｃ３）を充放電させることにより、１／２の変換倍率を有するスイッチトキャパシタ電源回路部１０が構成される。同様にして、図１に示す第１の実施形態のスイッチトキャパシタ電源回路部１０の各スイッチング素子（Ｓ１〜Ｓ１３）に図２に示す対応関係でゲート信号を印加することにより、左欄に示す変換倍率を得ることが出来る。

尚、図３の実施形態は、既述の通り、図１の実施形態においてスイッチング素子（Ｓ１１〜Ｓ１３）を開放状態にした実施形態、すなわち、スイッチング素子（Ｓ１１〜Ｓ１３）を取り除いた実施形態に相当する。例えば、図２の一覧表が示す様に、図３の実施形態に、更に、第３の接続ノード５と第５の接続ノード７間にスイッチング素子Ｓ１１を接続する実施形態、換言すれば、図１の実施形態の構成からスイッチング素子（Ｓ１２、１３）を取り除く実施形態にした場合には、スイッチング素子（Ｓ１〜Ｓ１１）に対して、図２に示す一覧表の対応関係でゲート駆動信号（φ１、φ２）及びゲート制御信号（ｏｎ、ｏｆｆ）を供給することにより５種類の変換倍率成（１／３、２／５、１／２、２／３、１／１）を得ることが出来る。必要とする変換倍率に応じて、図２の一覧表を用いて実施形態の構成を適宜変更することが出来る。

図５は、入力電圧Ｖｉｎと変換倍率の設定の関係を説明する為の図である。横軸は、直流の入力電圧Ｖｉｎ、縦軸は入力電圧Ｖｉｎから出力電圧Ｖｏｕｔへの変換効率を示す。図１に示す第１の実施形態のスイッチトキャパシタ電源回路部１０においては、既述した通り、スイッチング素子（Ｓ１〜Ｓ１３）をオン／オフさせて第１から第３のキャパシタ（Ｃ１〜Ｃ３）の接続を切替えると共に、ゲート駆動信号（φ１、φ２）を印加して、キャパシタ（Ｃ１〜Ｃ３）を充放電させることにより、９種類の変換倍率（１／３、２／５、１／２、２／３、３／４、１／１、４／３、３／２、２／１）を得ることが出来る。

図５は、出力電圧Ｖｏｕｔとして１．０Ｖ（ボルト）を得る場合の変換倍率の設定方法を示す。変換効率は、入力電圧Ｖｉｎを所定の変換倍率で変換した電圧をそのまま出力電圧Ｖｏｕｔとして出力する場合に変換効率が高い。換言すれば、入力電圧Ｖｉｎを所定の変換倍率で変換して、その変換倍率によって変換された電圧を出力電圧Ｖｏｕｔとして出力できる構成とすることで変換効率を高い値に維持することが出来る。従って、入力電圧Ｖｉｎに応じて変換倍率を切替え、所望の出力電圧Ｖｏｕｔを得る構成とすることにより、高い変換効率で所望の出力電圧Ｖｏｕｔを得ることが出来る。

例えば、入力電圧Ｖｉｎが２．０Ｖの時には、変換倍率を１／２とすることにより、１．０Ｖの出力電圧Ｖｏｕｔを得ることが出来る。同様に、入力電圧Ｖｉｎが３Ｖ以上になった場合には、変換倍率を１／３に変更することで、目標値１．０Ｖの出力電圧Ｖｏｕｔを高い変換効率で得ることが出来る。また、同様に、入力電圧Ｖｉｎが１．０Ｖよりも低くなった場合には、入力電圧Ｖｉｎに応じて、変換倍率を１より大きい、例えば、変換倍率３／２、あるいは、変換倍率２／１に切替えることにより、入力電圧Ｖｉｎを昇圧して出力電圧Ｖｏｕｔを得る構成にすることで高い変換効率で所望の出力電圧Ｖｏｕｔを得ることが出来る。図１に示す実施形態によれば、昇圧から降圧まで、９種類の変換倍率を得ることが出来る為、広範な入力電圧Ｖｉｎに対して高い変換効率を有するスイッチトキャパシタ電源回路部１０を提供することが出来る。

（第３の実施形態）
図６は、第３の実施形態のスイッチトキャパシタ電源回路の構成を示す図で有る。既述した実施形態に対応する構成には同一の符号を付している。本実施形態は、入力端子１に供給される直流の入力電圧Ｖｉｎが供給されるスイッチトキャパシタ電源回路部１０を備える。スイッチトキャパシタ電源回路部１０は、例えば、既述した図１に示す第１の実施形態の構成を備える。

本実施形態は、出力電圧Ｖｏｕｔと参照電圧Ｖｒｅｆが印加される比較回路１１を有する。比較回路１１は、例えば、出力電圧Ｖｏｕｔが参照電圧Ｖｒｅｆよりも低くなった時にＨレベルの出力信号ｒｅｑｕｅｓｔを出力する。

本実施形態は、比較回路１１の出力信号ｒｅｑｕｅｓｔに応答する制御回路１２を有する。例えば、比較回路１１からのＨレベルの出力信号ｒｅｑｕｅｓｔに応答して、スイッチトキャパシタ電源回路部１０にゲート信号ｇａｔｅ＿ｄｒｉｖｅを供給する。ゲート信号ｇａｔｅ＿ｄｒｉｖｅは、例えば、既述した図２に示すゲート駆動信号（φ１、φ２）と、選択したスイッチング素子に供給されて変換倍率を設定するゲート制御信号（φ１、φ２）を含む。スイッチトキャパシタ電源回路部１０は、ゲート信号ｇａｔｅ＿ｄｒｉｖｅに応答して、キャパシタ（図示せず）の充放電を行い、変換倍率に応じた出力電圧Ｖｏｕｔを出力する。

図６（Ｂ）を用いて、本実施形態の制御のタイミングを説明する。比較回路１１が出力電圧Ｖｏｕｔと参照電圧Ｖｒｅｆの比較を行い、出力電圧Ｖｏｕｔが参照電圧Ｖｒｅｆより低くなるタイミング６１で、例えば、Ｈレベルの出力信号ｒｅｑｕｅｓｔ（図示せず）を出力する。

制御回路１２は、比較回路１１からのＨレベルの出力信号ｒｅｑｕｅｓｔに応答して、スイッチトキャパシタ電源回路部１０に供給されるゲート信号ｇａｔｅ＿ｄｒｉｖｅをＨレベルにする。既述の通り、ゲート信号ｇａｔｅ＿ｄｒｉｖｅは、図２に示すゲート駆動信号（φ１、φ２）と、各スイッチング素子をオン状態、あるいはオフ状態にして変換倍率を設定するゲート制御信号（ｏｎ、ｏｆｆ）を含むが、ゲート駆動信号φ１に相当する信号を便宜的に示している。従って、ゲート信号ｇａｔｅ＿ｄｒｉｖｅがＨレベルの時、ゲート駆動信号φ１がＨレベルになり、ゲート駆動信号φ２は、Ｌレベルになる。ゲート信号ｇａｔｅ＿ｄｒｉｖｅが供給されることによりスイッチトキャパシタ電源回路部１０は充放電動作を行い、変換倍率に応じて出力電圧Ｖｏｕｔが上昇する。

出力電圧Ｖｏｕｔが参照電圧Ｖｒｅｆより低くなるタイミング６２で、再び、比較回路１１は、Ｈレベルの出力信号ｒｅｑｕｅｓｔを出力する。制御回路１２は、比較回路１１のＨレベルの出力信号ｅｒｑｕｅｓｔに応答して、スイッチトキャパシタ電源回路部１０に供給されるゲート信号ｇａｔｅ＿ｄｒｉｖｅをＬレベルにする。これにより、ゲート駆動信号φ２がＨレベル、ゲート駆動信号φ１がＬレベルになり、スイッチトキャパシタ電源回路部１０が充放電動作を行い、出力電圧Ｖｏｕｔが変換倍率に応じて上昇する。

本実施形態によれば、出力電圧Ｖｏｕｔが所定の参照電圧Ｖｒｅｆよりも低下すると制御回路１２がスイッチトキャパシタ電源回路部１０の充放電動作を行わせるゲート信号ｇａｔｅ＿ｄｒｉｖｅをスイッチトキャパシタ電源回路部１０に供給する。この制御により、出力電圧Ｖｏｕｔを参照電圧Ｖｒｅｆに維持することが出来る。

（第４の実施形態）
図７は、第４の実施形態のスイッチトキャパシタ電源回路の構成を示す図である。既述の実施形態に対応する構成には同一符号を付している。本実施形態は、比較回路１１の出力信号ｒｅｑｕｅｓｔが供給されるクロック管理回路２０を備える。クロック管理回路２０には、クロック信号ＣＬＫが供給される。クロック管理回路２０は、クロック信号ＣＬＫが供給された時にだけ比較回路１１の出力信号ｒｅｑｕｅｓｔに応答してクロック出力信号ｃｌｋ＿ｓｗを出力する。クロック管理回路２０は、例えば、クロック信号ＣＬＫと比較回路１１の出力信号ｒｅｑｕｅｓｔが供給されるＡＮＤ回路（図示せず）を有する。

クロック管理回路２０のクロック出力信号ｃｌｋ＿ｓｗは、相補的なゲート駆動信号（φ１、φ２）に相当する信号を含む。

ゲートドライバ回路２２は、クロック管理回路２０からのクロック出力信号ｃｌｋ＿ｓｗを増幅して、ゲート信号ｇａｔｅ＿ｄｒｉｖｅを出力する。ゲート信号ｇａｔｅ＿ｄｒｉｖｅは、スイッチトキャパシタ電源回路部１０に供給される。ゲート信号ｇａｔｅ＿ｄｒｉｖｅは、既述の実施形態における相補的なゲート駆動信号（φ１、φ２）を含む。相補的なゲート駆動信号（φ１、φ２）に、所謂、デッドタイムを設けてスイッチトキャパシタ電源回路部１０に供給する構成とすることが出来る。スイッチトキャパシタ電源回路部１０の入力端子１と接地間、あるいは、出力端子２と接地間に直列に接続されるスイッチング素子（図示せず）が同時にオンして、貫通電流が流れる事態を回避する為である。デッドタイム生成回路（図示せず）は、クロック管理回路２０、あるいは、ゲートドライブ回路２２に設けることが出来る。

本実施形態によれば、クロック信号ＣＬＫに同期した制御が行われる。すなわち、クロック信号ＣＬＫにより制御された期間にのみ制御動作を行わせることにより、消費電力を軽減させることが出来る。

（第５の実施形態）
図８は、第５の実施形態のスイッチトキャパシタ電源回路の構成を示す図である。既述の実施形態に対応する構成には同一符号を付している。本実施形態は、直流の入力電圧Ｖｉｎが供給されるＡＤコンバータ３０を有する。ＡＤコンバータ３０は、直流の入力電圧Ｖｉｎをデジタル値に変換して変換倍率選択回路３１に供給する。

変換倍率選択回路３１は、ＡＤコンバータ３０からの入力信号に応じて変換倍率を選択する。変換倍率は、例えば、図５に示す様に、入力電圧Ｖｉｎに応じて、入力電圧Ｖｉｎがどの範囲の電圧レベルにあるかに応じて変換倍率を選択し、選択した変換倍率を示す信号ｍｏｄｅを制御回路１２に供給する。例えば、入力電圧Ｖｉｎと変換倍率を対応付けたテーブルを変換倍率選択回路３１に設け、入力電圧Ｖｉｎに応じて変換倍率を選択する構成とすることが出来る。

比較回路１１は、出力電圧Ｖｏｕｔを参照電圧Ｖｒｅｆと比較し、例えば、出力電圧Ｖｏｕｔが参照電圧Ｖｒｅｆよりも低くなるとＨレベルの出力信号ｒｅｑｕｅｓｔを制御回路１２に供給する。

制御回路１２は、変換倍率選択回路３１からの信号ｍｏｄｅに応じて、スイッチトキャパシタ電源回路部１０の変換倍率を所定の変換倍率に選択して設定するゲート制御信号（ｏｎ、ｏｆｆ）と、スイッチトキャパシタ電源回路部１０を充放電させて出力電圧Ｖｏｕｔを変換倍率に応じて上昇させるゲート駆動信号（φ１、φ２）を含むゲート信号ｇａｔｅ＿ｄｒｉｖｅをスイッチトキャパシタ電源回路部１０に供給する。

本実施形態によれば、入力電圧Ｖｉｎのレベルに応じて所望の出力電圧Ｖｏｕｔを得る為に、スイッチトキャパシタ電源回路部１０の変換倍率が適宜選択される。換言すれば、入力電圧Ｖｉｎに応じて変換倍率を適宜選択して、所望の電圧に近い出力電圧Ｖｏｕｔを出力させることによりロスを抑制することが出来る。これにより、変換効率を高い状態に維持することが出来る。既述した第１の実施形態のスイッチトキャパシタ電源回路部１０をスイッチトキャパシタ電源回路部１０として用いることにより、例えば、昇圧から降圧まで、９種種類の変換倍率を用いて入力電圧Ｖｉｎに応じた制御を行うことが出来る。また、出力電圧Ｖｏｕｔが参照電圧Ｖｒｅｆより低くなった場合には、スイッチトキャパシタ電源回路部１０を充放電させて出力電圧Ｖｏｕｔを上昇させるゲート駆動信号（φ１、φ２）が供給される為、出力電圧Ｖｏｕｔを参照電圧Ｖｒｅｆに維持する制御を同時に行うことが出来る。

（第６の実施形態）
図９は、第６の実施形態のスイッチトキャパシタ電源回路の構成を示す図である。既述の実施形態に対応する構成には同一符号を付している。本実施形態は、比較回路１１からの出力信号ｒｅｑｕｅｓｔが供給される滞在時間算出回路４０を有する。

滞在時間算出回路４０は、例えば、比較回路１１からの出力信号ｒｅｑｕｅｓｔがＨレベルの状態にある滞在時間の長さを算出して、その滞在時間を示す滞在信号ｄｕｒａｔｉｏｎ＿Ｄを出力する。滞在信号ｄｕｒａｔｉｏｎ＿Ｄは、変換倍率選択回路３１に供給される。

図１０は、本実施形態の制御のフローを示す。本実施形態においては、既述した第５の実施形態による入力電圧Ｖｉｎに応じた制御も同時に行われるが、便宜の為、本実施形態の特有の制御のみを示す。スイッチトキャパシタ電源回路部１０の変換倍率が入力電圧Ｖｉｎに応じて所定の値に設定される（Ｓ１０１）。比較回路１１の出力信号ｒｅｑｕｅｓｔのＨレベルの期間、すなわち、出力電圧Ｖｏｕｔが参照電圧Ｖｒｅｆよりも低い滞在時間Ｄの長さを算出する（Ｓ１０２）。滞在時間Ｄと閾値滞在時間Ｄｔｈを比較し（Ｓ１０３）、滞在時間Ｄが所定の閾値滞在時間Ｄｔｈよりも長い場合には変換倍率を変更する（Ｓ１０４）。滞在時間Ｄが所定の閾値滞在時間Ｄｔｈよりも長い場合、高負荷状態と判断して、例えば、出力電圧Ｖｏｕｔを高める変換倍率に変更する。滞在時間Ｄが所定の閾値滞在時間Ｄｔｈよりも長くない場合には、現状の変換倍率を維持する（Ｓ１０５）。

本実施形態においては、入力電圧Ｖｉｎに応じて変換倍率を設定する制御に加え、出力電圧Ｖｏｕｔに応じて変換倍率を変更する制御を同時に行うことが出来る。この為、負荷状態に応じて迅速に出力電圧Ｖｏｕｔの制御を行うことが出来る。

（第７の実施形態）
図１１は、第７の実施形態のスイッチトキャパシタ電源回路の構成を示す図である。既述の実施形態に対応する構成には同一符号を付している。本実施形態は、比較回路１１の出力信号ｒｅｑｕｅｓｔが供給されるＶｒｅｆ制御回路５０を有する。Ｖｒｅｆ制御回路５０は、参照電圧Ｖｒｅｆを制御する制御信号Ｖｒｅｆ＿ｃｏｄｅを出力する。制御信号Ｖｒｅｆ＿ｃｏｄｅは、ＤＡコンバータ５１に供給される。ＤＡコンバータ５１は、制御信号Ｖｒｅｆ＿ｃｏｄｅに応じた参照電圧Ｖｒｅｆを比較回路１１に供給する。

Ｖｒｅｆ制御回路５０は、参照電圧Ｖｒｅｆの状態に応じて変換倍率を設定する設定信号Ｖｒｅｆ＿ｓｔａｔｅを変換倍率選択回路３１に供給する。

図１２は、本実施形態の制御のフローを示す。本実施形態においては、既述した第５の実施形態による入力電圧Ｖｉｎに応じた制御も同時に行われるが、便宜の為、本実施形態の特有の制御のみを示す。例えば、参照電圧Ｖｒｅｆが参照電圧Ｖｒｅｆ１に設定される（Ｓ１２１）。出力電圧Ｖｏｕｔを参照電圧Ｖｒｅｆ１と比較する（Ｓ１２２）。出力電圧Ｖｏｕｔが参照電圧Ｖｒｅｆ１より低くなった場合には、参照電圧Ｖｒｅｆを参照電圧Ｖｒｅｆ２に変更する（Ｓ１２３）。参照電圧Ｖｒｅｆ２は、参照電圧Ｖｒｅｆ１よりも低い電圧である。参照電圧Ｖｒｅｆ２と出力電圧Ｖｏｕｔを比較する（Ｓ１２４）。出力電圧Ｖｏｕｔが参照電圧Ｖｒｅｆ２よりも低い場合には、変換倍率を変更する（Ｓ１２５）。出力電圧Ｖｏｕｔが参照電圧Ｖｒｅｆ２よりも低い場合には、高負荷状態と判断して、出力電圧Ｖｏｕｔを高くする変換倍率に変更する。変換倍率を変更して、参照電圧Ｖｒｅｆを参照電圧Ｖｒｅｆ１に戻す。出力電圧Ｖｏｕｔが参照電圧Ｖｒｅｆ２より低くない場合には、現状の変換倍率を維持したまま（Ｓ１２６）、参照電圧Ｖｒｅｆを参照電圧Ｖｒｅｆ１に戻す。尚、出力電圧Ｖｏｕｔが参照電圧Ｖｒｅｆ１より低くなった場合には、比較回路１１から出力信号ｒｅｑｕｅｓｔが制御回路１２に供給され、スイッチトキャパシタ電源回路部１０にゲート駆動信号（φ１、φ２）（図示せず）が供給されてスイッチトキャパシタ電源回路部１０が充放電動作を行い、出力電圧Ｖｏｕｔを変換倍率に応じて上昇させる制御が行われるのは既述した実施形態と同様である。

本実施形態においては、入力電圧Ｖｉｎに応じて変換倍率を設定する制御に加え、出力電圧Ｖｏｕｔの状態に応じて変換倍率を変更する制御を同時に行うことが出来る。出力電圧Ｖｏｕｔが当初の参照電圧Ｖｒｅｆ１より低くなった時に、参照電圧Ｖｒｅｆ１よりも低い参照電圧Ｖｒｅｆ２に変更して、負荷が高負荷状態か否かを判断する。出力電圧Ｖｏｕｔが参照電圧Ｖｒｅｆ２より低くなった場合には、高負荷状態と判断して出力電圧Ｖｏｕｔを高くする変換倍率に変更する。高負荷状態と判断した時にのみ変換倍率を変更することで、当初、入力電圧Ｖｉｎと所望の出力電圧Ｖｏｕｔの関係から設定した変換倍率を出来るだけ維持することにより変換効率を高い状態に維持することが出来る。比較回路１１に供給する参照電圧Ｖｒｅｆを切替える構成とすることで、一つの比較回路１１により２つの参照電圧（Ｖｒｅｆ１、Ｖｒｅｆ２）と出力電圧Ｖｏｕｔの比較が出来る為、回路構成が簡略化され、また、一つの比較回路１１で構成することにより、消費電力も軽減される。尚、出力電圧Ｖｏｕｔが参照電圧Ｖｒｅｆ１より低くなった場合には、比較回路１１の出力信号ｒｅｑｕｅｓｔに応答して制御回路１２がゲート駆動信号（φ１、φ２）を供給してスイッチトキャパシタ電源回路部１０を充放電させ、出力電圧Ｖｏｕｔを変換倍率に応じて上昇させる制御を行う。

（第８の実施形態）
図１３は、第８の実施形態のスイッチトキャパシタ電源回路の構成を示す図である。既述の実施形態に対応する構成には同一符号を付している。本実施形態は、クロック管理回路２０のクロック出力信号ｃｌｋ＿ｓｗが供給される周波数計数回路６０を有する。周波数計数回路６０は、クロック管理回路２０のクロック出力信号ｃｌｋ＿ｓｗの周波数ｆをカウントして、所定の閾値周波数ｆｔｈと比較し、その比較結果に応じて制御信号ｆｒｅｑｕｅｎｃｙ＿ｆを変換倍率選択回路３１に供給する。クロック出力信号ｃｌｋ＿ｓｗは、出力電圧Ｖｏｕｔと参照電圧Ｖｒｅｆとの比較を行う比較回路１１の出力信号ｒｅｑｕｅｓｔに応じて出力される。従って、クロック出力信号ｃｌｋ＿ｓｗの周波数ｆは、例えば、単位時間内に出力電圧Ｖｏｕｔが参照電圧Ｖｒｅｆよりも低くなった回数を示す。

図１４は、本実施形態の制御のフローを示す。本実施形態においては、既述した第５の実施形態による入力電圧Ｖｉｎに応じた変換倍率の設定の制御も同時に行われるが、便宜の為、本実施形態の特有の制御のみを示す。クロック管理回路２０のクロック出力信号ｃｌｋ＿ｓｗの周波数ｆを所定の閾値周波数ｆｔｈと比較する（Ｓ１４１）。周波数ｆが閾値周波数ｆｔｈよりも高い場合には、変換倍率を変更する（Ｓ１４２）。周波数ｆが所定の閾値周波数ｆｔｈより高くなった場合には、単位時間内に出力電圧Ｖｏｕｔが参照電圧Ｖｒｅｆより低くなる回数が多くなったことを示す為、高負荷状態になったと判断して出力電圧Ｖｏｕｔを高くする変換倍率に変更する制御を行う。周波数ｆが閾値周波数ｆｔｈを上回らない場合には、現状の変換倍率を維持する（Ｓ１４３）。

本実施形態においては、入力電圧Ｖｉｎに応じて変換倍率を設定する制御に加え、出力電圧Ｖｏｕｔの状態に応じて変換倍率を変更する制御を同時に行うことが出来る。出力電圧Ｖｏｕｔが参照電圧Ｖｒｅｆより低くなった回数を示すクロック出力信号ｃｌｋ＿ｓｗの周波数ｆが所定の閾値周波数ｆｔｈより大きくなった場合に、出力電圧Ｖｏｕｔを高くする変換倍率に変更することにより、高負荷状態の時にも出力電圧Ｖｏｕｔを迅速に上昇させ、出力電圧Ｖｏｕｔを参照電圧Ｖｒｅｆに維持させることが出来る。

（第９の実施形態）
図１５は、第９の実施形態のスイッチトキャパシタ電源回路の構成を示す図である。既述の実施形態に対応する構成には同一符号を付している。本実施形態は、第１のスイッチトキャパシタ電源回路部１００と第２のスイッチトキャパシタ電源回路部１０１を有する。夫々のスイッチトキャパシタ電源回路部（１００、１０１）は、既述した図１の実施形態のスイッチトキャパシタ電源回路部１０により構成することが出来る。

比較回路１１は、出力電圧Ｖｏｕｔを参照電圧Ｖｒｅｆと比較し、例えば、出力電圧Ｖｏｕｔが参照電圧Ｖｒｅｆより低くなった時に、Ｈレベルの出力信号ｒｅｑｕｅｓｔを出力する。制御回路１２は、第１と第２のゲート信号（ｇａｔｅ＿ｄｒｉｖｅ１、ｇａｔｅ＿ｄｒｉｖｅ２）を生成する。第１のゲート信号ｇａｔｅ＿ｄｒｉｖｅ１は、第１のスイッチトキャパシタ電源回路部１００に供給され、第２のゲート信号ｇａｔｅ＿ｄｒｉｖｅ２は、第２のスイッチトキャパシタ電源回路部１０１に供給される。第１のゲート信号ｇａｔｅ＿ｄｒｉｖｅ１と、第２のゲート信号ｇａｔｅ＿ｄｒｉｖｅ２は、夫々、相補的な関係を有するゲート駆動信号（φ１、φ２）（図示せず）を含む。第１のスイッチトキャパシタ電源回路部１００と第２のスイッチトキャパシタ電源回路部１０１は、夫々、第１のゲート信号ｇａｔｅ＿ｄｒｉｖｅ１と第２のゲート信号ｇａｔｅ＿ｄｒｉｖｅ２に応答して充放電動作を行い、夫々の出力電圧（Ｖｏｕｔ１、Ｖｏｕｔ２）を参照電圧Ｖｒｅｆに維持する動作を行う。

本実施形態においては、第１のスイッチトキャパシタ電源回路部１００と第２のスイッチトキャパシタ電源回路部１０１の出力が合算されて、出力端子２に供給される。複数のスイッチトキャパシタ電源回路部（１００、１０１）を並列運転させて出力電流を合算させることにより、出力電流を増大させて負荷に供給することが出来る。

（第１０の実施形態）
図１６は、第１０の実施形態のスイッチトキャパシタ電源回路の構成を示す図である。既述の実施形態に対応する構成には同一符号を付している。本実施形態は、比較回路１１の出力信号ｒｅｑｕｅｓｔがＨレベルの滞在時間Ｄを算出する滞在時間算出回路４０を有する。出力信号ｒｅｑｕｅｓｔは、例えば、出力電圧Ｖｏｕｔが参照電圧Ｖｒｅｆよりも低い場合にＨレベルとなる。滞在時間算出回路４０は、算出結果を滞在信号ｄｕｒａｔｉｏｎ＿Ｄとして有限オートマトン７０に供給する。

クロック管理回路２０は、第１のクロック出力信号ｃｌｋ＿ｓｗ１と第２のクロック出力信号ｃｌｋ＿ｓｗ２を出力する。ドライバ回路８０は、第１のクロック出力信号ｃｌｋ＿ｓｗ１と第２のクロック出力信号ｃｌｋ＿ｓｗ２に応答して第１のゲート信号ｇａｔｅ＿ｄｒｉｖｅ１と第２のゲート信号ｇａｔｅ＿ｄｒｉｖｅ２を生成し、夫々、第１のスイッチトキャパシタ電源回路部１００と第２のスイッチトキャパシタ電源回路部１０１に供給する。第１のゲート信号ｇａｔｅ＿ｄｒｉｖｅ１と第２のゲート信号ｇａｔｅ＿ｄｒｉｖｅ２は、夫々、既述の実施形態における相補的なゲート駆動信号（φ１、φ２）を含む。

周波数計数回路６０は、例えば、第１のクロック出力信号ｃｌｋ＿ｓｗ１の周波数ｆをカウントして、その結果を周波数信号ｆｒｅｑｕｅｎｃｙ＿ｆとして出力し、有限オートマトン７０に供給する。

有限オートマトン７０は、例えば、滞在時間Ｄの閾値滞在時間Ｄｔｈと周波数ｆの閾値周波数ｆｔｈを保持しており、滞在信号ｄｕｒａｔｉｏｎ＿Ｄが示す滞在時間Ｄと周波数信号ｆｒｅｑｕｅｎｃｙ＿ｆが示す周波数ｆを、夫々の閾値（Ｄｔｈ、ｆｔｈ）と比較する。有限オートマトン７０は、その比較結果に応じて、ドライバ回路８０とクロック管理回路２０を制御する。

本実施形態の制御方法を図１７を用いて説明する。図１７は、その状態遷移を示す図である。定常状態では、例えば、スイッチトキャパシタ電源回路部１００のみを運転させる（１７０）。滞在時間Ｄが閾値滞在時間Ｄｔｈ以下の状態の時には、スイッチトキャパシタ電源回路部１００の単独運転の状態を維持する（１７１）。

滞在時間Ｄが閾値滞在時間Ｄｔｈより長くなった場合（１７８）には、スイッチトキャパシタ電源回路部１０１も運転させ、運転数２の並列運転に移行する（１８０）。滞在時間Ｄは、出力電圧Ｖｏｕｔが参照電圧Ｖｒｅｆよりも低い期間を示す為、滞在時間Ｄが所定の閾値滞在時間Ｄｔｈよりも長くなり、出力電圧Ｖｏｕｔが参照電圧Ｖｒｅｆよりも低い状態の期間が長くなった場合には、高負荷状態になったとして、並列運転に移行させる制御を行う。

クロック出力信号ｃｌｋ＿ｓｗ１の周波数ｆが閾値周波数ｆｔｈ以上の状態の時には、並列運転を維持する（１８１）。クロック出力信号ｃｌｋ＿ｓｗ１の周波数ｆが閾値周波数ｆｔｈよりも低くなった時（１８７）には、単独運転に移行させる（１７０）。クロック出力信号ｃｌｋ＿ｓｗ１の周波数ｆは、単位時間内に出力電圧Ｖｏｕｔが参照電圧Ｖｒｅｆよりも低くなる回数を示す為、クロック出力信号ｃｌｋ＿ｓｗ１の周波数ｆが閾値周波数ｆｔｈよりも低くなり、出力電圧Ｖｏｕｔが参照電圧Ｖｒｅｆを下回る状態が減った場合には、軽負荷になったと判断して、単独運転に移行させる制御を行う。例えば、スイッチトキャパシタ電源回路部１００による単独運転の場合には、有限オートマトン７０はクロック管理回路２０を制御して、第２のクロック出力信号ｃｌｋ＿ｓｗ２の生成を停止させ、並行運転に移行する場合には第２のクロック出力信号ｃｌｋ＿ｓｗ２の生成を再開させる制御を行う。

本実施形態によれば、出力電圧Ｖｏｕｔの状態に応じて単独運転と並列運転の切替を行う制御を行うことが出来る。高負荷状態の時には、並行運転とすることで出力電流を増大させて負荷（図示せず）に供給することが出来る。また、単独運転から並列運転への移行の要否を滞在時間Ｄで判断し、並列運転から単独運転への移行の要否を周波数ｆで判断する構成としている。滞在時間Ｄが短くなるとその算出が難しくなるが、クロック出力信号ｃｌｋ＿ｓｗ１の周波数ｆが少なくなっても周波数ｆのカウントは、例えば、カウンタ（図示せず）を用いて比較的に容易に行うことが出来るので、並行運転から単独運転に移行させる判断を行う際の参照値として有効である。

（第１１の実施形態）
図１８は、第１１の実施形態のスイッチトキャパシタ電源回路の構成を示す図である。既述の実施形態に対応する構成には同一符号を付している。本実施形態は、スイッチトキャパシタ電源回路部１０の出力を受けるスイッチ回路２０１を有する。スイッチ回路２０１は、制御回路２００からの切替信号ｓｗｉｔｃｈに応答して第１の入力ノード２１０の接続先を切替え、スイッチトキャパシタ電源回路部１０の出力電圧Ｖｏｕｔの供給先を第１の出力ノード２１１と第２の出力ノード２２１の間で切替えて供給する。第１の出力ノード２１１は、第１の出力端子１２１に接続され、第２の出力ノード２２１は第２の出力端子１２２に接続される。第１の出力端子１２１から第１の出力電圧Ｖｏｕｔ１が第１の負荷（図示せず）に供給され、第２の出力端子１２２から第２の出力電圧Ｖｏｕｔ２が第２の負荷（図示せず）に供給される。

制御回路２００は、スイッチトキャパシタ電源回路部１０を駆動するゲート信号ｇａｔｅ＿ｄｒｉｖｅを生成し、スイッチトキャパシタ電源回路部１０に供給する。ゲート信号ｇａｔｅ＿ｄｒｉｖｅは、例えば、スイッチトキャパシタ電源回路部１０の変換倍率を設定するゲート制御信号（ｏｎ、ｏｆｆ）を含んで構成される。第１の出力端子１２１から出力する第１の出力電圧Ｖｏｕｔ１と第２の出力端子１２２から出力する第２の出力電圧Ｖｏｕｔ２を異なる電圧に設定する場合には、スイッチ回路２０１の第１の入力ノード２１０の接続先を切替えるタイミングに応じてスイッチトキャパシタ電源回路部１０の変換倍率を異なる値に設定するゲート制御信号（ｏｎ、ｏｆｆ）を含むゲート信号ｇａｔｅ＿ｄｒｉｖｅをスイッチトキャパシタ電源回路部１０に供給する構成とすることが出来る。

制御回路２００が供給するゲート信号ｇａｔｅ＿ｄｒｉｖｅは、相補的にＨレベルとなるゲート駆動信号（φ１、φ２）を含む。ゲート信号ｇａｔｅ＿ｄｒｉｖｅが供給されることでスイッチトキャパシタ電源回路部１０は充放電動作を行い、出力電圧を変換倍率に応じて上昇させる。

本実施形態によれば、スイッチトキャパシタ電源回路部１０を共有して、その出力電圧を時分割で複数の出力端子（１２１、１２２）に供給し、複数の負荷に出力電圧（Ｖｏｕｔ１、Ｖｏｕｔ２）を供給することが出来る。また、スイッチトキャパシタ電源回路部１０の出力電圧の供給先を切替える際にスイッチトキャパシタ電源回路部１０の変換倍率を切替える制御を行うことで、例えば負荷に応じて異なる電圧の出力電圧（Ｖｏｕｔ１、Ｖｏｕｔ２）を供給することが出来る。

（第１２の実施形態）
図１９は、第１２の実施形態のスイッチトキャパシタ電源回路の構成を示す図である。既述の実施形態に対応する構成には同一符号を付している。本実施形態は、第１のスイッチトキャパシタ電源回路部１００と第２のスイッチトキャパシタ電源回路部１０１を有する。第１のスイッチトキャパシタ電源回路部１００と第２のスイッチトキャパシタ電源回路部１０１の出力は、スイッチ回路２０１に供給される。スイッチ回路２０１は、制御回路２００からの切替信号ｓｗｉｔｃｈに応じて、第１の入力ノード２１０と第２の入力ノード２２０の接続先を、第１の出力ノード２１１と第２の出力ノード２２１の間で切替える。

制御回路２００は、第１のスイッチトキャパシタ電源回路部１００を駆動する第１のゲート信号ｇａｔｅ＿ｄｒｉｖｅ１と第２のスイッチトキャパシタ電源回路部１０１を駆動する第２のゲート信号ｇａｔｅ＿ｄｒｉｖｅ２を生成し、夫々、第１のスイッチトキャパシタ電源回路部１００と第２のスイッチトキャパシタ電源回路部１０１に供給する。

制御回路２００が供給する第１のゲート信号ｇａｔｅ＿ｄｒｉｖｅ１と第２のスイッチトキャパシタ電源回路部１０１を駆動する第２のゲート信号ｇａｔｅ＿ｄｒｉｖｅ２は、相補的にＨレベルとなるゲート駆動信号（φ１、φ２）を含む。第１のゲート信号ｇａｔｅ＿ｄｒｉｖｅ１と第２のゲート信号ｇａｔｅ＿ｄｒｉｖｅ２が供給されることで第１のスイッチトキャパシタ電源回路部１００と第２のスイッチトキャパシタ電源回路部１０１は、夫々充放電動作を行い、出力電圧を変換倍率に応じて上昇させる。

本実施形態によれば、例えば、第１の出力端子１２１に接続される負荷（図示せず）が高負荷の場合に、第１の出力端子１２１に対しては、第１のスイッチトキャパシタ電源回路部１００と第２のスイッチトキャパシタ電源回路部１０１の並列運転で出力電圧Ｖｏｕｔ１を供給し、第２の出力端子１２２に対しては、どちらか一方のスイッチトキャパシタ電源回路部（１００、１０１）を動作させる単独運転により出力電圧Ｖｏｕｔ２を供給することが出来る。並列運転とすることで、高負荷状態の時に出力電流を増やして供給することが出来る。また、軽負荷の場合には、単独運転とすることで、動作させるスイッチトキャパシタ電源回路部（１００、１０１）を減らし、低消費電力化を図ることが出来る。尚、第１のゲート信号ｇａｔｅ＿ｄｒｉｖｅ１と第２のゲート信号ｇａｔｅ＿ｄｒｉｖｅ２に、変換倍率を異ならせる為のゲート制御信号（ｏｎ、ｏｆｆ）を含ませ、第１のスイッチトキャパシタ電源回路部１００と第２のスイッチトキャパシタ電源回路部１０１の出力電圧を異ならせる構成とすることも出来る。異なる出力電圧とすることで、第１のスイッチトキャパシタ電源回路部１００と第２のスイッチトキャパシタ電源回路部１０１の出力の組み合わせの汎用性が増し、負荷状態に応じたより細かい制御を行うことが出来る。

（第１３の実施形態）
図２０は、第１３の実施形態のスイッチトキャパシタ電源回路の構成を示す図である。既述の実施形態に対応する構成には同一符号を付している。本実施形態は、第１の出力端子１２１の出力電圧Ｖｏｕｔ１と第１の参照電圧Ｖｒｅｆ１を比較する第１の比較回路１１１と、第２の出力端子１２２の出力電圧Ｖｏｕｔ２と第２の参照電圧Ｖｒｅｆ２を比較する第２の比較回路１１２を有する。第１の比較回路１１１は、例えば、第１の出力電圧Ｖｏｕｔ１が第１の参照電圧Ｖｒｅｆ１よりも低くなるとＨレベルの出力信号ｒｅｑｕｅｓｔ１を出力する。第２の比較回路１１２は、例えば、第２の出力電圧Ｖｏｕｔ２が第２の参照電圧Ｖｒｅｆ２よりも低くなるとＨレベルの出力信号ｒｅｑｕｅｓｔ２を出力する。第１の比較回路１１１の出力信号ｒｅｑｕｅｓｔ１と第２の比較回路１１２の出力信号ｒｅｑｕｅｓｔ２は制御回路１２に供給される。

制御回路１２は、スイッチ回路２０１の第１の入力ノード２１０の接続先を第１の出力ノード２１１と第２の出力ノード２２１との間で切替える切替信号ｓｗｉｔｃｈをスイッチ回路２０１に供給する。第１の入力ノード２１０が第１の出力ノード２１１に接続されている状態の時に、第１の出力電圧Ｖｏｕｔ１と第１の参照電圧Ｖｒｅｆ１との比較が行われ、第１の入力ノード２１０が第２の出力ノード２２１に接続されている状態の時に、第２の出力電圧Ｖｏｕｔ２と第２の参照電圧Ｖｒｅｆ２との比較が行われる。第１の比較回路１１１と第２の比較回路１１２は、その比較結果に応じて出力信号（ｒｅｑｕｅｓｔ１、ｒｅｑｕｅｓｔ２）を出力する。

制御回路１２は、スイッチトキャパシタ電源回路部１０を駆動するゲート信号ｇａｔｅ＿ｄｒｉｖｅを生成し、スイッチトキャパシタ電源回路部１０に供給する。制御回路１２が供給するゲート信号ｇａｔｅ＿ｄｒｉｖｅは、相補的にＨレベルとなるゲート駆動信号（φ１、φ２）を含む。ゲート信号ｇａｔｅ＿ｄｒｉｖｅが供給されることでスイッチトキャパシタ電源回路部１０は充放電動作を行い、出力電圧を変換倍率に応じて上昇させる。

本実施形態によれば、一つのスイッチトキャパシタ電源回路部１０の出力電圧をスイッチ回路２０１を介して時分割で第１の出力端子１２１と第２の出力端子１２２に供給することが出来る。従って、複数の負荷（図示せず）に、その負荷状態に応じて個別に出力電圧（Ｖｏｕｔ１、Ｖｏｕｔ２）を供給することが出来る。夫々の出力電圧（Ｖｏｕｔ１、Ｖｏｕｔ２）はそれぞれの参照電圧（Ｖｒｅｆ１、Ｖｒｅｆ２）と比較され、夫々の出力電圧（Ｖｏｕｔ１、Ｖｏｕｔ２）が夫々の参照電圧（Ｖｒｅｆ１、Ｖｒｅｆ２）よりも低下した場合には、スイッチトキャパシタ電源回路部１０の出力電圧を上昇させ、出力電圧（Ｖｏｕｔ１、Ｖｏｕｔ２）を参照電圧（Ｖｒｅｆ１、Ｖｒｅｆ２）に維持させる制御を行う事が出来る。尚、既述した実施形態の制御を用い、例えば、第１の入力ノード２１０の接続先を切替る際に、切替に応じてスイッチトキャパシタ電源回路部１０における変換倍率を異ならせる制御を行うことも出来る。第１の入力ノード２１０が、第１の出力ノード２１１、または第２の出力ノード２２１に接続されていた時の変換倍率の情報をその接続先の情報と共に制御回路１２に保持しておき、第１の入力ノード２１０の接続先を第１の出力ノード２１１と第２の出力ノード２２１の間で切替る際に保持していた変換倍率の情報に応じてスイッチトキャパシタ電源回路部１０の変換倍率を変更する構成とすることが出来る。この場合には、制御回路１２から出力されるゲート信号ｇａｔｅ＿ｄｒｉｖｅに、スイッチトキャパシタ電源回路部１０の変換倍率を変更させるゲート制御信号（ｏｎ、ｏｆｆ）を含ませる。図２を用いて説明した様に、スイッチトキャパシタ電源回路部１０を構成する各スイッチング素子（Ｓ１〜Ｓ１３）に供給するゲート制御信号（ｏｎ、ｏｆｆ）の組み合わせを変えることで、変換倍率を変更することが出来る。

（第１４の実施形態）
図２１は、第１４の実施形態のスイッチトキャパシタ電源回路の構成を示す図である。既述の実施形態に対応する構成には同一符号を付している。本実施形態は、第１の比較回路１１１の出力信号ｒｅｑｕｅｓｔ１と、第２の比較回路１１２の出力信号ｒｅｑｕｅｓｔ２が供給されるクロック管理回路３００を有する。クロック管理回路３００には、クロック信号ＣＬＫが供給され、クロック管理回路３００は、クロック信号ＣＬＫが供給された期間のみ動作する。

クロック管理回路３００は、スイッチ回路２０１の第１の入力ノード２１０の接続先を変更する為の切替クロック信号ｃｌｋ＿ｃｈｎを生成し、スイッチ制御回路３０１に供給する。スイッチ制御回路３０１は、切替クロック信号ｃｌｋ＿ｃｈｎに応答して、スイッチ回路２０１の第１の入力ノード２１０の接続先を変更する切替信号ｓｗｉｔｃｈを生成し、スイッチ回路２０１に供給する。

クロック管理回路３００は、クロック信号ＣＬＫが供給された時にだけ比較回路１１１と比較回路１１２の出力信号（ｒｅｑｕｅｓｔ１、ｒｅｑｕｅｓｔ２）に応答してクロック出力信号ｃｌｋ＿ｓｗを出力する。

クロック管理回路３００のクロック出力信号ｃｌｋ＿ｓｗは、ゲートドライバ回路３０２に供給される。ゲートドライバ回路３０２は、ゲート信号ｇａｔｅ＿ｄｒｉｖｅを生成し、スイッチトキャパシタ電源回路部１０に供給する。ゲート信号ｇａｔｅ＿ｄｒｉｖｅは、既述の実施形態における相補的なゲート駆動信号（φ１、φ２）を含む。

本実施形態によれば、一つのスイッチトキャパシタ電源回路部１０の出力電圧をスイッチ回路２０１を介して時分割で第１の出力端子１２１と第２の出力端子１２２に供給することが出来る。従って、複数の負荷（図示せず）に個別に出力電圧を供給することが出来る。また、夫々の出力電圧（Ｖｏｕｔ１、Ｖｏｕｔ２）はそれぞれの参照電圧（Ｖｒｅｆ１、Ｖｒｅｆ２）と比較され、夫々の参照電圧よりも低下した場合には、スイッチトキャパシタ電源回路部１０の出力電圧を上昇させ、出力電圧（Ｖｏｕｔ１、Ｖｏｕｔ２）を参照電圧（Ｖｒｅｆ１、Ｖｒｅｆ２）に維持させる制御を行う事が出来る。また、クロック管理回路３００をクロック信号ＣＬＫが供給された時にのみ動作させることで、消費電力を軽減させることが出来る。尚、本実施形態においても、既述した実施形態の制御を用い、例えば、第１の出力電圧Ｖｏｕｔ１と第２の出力電圧Ｖｏｕｔ２の切替に応じてスイッチトキャパシタ電源回路部１０における変換倍率を異ならせ、第１の出力電圧Ｖｏｕｔ１と第２の出力電圧Ｖｏｕｔ２を異なる電圧とする制御を行うことも出来る。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１ 入力端子、２ 出力端子、１０ スイッチトキャパシタ電源回路部、３１ 変換倍率選択回路、４０ 滞在時間算出回路、６０ 周波数計数回路、２０１ スイッチ回路。

Claims (15)

1. 入力電圧が印加される入力端子と、
   出力電圧を出力する出力端子と、
   第１の接続ノードと、
   第２の接続ノードと、
   第３の接続ノードと、
   第４の接続ノードと、
   第５の接続ノードと、
   第６の接続ノードと、
   前記第３の接続ノードと前記第４の接続ノード間に接続される第１のキャパシタと、
   前記第５の接続ノードと前記第６の接続ノード間に接続される第２のキャパシタと、
   前記第１の接続ノードと前記第２の接続ノード間に接続される第３のキャパシタと、
   前記第４の接続ノードと接地間に接続される第１のスイッチング素子と、
   前記出力端子と前記第６の接続ノード間に接続される第２のスイッチング素子と、
   前記第６の接続ノードと前記接地間に接続される第３のスイッチング素子と、
   前記出力端子と前記第３の接続ノード間に接続される第４のスイッチング素子と、
   前記出力端子と前記第５の接続ノード間に接続される第５のスイッチング素子と、
   前記出力端子と前記第４の接続ノード間に接続される第６のスイッチング素子と、
   前記第１の接続ノードと前記第５の接続ノード間に接続される第７のスイッチング素子と、
   前記入力端子と前記第１の接続ノード間に接続される第８のスイッチング素子と、
   前記入力端子と前記第２の接続ノード間に接続される第９のスイッチング素子と、
   前記第２の接続ノードと前記第３の接続ノード間に接続される第１０のスイッチング素子と、
   を有するスイッチトキャパシタ電源回路部を具備することを特徴とするスイッチトキャパシタ電源回路。
2. 前記スイッチトキャパシタ電源回路部は、前記第３の接続ノードと前記第５の接続ノード間に接続される第１１のスイッチング素子を更に有することを特徴とする請求項１に記載のスイッチトキャパシタ電源回路。
3. 前記スイッチトキャパシタ電源回路部は、
   前記入力端子と前記第６の接続ノード間に接続される第１２のスイッチング素子と、
   前記入力端子と前記第４の接続ノード間に接続される第１３のスイッチング素子と、
   を更に有することを特徴とする請求項２に記載のスイッチトキャパシタ電源回路。
4. 前記入力電圧を所定の変換倍率で変換して前記出力電圧を出力する為に、前記スイッチング素子の内の選択したスイッチング素子を前記所定の変換倍率を維持する間オン状態にする第１の駆動信号と、前記スイッチング素子の内で選択されなかったスイッチング素子を所定のタイミングでオン／オフさせる第２の駆動信号を供給する制御回路を具備することを特徴とする請求項１から３のいずれか一項に記載のスイッチトキャパシタ電源回路。
5. 複数のキャパシタを備え、前記複数のキャパシタ間の接続構成を切替えて前記複数のキャパシタの充放電を行うことで入力電圧を所定の変換倍率で変換した電圧を出力電圧として出力端子に供給するスイッチトキャパシタ電源回路部と、
   前記出力電圧に応じて前記複数のキャパシタ間の接続構成を切替えて前記変換倍率を変更させる制御信号を前記スイッチトキャパシタ電源回路部に供給する制御回路と、
   を具備することを特徴とするスイッチトキャパシタ電源回路。
6. 前記制御回路は、前記複数のキャパシタ間に接続される複数のスイッチング素子の内で前記所定の変換倍率を維持する期間の間オン状態にするスイッチング素子の組み合わせを前記入力電圧に応じて変更して、前記変換倍率を変更することを特徴とする請求項５に記載のスイッチトキャパシタ電源回路。
7. 前記スイッチトキャパシタ電源回路部の出力電圧を第１の出力端子と第２の出力端子に切替えて供給するスイッチ回路を具備することを特徴とする請求項１から６のいずれか一項に記載のスイッチトキャパシタ電源回路。
8. 前記第１の出力端子の電圧と第１の参照電圧を比較する第１の比較回路と、
   前記第２の出力端子の電圧と第２の参照電圧を比較する第２の比較回路と、
   を具備し、
   前記第１の比較回路の出力信号に応じて前記スイッチトキャパシタ電源回路部の出力電圧が第１の出力端子に供給される時の前記スイッチトキャパシタ電源回路部の変換倍率を第１の変換倍率に設定し、前記第２の比較回路の出力信号に応じて前記スイッチトキャパシタ電源回路部の出力電圧が前記第２の出力端子に供給される時の前記スイッチトキャパシタ電源回路部の変換倍率を第２の変換倍率に設定することを特徴とする請求項７に記載のスイッチトキャパシタ電源回路。
9. 前記スイッチトキャパシタ電源回路部は、
   前記入力電圧が印加される入力端子と、
   前記出力電圧を出力する出力端子と、
   第１の接続ノードと、
   第２の接続ノードと、
   第３の接続ノードと、
   第４の接続ノードと、
   第５の接続ノードと、
   第６の接続ノードと、
   前記第３の接続ノードと前記第４の接続ノード間に接続される第１のキャパシタと、
   前記第５の接続ノードと前記第６の接続ノード間に接続される第２のキャパシタと、
   前記第１の接続ノードと前記第２の接続ノード間に接続される第３のキャパシタと、
   前記第４の接続ノードと接地間に接続される第１のスイッチング素子と、
   前記出力端子と前記第６の接続ノード間に接続される第２のスイッチング素子と、
   前記第６の接続ノードと前記接地間に接続される第３のスイッチング素子と、
   前記出力端子と前記第３の接続ノード間に接続される第４のスイッチング素子と、
   前記出力端子と前記第５の接続ノード間に接続される第５のスイッチング素子と、
   前記出力端子と前記第４の接続ノード間に接続される第６のスイッチング素子と、
   前記第１の接続ノードと前記第５の接続ノード間に接続される第７のスイッチング素子と、
   前記入力端子と前記第１の接続ノード間に接続される第８のスイッチング素子と、
   前記入力端子と前記第２の接続ノード間に接続される第９のスイッチング素子と、
   前記第２の接続ノードと前記第３の接続ノード間に接続される第１０のスイッチング素子と、
   前記第３の接続ノードと前記第５の接続ノード間に接続される第１１のスイッチング素子と、
   前記入力端子と前記第６の接続ノード間に接続される第１２のスイッチング素子と、
   前記入力端子と前記第４の接続ノード間に接続される第１３のスイッチング素子と、
   を有することを特徴とする請求項５に記載のスイッチトキャパシタ電源回路。
10. 複数のキャパシタを有し、前記複数のキャパシタ間の接続構成を切替えて前記複数のキャパシタを充放電させて入力電圧を第１の変換倍率で変換した第１の出力電圧を出力する第１のスイッチトキャパシタ電源回路部と、
    複数のキャパシタを有し、前記複数のキャパシタ間の接続構成を切替えて前記複数のキャパシタを充放電させて前記入力電圧を第２の変換倍率で変換した第２の出力電圧を出力する第２のスイッチトキャパシタ電源回路部と、
    前記第１のスイッチトキャパシタ電源回路部を駆動する第１の駆動信号と前記第２のスイッチトキャパシタ電源回路部を駆動する第２の駆動信号を供給する制御回路と、
    を具備することを特徴とするスイッチトキャパシタ電源回路。
11. 前記第１のスイッチトキャパシタ電源回路部の出力電圧と前記第２のスイッチトキャパシタ電源回路部の出力電圧は、共通の出力端子に供給されることを特徴とする請求項１０に記載のスイッチトキャパシタ電源回路。
12. 前記出力端子の電圧を所定の参照電圧と比較する比較回路を備え、前記比較回路の出力信号に応じて前記第１のスイッチトキャパシタ電源回路部と前記第２のスイッチトキャパシタ電源回路部の両方を動作させるか、または一方の動作を停止させることを特徴とする請求項１１に記載のスイッチトキャパシタ電源回路。
13. 前記出力端子の電圧が前記所定の参照電圧よりも低い滞在時間が所定の閾値滞在時間よりも長くなった時に前記第１のスイッチトキャパシタ電源回路部と前記第２のスイッチトキャパシタ電源回路部の両方を動作させ、前記出力端子の電圧が前記所定の参照電圧よりも低くなる単位時間当たりの回数が所定の閾値回数よりも少なくなった時に前記第１のスイッチトキャパシタ電源回路部と前記第２のスイッチトキャパシタ電源回路部の一方の動作を停止させることを特徴とする請求項１２に記載のスイッチトキャパシタ電源回路。
14. 前記第１のスイッチトキャパシタ電源回路部の第１の出力電圧が供給される第１の入力ノードと、
    前記第２のスイッチトキャパシタ電源回路部の第２の出力電圧が供給される第２の入力ノードと、
    第１の出力端子と、
    第２の出力端子と、
    前記第１の入力ノードと前記第２の入力ノードを、前記第１の出力端子と前記第２の出力端子に切替えて接続するスイッチ回路と、
    を具備することを特徴とする請求項１０に記載のスイッチトキャパシタ電源回路。
15. 前記第１のスイッチトキャパシタ電源回路部は、
    前記入力電圧が印加される入力端子と、
    前記第１の出力電圧を出力する出力端子と、
    第１の接続ノードと、
    第２の接続ノードと、
    第３の接続ノードと、
    第４の接続ノードと、
    第５の接続ノードと、
    第６の接続ノードと、
    前記第３の接続ノードと前記第４の接続ノード間に接続される第１のキャパシタと、
    前記第５の接続ノードと前記第６の接続ノード間に接続される第２のキャパシタと、
    前記第１の接続ノードと前記第２の接続ノード間に接続される第３のキャパシタと、
    前記第４の接続ノードと接地間に接続される第１のスイッチング素子と、
    前記出力端子と前記第６の接続ノード間に接続される第２のスイッチング素子と、
    前記第６の接続ノードと前記接地間に接続される第３のスイッチング素子と、
    前記出力端子と前記第３の接続ノード間に接続される第４のスイッチング素子と、
    前記出力端子と前記第５の接続ノード間に接続される第５のスイッチング素子と、
    前記出力端子と前記第４の接続ノード間に接続される第６のスイッチング素子と、
    前記第１の接続ノードと前記第５の接続ノード間に接続される第７のスイッチング素子と、
    前記入力端子と前記第１の接続ノード間に接続される第８のスイッチング素子と、
    前記入力端子と前記第２の接続ノード間に接続される第９のスイッチング素子と、
    前記第２の接続ノードと前記第３の接続ノード間に接続される第１０のスイッチング素子と、
    前記第３の接続ノードと前記第５の接続ノード間に接続される第１１のスイッチング素子と、
    前記入力端子と前記第６の接続ノード間に接続される第１２のスイッチング素子と、
    前記入力端子と前記第４の接続ノード間に接続される第１３のスイッチング素子と、
    を有することを特徴とする請求項１０に記載のスイッチトキャパシタ電源回路。

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