JP2017046116A - 光電変換装置、および、光電変換システム - Google Patents

Abstract

【課題】光電変換装置における信号の読み出しの自由度を向上させる。
【解決手段】光電変換素子ＰＤと、光電変換素子ＰＤからの第１信号を受けるゲートを有する第１トランジスタＭｐｘと、第２トランジスタＭ２と、第１トランジスタＭｐｘと共に第１差動対を、また、第２トランジスタＭ２と共に第２差動対を選択的に構成する第３トランジスタＭ３とを備える。第１トランジスタＭｐｘのゲートの電圧に基づく第２信号を、第２トランジスタＭ２のゲートに出力する。
【選択図】図２

Description

本発明は光電変換装置、および、光電変換システムに関する。

特許文献１の図２に開示された光電変換装置では、画素の増幅トランジスタ（図２の１１４）と、列ごとに配された差動トランジスタ（図２の２０１）とが差動アンプを構成している。画素の増幅トランジスタには、光電変換素子で発生した電荷に基づく信号が入力される。差動トランジスタには、ランプ波形の参照電圧が入力される。そして、画素の増幅トランジスタのゲートの電圧と差動トランジスタのゲートの電圧との比較する動作により、光電変換素子で発生した電荷に基づく信号がデジタル信号に変換される。

特開２００５−３１１４８７号公報

従来技術の光電変換装置は、画素からの信号の読み出し動作に制約があるという課題がある。具体的に特許文献１の図２に開示の光電変換装置においては、所定の画素の信号に対するアナログデジタル変換（以下、ＡＤ変換）を行うためには、当該所定の画素の増幅トランジスタと差動トランジスタとが構成する差動対を用いなければならない。

このような読み出し動作の制約があると、例えば、高速に信号を読み出すことが困難になる可能性がある。画素のリセット、リセット信号のＡＤ変換、電荷の転送、および、転送された電荷に基づく光信号のＡＤ変換を順番に行う必要がある。そのため、信号の読み出しに時間がかかる。

あるいは、上述の読み出し動作の制約は、画質低下の原因となる可能性がある。特許文献１に記載の従来技術によれば、複数の画素からの複数の信号に対して、異なるトランジスタによって構成される差動アンプがＡＤ変換を行う。複数の画素の間で増幅トランジスタの特性がばらついている場合、特性のばらつきがノイズとして画素からの信号にノイズを生じさせる可能性がある。

以上の課題に鑑み、本発明は、光電変換装置における信号の読み出し動作の自由度を向上させることを目的とする。

本発明の１つの側面に係る実施例の撮像装置は、光電変換素子と、前記光電変換素子からの第１信号を受けるゲートを有する第１トランジスタと、第２トランジスタと、前記第１トランジスタと共に第１差動対を、また、前記第２トランジスタと共に第２差動対を選択的に構成する第３トランジスタと、を備え、前記第１トランジスタのゲートの電圧に基づく第２信号を、前記第２トランジスタのゲートに出力する、ことを特徴とする。

本発明の別の側面に係る実施例の撮像装置は、光電変換素子と、前記光電変換素子からの信号を受けるゲートを有する第１トランジスタと、第２トランジスタと、前記第１トランジスタと共に第１差動対を、また、前記第２トランジスタと共に第２差動対を選択的に構成し、参照信号を受けるゲートを有する第３トランジスタと、前記第２トランジスタのゲートと前記第３トランジスタのドレインとを接続するスイッチとを備える、ことを特徴とする。

本発明のさらに別の側面に係る実施例の撮像装置は、光電変換素子と、前記光電変換素子からの第１信号を受けるゲートを有する第１トランジスタと、前記第１トランジスタのゲートの電圧をリセットするリセットトランジスタと、第２トランジスタと、アナログデジタル変換に用いられる参照信号を受けるゲートを有する第３トランジスタと、を備え、前記第１トランジスタおよび前記第３トランジスタの構成する第１差動対を含む比較器が、前記第１信号と前記参照信号とを比較し、前記第２トランジスタおよび前記第３トランジスタの構成する第２差動対を含む比較器が、前記第１トランジスタのゲートの電圧がリセットされたときの前記第１トランジスタのゲートの電圧に基づく第２信号と前記参照信号との比較を行う、ことを特徴とする。

本発明によれば、光電変換装置における信号の読出し動作の自由度を向上させることができる。

光電変換装置の全体構成を模式的に示すブロック図。 光電変換装置の回路構成を示す図。 光電変換装置の駆動信号のタイミングチャートを模式的に示す図。 光電変換装置の全体構成を示すブロック図。 光電変換装置の回路構成を示す図。 光電変換装置の駆動信号のタイミングチャートを模式的に示す図。 光電変換装置の回路構成を示す図。 光電変換装置の駆動信号のタイミングチャートを模式的に示す図。 光電変換システムの構成を示す図。

図面を参照しながら本発明の実施形態を説明する。図１は、本実施形態の光電変換装置の全体構成を模式的に示すブロック図である。複数の画素１００が、画素アレイ１０２を構成する。画素アレイ１０２は、複数の画素行と複数の画素列とを含む。垂直走査回路１０１は、複数の画素１００からの信号を読み出すために、複数の画素１００を制御する。複数の画素１００からの信号は、例えば、画素行ごとに読み出される。本明細書における信号の読み出しの例としては、少なくとも、当該信号をデジタル信号に変換するためのアナログデジタル変換（以下、ＡＤ変換）、および、ＡＤ変換のための信号の比較が挙げられる。

比較回路１０４は、画素１００の信号と参照信号とを比較する。参照信号供給部１０３によって発生された参照信号が、比較回路１０４へ入力される。比較回路１０４による比較の結果に基づく制御信号が、カウンタ１０６へ出力される。当該比較の結果に基づく制御信号が、カウンタ１０６のカウント期間を制御する。カウンタ１０６は制御信号を受けたタイミングに対応したカウント値をメモリ１０７へ出力する。メモリ１０７へ出力されたカウント値が、画素１００の信号に対するＡＤ変換の結果として得られるデジタル信号である。メモリ１０７に保持されたデジタル信号は水平走査回路１０８により、順次、光電変換装置から出力される。比較回路１０４、カウンタ１０６、および、メモリ１０７をまとめて列回路アレイ１１０と呼ぶ。

図２は、光電変換装置の画素１００、および、比較回路１０４の構成を示している。説明を簡略にするため、図２は１つの画素１００のみを示している。

画素１００は、少なくとも、光電変換素子ＰＤと画素トランジスタＭｐｘとを含む。画素トランジスタＭｐｘのゲートはフローティングディフュージョンノード（以下、ＦＤノード）に接続されている。画素トランジスタＭｐｘのゲートには、光電変換素子ＰＤからの信号が入力される。例えば、光電変換素子ＰＤで生じた電荷が、ＦＤノードに転送される。つまり、画素トランジスタＭｐｘのゲートに、光電変換素子ＰＤで生じた電荷に基づく信号が入力される。なお、画素トランジスタＭｐｘのゲートがＦＤノードに接続されているので、本明細書においては、画素トランジスタＭｐｘのゲートをＦＤノードと呼ぶことがある。

比較回路１０４は、差動トランジスタＭ３を含む。差動トランジスタＭ３のゲートには、ＡＤ変換に用いられる参照信号ＶＲＭＰが入力される。参照信号ＶＲＭＰは、例えば、時間と共にその電圧が変化するランプ電圧信号である。

画素トランジスタＭｐｘおよび差動トランジスタＭ３は、テール電流源ＩＳ１に接続される。換言すると、画素トランジスタＭｐｘおよび差動トランジスタＭ３は差動対を構成する。画素トランジスタＭｐｘおよび差動トランジスタＭ３は、同じ導電型である。

本実施形態の光電変換装置は、トランジスタＭ２を備える。図２に示された実施形態においては、トランジスタＭ２は比較回路１０４に含まれる。トランジスタＭ２および差動トランジスタＭ３は、テール電流源ＩＳ１に接続される。換言すると、トランジスタＭ２および差動トランジスタＭ３は差動対を構成する。トランジスタＭ２は、画素トランジスタＭｐｘおよび差動トランジスタＭ３と同じ導電型である。本実施形態では、トランジスタＭ２はＮチャネル型のＭＯＳトランジスタである。

差動トランジスタＭ３は、画素トランジスタＭｐｘおよびトランジスタＭ２の一方と選択的に差動対を構成する。例えば、画素１００の選択トランジスタＭｓｘ、および、トランジスタＭ２とテール電流源ＩＳ１との間の電気経路に配されたトランジスタＭ４を制御することにより、活性化する差動対が選択されうる。選択トランジスタＭｓｘがオンし、トランジスタＭ４がオフすることで、画素トランジスタＭｐｘおよび差動トランジスタＭ３の構成する差動対が活性化する。このとき、トランジスタＭ２および差動トランジスタＭ３の構成する差動対は非活性化する。また、選択トランジスタＭｓｘがオフし、トランジスタＭ４がオンすることで、トランジスタＭ２および差動トランジスタＭ３が構成する差動対が活性化する。このとき、画素トランジスタＭｐｘおよび差動トランジスタＭ３が構成する差動対は非活性化する。

本実施形態の光電変換装置は、画素トランジスタＭｐｘのゲートの電圧に基づく信号を、トランジスタＭ２のゲートに出力する。画素トランジスタＭｐｘのゲートの電圧に基づく信号は、画素トランジスタＭｐｘのゲートの電圧をバッファした電圧信号、および、画素トランジスタＭｐｘのゲートの電圧を所定のゲインで増幅した電圧信号を少なくとも含む。

いくつかの実施形態においては、トランジスタＭ２のゲートと差動トランジスタＭ３のドレインとを接続するスイッチｓｗ１を介して、当該信号がトランジスタＭ２のゲートに出力される。まず、画素トランジスタＭｐｘおよび差動トランジスタＭ３の構成する差動対がボルテージフォロア回路として動作する。このボルテージフォロア回路の入力ノードは、画素トランジスタＭｐｘのゲートである。このような動作により、画素トランジスタＭｐｘのゲートの電圧が差動トランジスタＭ３のドレインに出力される。トランジスタＭ２のゲートと差動トランジスタＭ３のドレインとを接続するスイッチｓｗ１をオンすることにより、画素トランジスタＭｐｘのゲートの電圧に基づく信号が、トランジスタＭ２のゲートに出力される。

他の実施形態においては、画素トランジスタＭｐｘ、トランジスタＭ２および差動トランジスタＭ３が構成する複数の差動対を順に動作させる、つまり、順に活性化させることで、当該信号がトランジスタＭ２のゲートに出力される。まず、画素トランジスタＭｐｘおよび差動トランジスタＭ３の構成する差動対が第１のボルテージフォロア回路として動作する。第１のボルテージフォロア回路の入力ノードは、画素トランジスタＭｐｘのゲートである。このような動作により、画素トランジスタＭｐｘのゲートの電圧が差動トランジスタＭ３のゲートに出力される。続いて、差動トランジスタＭ３およびトランジスタＭ２の構成する差動対が第２のボルテージフォロア回路として動作する。第２のボルテージフォロア回路の入力ノードは、差動トランジスタＭ３のゲートである。第２のボルテージフォロアによって、差動トランジスタＭ３のゲートに保持された当該信号が、差動トランジスタＭ３のゲートに出力される。

続いて、実施形態の効果について説明する。上述の通り、画素１００からの信号が、トランジスタＭ２のゲートに出力される。このような構成によれば、画素１００からの信号の読み出しの自由度が向上する。例えば、画素１００からの信号に対するＡＤ変換を、画素１００に含まれるトランジスタ以外のトランジスタの構成する差動対を用いて行うことができる。

信号の読み出しの自由度の向上により、例えば、信号の読み出しを短時間で行うことができる。いくつかの実施形態においては、画素トランジスタＭｐｘのゲートの電圧がリセットされたときの当該ゲートの電圧に基づく信号（以下、ノイズ信号）と、光電変換素子ＰＤで生じた電荷に基づく信号（以下、光信号）とが、画素１００から読み出される。まず、ノイズ信号がトランジスタＭ２のゲートに出力される。これにより、トランジスタＭ２および差動トランジスタＭ３の構成する差動対を含む比較器が、ノイズ信号と参照信号との比較、すなわち、ノイズ信号に対するＡＤ変換を行うことができる。一方で、ノイズ信号に対するＡＤ変換を行っている間に、画素１００において、光電変換素子ＰＤの電荷を画素トランジスタＭｐｘのゲートに転送することができる。つまり、ノイズ信号に対するＡＤ変換と光電変換素子ＰＤで生じた電荷の転送とを並行して行うことができる。結果として、信号の読み出しにかかる時間を短縮することができる。

あるいは、いくつかの実施形態においては、光電変換素子ＰＤが直接的に画素トランジスタＭｐｘのゲートに接続される。このような実施形態において、ノイズ信号をトランジスタＭ２のゲートに出力することにより、ノイズ信号に対するＡＤ変換を行っている間に光電変換素子ＰＤにおいて電荷を蓄積することができる。そのため、光信号からノイズ成分を除去することができ、結果として、光電変換装置から出力される信号のノイズを低減することができる。

あるいは、複数の画素１００を備える撮像装置においては、上述の信号の読み出しの自由度の向上により画質を向上させることができる。複数の画素１００からの複数の信号に対して、トランジスタＭ２および差動トランジスタＭ３の構成する差動対を含む比較器が共通してＡＤ変換を行うことができる。これにより、画質を向上させることができる。

なお、図２では省略されているが、１つの画素列に含まれる複数の画素１００に対して、図２に示された１つの比較回路１０４が配される。具体的には、複数の画素１００の選択トランジスタＭｓｘのソースが、互いに接続され、かつ、テール電流源ＩＳ１に直接的にまたはスイッチを介して接続される。また、複数の画素１００の画素トランジスタＭｐｘのドレインが互いに接続される。そして、１つの差動トランジスタＭ３が、１つの画素列に含まれる複数の画素１００のそれぞれの画素トランジスタＭｐｘと差動対を構成する。光電変換装置は、上述の画素列と比較回路１０４との組を複数備えうる。

以上に説明した実施形態では、差動トランジスタＭ３は、画素１００の画素トランジスタＭｐｘ、および、トランジスタＭ２のそれぞれと差動対を構成する。トランジスタＭ２はいずれの画素にも属さない。そのため、光電変換によって生じた電荷がトランジスタＭ２のゲートに転送されることはない。

別の実施形態では、差動トランジスタＭ３が、複数の画素１００に含まれる画素トランジスタＭｐｘのみと差動対を構成する。この場合、上述の説明において、画素トランジスタＭｐｘは第１の画素１００に含まれる画素トランジスタＭｐｘ１に、また、トランジスタＭ２は第２の画素１００に含まれる画素トランジスタＭｐｘ２に、適宜読み替えられる。このような別の実施形態は、例えば、図７に例示される。

以下、本発明に係るいくつかの実施例を説明する。特に断りがない限り、本実施形態についての説明は、全ての実施例について同様である。また、いずれかの実施例の一部の構成を、他の実施例の一部と置換、あるいは、他の実施例に付加してもよい。

実施例１の光電変換装置を説明する。図１は、本実施例の光電変換装置の全体構成を模式的に示すブロック図である。光電変換装置の全体構成はすでに説明されているので、ここでの図１についての説明は省略する。

図２は、光電変換装置の画素１００、および、比較回路１０４の構成を示している。説明を簡略にするため、図２は１つの画素１００のみを示している。

画素１００は、光電変換素子ＰＤ、リセットトランジスタＭｒｘ、転送トランジスタＭｔｘ、画素トランジスタＭｐｘ、および、選択トランジスタＭｓｘを含む。画素１００には、Ｎチャネル型のＭＯＳトランジスタが用いられている。リセットトランジスタＭｒｘのゲートには駆動信号φＲ、転送トランジスタＭｔｘのゲートには駆動信号φＴ、選択トランジスタＭｓｘのゲートには駆動信号φＳＥＬがそれぞれ入力される。

画素トランジスタＭｐｘのゲートはＦＤノードに接続されている。画素トランジスタＭｐｘのゲートは、光電変換素子ＰＤからの信号を受ける。本実施例では、光電変換素子ＰＤで生じた電荷が、転送トランジスタＭｔｘによって、ＦＤノードに転送される。つまり、画素トランジスタＭｐｘのゲートに、光電変換素子ＰＤで生じた電荷に基づく信号が入力される。リセットトランジスタＭｒｘは、画素トランジスタＭｐｘのゲートの電圧をリセットする。

画素トランジスタＭｐｘのドレイン、および、リセットトランジスタＭｒｘのドレインは、電源電圧ＶＤＤの供給される電源ノードに接続される。画素トランジスタＭｐｘのソースは、選択トランジスタＭｓｘを介して、テール電流源ＩＳ１に接続される。なお、図２には示されていないが、１つの画素列に含まれる複数の画素１００の画素トランジスタＭｐｘのドレインは互いに接続される。また、１つの画素列に含まれる複数の画素１００の選択トランジスタＭｓｘのソースは互いに接続される。

比較回路１０４は、負荷トランジスタＭ１、トランジスタＭ２、差動トランジスタＭ３、トランジスタＭ４、トランジスタＭ５、および、テール電流源ＩＳ１を含む。負荷トランジスタＭ１はＰチャネル型のＭＯＳトランジスタである。トランジスタＭ２、差動トランジスタＭ３、トランジスタＭ４、および、トランジスタＭ５は、それぞれ、Ｎチャネル型のＭＯＳトランジスタである。テール電流源ＩＳ１は、例えば、ゲートに所定のバイアス電圧を印加したＮＭＯＳトランジスタが用いられうる。

差動トランジスタＭ３のドレインと電源ノードとの間の電気経路に、負荷トランジスタＭ１が配される。トランジスタＭ２とテール電流源ＩＳ１との間の電気経路に、トランジスタＭ４が配される。差動トランジスタＭ３とテール電流源ＩＳ１との間の電気経路に、トランジスタＭ５が配される。負荷トランジスタＭ１にはバイアス電圧Ｖｂｓが供給される。トランジスタＭ４のゲートには、駆動信号φＥＮが入力される。トランジスタＭ５のゲートは、電源ノードに接続される。そのため、トランジスタＭ５は常にオンしている。

比較回路１０４は、スイッチｓｗ１およびクランプ容量Ｃｃｌｍｐを含む。スイッチｓｗ１は、差動トランジスタＭ３のゲートとドレインとを接続する。スイッチｓｗ１は、駆動信号φＣＬＭＰによって制御される。クランプ容量Ｃｃｌｍｐの一方の端子は、差動トランジスタＭ３のゲートに接続される。クランプ容量Ｃｃｌｍｐの他方の端子には、参照信号ＶＲＭＰが入力される。スイッチｓｗ１がオフすることで、差動トランジスタＭ３のゲートは電気的にフローティングになる。これにより、差動トランジスタＭ３のゲートの電圧をクランプ容量Ｃｃｌｍｐにクランプすることができる。

比較回路１０４は、スイッチｓｗ２および保持容量Ｃｓｍｐｌを含む。スイッチｓｗ２は、トランジスタＭ２のゲートと、差動トランジスタＭ３のドレインとを接続する。スイッチｓｗ２は、駆動信号φＳＭＰＬによって制御される。保持容量Ｃｓｍｐｌの一方の端子は、トランジスタＭ２のゲートに接続される。保持容量Ｃｓｍｐｌの他方の端子は接地ノードに接続される。接地ノードには、グラウンド電圧が供給されている。スイッチｓｗ２がオフすると、トランジスタＭ２のゲートを電気的にフローティングになる。これにより、トランジスタＭ２のゲートに信号を保持することができる。換言すると、スイッチｓｗ２および保持容量Ｃｓｍｐｌは、サンプルホールド回路を構成する。

本実施例の光電変換装置の動作モードについて説明する。光電変換装置の動作モードは、選択トランジスタＭｓｘ、トランジスタＭ４、スイッチｓｗ１、および、スイッチｓｗ２によって制御される。

差動トランジスタＭ３は、画素トランジスタＭｐｘおよびトランジスタＭ２のそれぞれと選択的に差動対を構成する。したがって、光電変換装置は、画素トランジスタＭｐｘおよび差動トランジスタＭ３の構成する差動対が活性化している状態と、トランジスタＭ２および差動トランジスタＭ３の構成する差動対が活性化している状態とを含む。選択トランジスタＭｓｘがオンし、トランジスタＭ４がオフすることで、画素トランジスタＭｐｘおよび差動トランジスタＭ３の構成する差動対が活性化される。このとき、トランジスタＭ２および差動トランジスタＭ３の構成する差動対は非活性化される。選択トランジスタＭｓｘがオフし、トランジスタＭ４がオンすることで、トランジスタＭ２および差動トランジスタＭ３の構成する差動対が活性化される。このとき、画素トランジスタＭｐｘおよび差動トランジスタＭ３の構成する差動対は非活性化される。

まず、画素トランジスタＭｐｘおよび差動トランジスタＭ３の構成する差動対が活性化された状態について説明する。この状態においてスイッチｓｗ１がオンすることにより、画素トランジスタＭｐｘおよび差動トランジスタＭ３の構成する差動対はボルテージフォロア回路として動作する。このボルテージフォロア回路の入力ノードは、画素トランジスタＭｐｘのゲートである。そのため、画素トランジスタＭｐｘのゲートの電圧に基づく信号が、ボルテージフォロア回路の出力ノード、つまり、差動トランジスタＭ３のドレインに出力される。このとき、スイッチｓｗ２がオンすることにより、画素トランジスタＭｐｘのゲートの電圧に基づく信号がトランジスタＭ２のゲートに出力される。一方、この状態においてスイッチｓｗ１がオフすることにより、画素トランジスタＭｐｘおよび差動トランジスタＭ３の構成する差動対は比較器として動作する。この比較器は、画素トランジスタＭｐｘのゲートの信号と差動トランジスタＭ３のゲートにクランプ容量Ｃｃｌｍｐを介して入力される参照信号ＶＲＭＰとを比較する。なお、ボルテージフォロア回路としての動作および比較器としての動作のいずれにおいても、リセットトランジスタＭｒｘはオフしている。

次に、トランジスタＭ２および差動トランジスタＭ３の構成する差動対が活性化された状態について説明する。この状態においてスイッチｓｗ１およびスイッチｓｗ２の両方がオフすることにより、トランジスタＭ２および差動トランジスタＭ３の構成する差動対は比較器として動作する。この比較器は、トランジスタＭ２のゲートの信号と差動トランジスタＭ３のゲートにクランプ容量Ｃｃｌｍｐを介して入力される参照信号ＶＲＭＰとを比較する。

続いて、本実施例の光電変換装置の駆動方法について説明する。図３は、光電変換装置の駆動信号のタイミングチャートを模式的に示す図である。図３は、１回の水平走査期間（１Ｈ期間）の駆動信号、すなわち、１つの画素行の信号を読み出すための駆動信号を示している。駆動信号がハイレベルのとき、当該駆動信号の供給されるトランジスタまたはスイッチはオンする。駆動信号がローレベルのとき、当該駆動信号の供給されるトランジスタまたはスイッチはオフする。ハイレベルおよびローレベルの具体的な電圧は、トランジスタの導電型などに応じて定まる。また、図３は、ＡＤ変換に用いられる参照信号ＶＲＭＰの波形を模式的に示している。

時刻ｔ０から時刻ｔ１までの期間Ｐ＿ＲＥＳには、画素１００のリセット、クランプ容量Ｃｃｌｍｐへのノイズ信号のクランプ、および、トランジスタＭ２のゲートへのノイズ信号の出力を行う。

時刻ｔ０で駆動信号φＲがハイレベルに遷移する。これにより、画素１００の画素トランジスタＭｐｘのゲートの電圧が所定のレベルにリセットされる。

同時に、駆動信号φＳＥＬおよびφＣＬＭＰがハイレベルに遷移する。選択トランジスタＭｓｘおよびスイッチｓｗ１がオンし、画素トランジスタＭｐｘおよび差動トランジスタＭ３の構成する差動対がボルテージフォロア回路として動作する。これにより、差動トランジスタＭ３のドレインに、画素トランジスタＭｐｘのゲートの電圧がリセットされたときの当該ゲートの電圧に基づく信号、つまり、ノイズ信号が出力される。また、このときの差動トランジスタＭ３のゲートの電圧が、クランプ容量Ｃｃｌｍｐにクランプされる。

時刻ｔ０には、さらに、駆動信号φＳＭＰＬがハイレベルに遷移する。これによりスイッチｓｗ２がオンするので、ノイズ信号はトランジスタＭ２のゲートに出力され、かつ、保持容量Ｃｓｍｐｌにサンプリングされる。

以後、時刻ｔ１までに、駆動信号φＲ、駆動信号φＣＬＭＰ、駆動信号φＳＭＰＬ、および、駆動信号φＳＥＬが順次、ローレベルに遷移する。スイッチｓｗ２がオフするため、ノイズ信号がトランジスタＭ２のゲートに保持される。なお、図３が示すように、駆動信号φＲがローレベルに遷移し、その後に、駆動信号φＣＬＭＰ及び駆動信号φＳＭＰＬがほぼ同時にローレベルに遷移し、さらにその後に駆動信号φＳＥＬがローレベルに遷移する順であることが望ましい。スイッチｓｗ１より先にリセットトランジスタＭｒｘがオフにすることで、リセットトランジスタＭｒｘによって生じる熱ノイズ（ｋＴ／Ｃノイズ）をクランプレベルに反映させることができるからである。

時刻ｔ２から時刻ｔ３までの期間Ｎ＿ＡＤでは、ノイズ信号に対するＡＤ変換、および、光電変換素子ＰＤから画素トランジスタＭｐｘのゲートへの電荷の転送を行う。

時刻ｔ２に駆動信号φＥＮがハイレベルに遷移する。これにより、トランジスタＭ２および差動トランジスタＭ３の構成する差動対が比較器として動作する。トランジスタＭ２のゲートには、サンプリング容量Ｃｓｍｐｌに保持されたノイズ信号が入力されている。比較器は、このノイズ信号と参照信号ＶＲＭＰとの大小関係を比較する。参照信号ＶＲＭＰのランプダウンの開始から大小関係が反転するまでの時間を計測することにより、ノイズ信号に対するＡＤ変換を行う。

また、時刻ｔ２に駆動信号φＴがハイレベルに遷移する。転送トランジスタＭｔｘがオンし、光電変換素子ＰＤに蓄積された電荷がＦＤノードへ転送される。これにより、光電変換素子ＰＤで生じた電荷に基づく信号つまり光信号が得られる。この期間Ｎ＿ＡＤにおいて、駆動信号φＳＥＬがローレベルである。つまり、画素トランジスタＭｐｘの構成する差動対は非活性化されている。そのため、画素トランジスタＭｐｘのゲートに光信号を入力することは、トランジスタＭ２および差動トランジスタＭ３によって行われている比較動作に影響を及ぼさない。したがって、ノイズ信号のＡＤ変換と、画素１００における電荷の転送とを同時に行うことができるのである。

その後、時刻ｔ３までに、駆動信号φＴおよび駆動信号φＥＮが順次ローレベルに遷移する。

時刻ｔ４から時刻ｔ５までの期間Ｓ＿ＡＤでは、光信号に対するＡＤ変換を行う。時刻ｔ４に駆動信号φＳＥＬがハイレベルに遷移する。このとき、駆動信号φＣＬＭＰはローレベルであり、スイッチｓｗ１はオフしている。そのため、画素トランジスタＭｐｘおよび差動トランジスタＭ３の構成する差動対が比較器として動作する。画素トランジスタＭｐｘのゲートには、光信号が入力されている。比較器は、この光信号と参照信号ＶＲＭＰとの大小関係を比較する。参照信号ＶＲＭＰのランプダウンの開始から大小関係が反転するまでの時間を計測することにより、光信号に対するＡＤ変換を行う。

なお、光信号に対するＡＤ変換によって得られたデジタル信号から、ノイズ信号に対するＡＤ変換の結果によって得られたデジタル信号を減算するデジタルＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ Ｄｏｕｂｌｅ Ｓａｍｐｌｉｎｇ）処理を行ってもよい。

以上に述べた通り、本実施例によれば、画素１００の画素トランジスタＭｐｘのゲートの電圧に基づく信号が、トランジスタＭ２のゲートに出力される。このような構成によれば、画素１００からの信号の読み出しの自由度が向上する。具体的に、画素１００からのノイズ信号に対するＡＤ変換を、トランジスタＭ２および差動トランジスタＭ３の構成する差動対を用いて行うことができる。結果として、画素１００からの信号の読み出しを短時間で行うことができる。

実施例２の光電変換装置を説明する。本実施例は、画素トランジスタＭｐｘ、トランジスタＭ２および差動トランジスタＭ３が構成する複数の差動対を順に動作させることで、画素トランジスタＭｐｘのゲートの電圧に基づく信号をトランジスタＭ２のゲートに出力する点で、実施例１と異なる。また、本実施例は、比較回路１０４による比較の結果に基づく制御信号が、出力回路１０５を介して、カウンタ１０６へ出力される点で、実施例１と異なる。以下、実施例１と異なる点について主として説明する。実施例１と同じ点については説明を省略する。

図４は、本実施形態の光電変換装置の全体構成を模式的に示すブロック図である。図１と同様の部分には、図１と同じ符号が付されている。本実施例の光電変換装置は出力回路１０５を備える。本実施例においては、比較回路１０４による比較の結果に基づく制御信号が、出力回路１０５を介して、カウンタ１０６へ出力される。また、出力回路１０５は、画素１００の信号に基づく信号を、フィードバック信号として、比較回路１０４へ出力する。その他の構成は図１と同様であるため、説明を省略する。

図５は、光電変換装置の画素１００、比較回路１０４、および、出力回路１０５の構成を示している。説明を簡略にするため、図５は１つの画素１００のみを示している。図２と同じ機能を有する部分には、図２と同じ符号が付されている。

本実施例の光電変換装置の画素１００の構成は、実施例１と同じである。そのため、画素１００についての説明は省略する。

比較回路１０４は、トランジスタＭ２、差動トランジスタＭ３、トランジスタＭ４、トランジスタＭ５、負荷トランジスタＭ６、および、テール電流源ＩＳ１を含む。本実施例の比較回路１０４は、負荷トランジスタＭ６を含む点で、実施例１と異なる。負荷トランジスタＭ６はＰチャネル型のＭＯＳトランジスタである。負荷トランジスタＭ６は、トランジスタＭ２と電源ノードとの間の電気経路に配されている。負荷トランジスタＭ６のゲートにはバイアス電圧Ｖｂｓが供給される。トランジスタＭ２、差動トランジスタＭ３、トランジスタＭ４、トランジスタＭ５、および、テール電流源ＩＳ１の構成および機能は、実施例１と同様である。

比較回路１０４は、スイッチｓｗ１、および、クランプ容量Ｃｃｌｍｐを含む。スイッチｓｗ１、および、クランプ容量Ｃｃｌｍｐの構成および機能は、実施例１と同様である。

比較回路１０４は、スイッチｓｗ２および保持容量Ｃｓｍｐｌを含む。保持容量Ｃｓｍｐｌの構成および機能は、実施例１と同様である。本実施例の比較回路１０４においては、スイッチｓｗ２の接続が実施例１と異なる。スイッチｓｗ２は、トランジスタＭ２のゲートとドレインとを接続する。スイッチｓｗ２がオフすると、トランジスタＭ２のゲートを電気的にフローティングになる。これにより、トランジスタＭ２のゲートに信号を保持することができる。換言すると、スイッチｓｗ２および保持容量Ｃｓｍｐｌは、サンプルホールド回路を構成する。

本実施例の光電変換装置の動作モードについて説明する。光電変換装置の動作モードは、選択トランジスタＭｓｘ、トランジスタＭ４、スイッチｓｗ１、および、スイッチｓｗ２によって制御される。

差動トランジスタＭ３は、画素トランジスタＭｐｘおよびトランジスタＭ２のそれぞれと選択的に差動対を構成する。したがって、光電変換装置は、画素トランジスタＭｐｘおよび差動トランジスタＭ３の構成する差動対が活性化している状態と、トランジスタＭ２および差動トランジスタＭ３の構成する差動対が活性化している状態とを含む。選択トランジスタＭｓｘがオンし、トランジスタＭ４がオフすることで、画素トランジスタＭｐｘおよび差動トランジスタＭ３の構成する差動対が活性化される。このとき、トランジスタＭ２および差動トランジスタＭ３の構成する差動対は非活性化される。選択トランジスタＭｓｘがオフし、トランジスタＭ４がオンすることで、トランジスタＭ２および差動トランジスタＭ３の構成する差動対が活性化される。このとき、画素トランジスタＭｐｘおよび差動トランジスタＭ３の構成する差動対は非活性化される。

まず、画素トランジスタＭｐｘおよび差動トランジスタＭ３の構成する差動対が活性化された状態について説明する。この状態においてスイッチｓｗ１がオンすることにより、画素トランジスタＭｐｘおよび差動トランジスタＭ３の構成する差動対は第１のボルテージフォロア回路として動作する。第１のボルテージフォロア回路の入力ノードは、画素トランジスタＭｐｘのゲートである。そのため、画素トランジスタＭｐｘのゲートの電圧に基づく信号が、第１のボルテージフォロア回路の出力ノード、つまり、差動トランジスタＭ３のゲートおよびドレインに出力される。一方、この状態においてスイッチｓｗ１がオフすることにより、画素トランジスタＭｐｘおよび差動トランジスタＭ３の構成する差動対は比較器として動作する。この比較器は、画素トランジスタＭｐｘのゲートの信号と差動トランジスタＭ３のゲートにクランプ容量Ｃｃｌｍｐを介して入力される参照信号ＶＲＭＰとを比較する。なお、第１のボルテージフォロア回路としての動作および比較器としての動作のいずれにおいても、リセットトランジスタＭｒｘはオフしている。

次に、トランジスタＭ２および差動トランジスタＭ３の構成する差動対が活性化された状態について説明する。この状態においてスイッチｓｗ１およびスイッチｓｗ２の一方がオフし、かつ、他方がオンすることにより、トランジスタＭ２および差動トランジスタＭ３の構成する差動対は第２のボルテージフォロア回路として動作する。スイッチｓｗ１がオンする場合、第２のボルテージフォロア回路の入力ノードはトランジスタＭ２のゲートである。スイッチｓｗ２がオンする場合、第２のボルテージフォロア回路の入力ノードは差動トランジスタＭ３のゲートである。また、この状態においてスイッチｓｗ１およびスイッチｓｗ２の両方がオフすることにより、トランジスタＭ２および差動トランジスタＭ３の構成する差動対は比較器として動作する。この比較器は、トランジスタＭ２のゲートの信号と差動トランジスタＭ３のゲートにクランプ容量Ｃｃｌｍｐを介して入力される参照信号ＶＲＭＰとを比較する。

本実施例の比較回路１０４は、スイッチｓｗ４を含む。スイッチｓｗ４は、テール電流源ＩＳ１と共通配線５０１とを接続する。図５では示されていないが、共通配線５０１には、複数の画素１００が接続されている。スイッチｓｗ４は、駆動信号φＶＬＯＮによって制御される。トランジスタＭ２および差動トランジスタＭ３の構成する差動対が活性化しているときに、スイッチｓｗ４がオフする。つまり、スイッチｓｗ４は、トランジスタＭ２および差動トランジスタＭ３の構成する差動対と共通配線５０１との接続を遮断する遮断部である。これにより、テール電流源ＩＳ１に接続されたノードの容量を小さくすることができる。結果として、トランジスタＭ２および差動トランジスタＭ３の構成する差動対を含む回路が、高速で動作することができる。

本実施例においては、出力回路１０５が、差動トランジスタＭ３のドレインに接続されている。出力回路１０５の出力ノード５０２には、インバータＩＮＶが接続される。出力回路１０５の出力ノード５０２は、画素トランジスタＭｐｘのソースおよびドレイン、ならびに、差動トランジスタＭ３のソースおよびドレインとは別のノードである。

出力回路１０５は、画素トランジスタＭｐｘのゲートの電圧に基づく電圧を差動トランジスタＭ３のゲートに出力する第１動作を行う。また、出力回路１０５は、差動トランジスタＭ３からの電流を受けて、画素トランジスタＭｐｘのゲートの電圧と差動トランジスタＭ３のゲートの電圧との比較の結果に基づく信号を出力ノード５０２に出力する第２動作を行う。例えば、画素トランジスタＭｐｘ、および、差動トランジスタＭ３の構成する差動対がボルテージフォロア回路として動作する時に、出力回路１０５は第１動作を行う。画素トランジスタＭｐｘ、および、差動トランジスタＭ３の構成する差動対が比較器として動作する時に、出力回路１０５は第２動作を行う。

第１動作において、出力回路１０５は、差動トランジスタＭ３に電流を供給する電流源として動作してもよい。このとき、出力回路１０５は画素トランジスタＭｐｘおよび差動トランジスタＭ３の構成する差動対の負荷となる。したがって、スイッチｓｗ１により差動トランジスタＭ３のゲートとドレインとがショートされたとき、出力回路１０５は画素トランジスタＭｐｘのゲートの電圧に基づく電圧を差動トランジスタＭ３のゲートに出力する。

第２動作において、出力回路１０５は、差動トランジスタＭ３の電流を検出する電流検出回路として動作してもよい。電流検出回路は、差動トランジスタＭ３の電流の変化を、別の信号として、出力ノード５０２に出力する。この機能により、出力回路１０５は、画素トランジスタＭｐｘのゲートの信号と差動トランジスタＭ３のゲートの信号との比較の結果に基づく信号を出力ノード５０２に出力する。

例えば、差動トランジスタＭ３のゲートの電圧のほうが画素トランジスタＭｐｘのゲートの電圧より高い場合に、出力回路１０５は出力ノード５０２に第１の電圧を出力する。一方、差動トランジスタＭ３のゲートの電圧のほうが画素トランジスタＭｐｘのゲートの電圧より低い場合に、出力回路１０５は出力ノード５０２に第１の電圧とは異なる第２の電圧を出力する。

上述の説明では、テール電流源ＩＳ１が接続された配線の寄生抵抗を無視している。配線の寄生抵抗は、画素トランジスタＭｐｘと差動トランジスタＭ３による差動対が構成する回路のオフセットとなりうる。

出力回路１０５は、上述の第２動作における差動トランジスタＭ３のドレインの電圧の変化量を、出力ノード５０２の電圧の変化量よりも小さくする制御部を含む。制御部は、特に、画素トランジスタＭｐｘのゲートの電圧の大きさと差動トランジスタＭ３のゲートの電圧の大きさとの関係が逆転するときの差動トランジスタＭ３のドレインの電圧の変化量を、出力ノード５０２の電圧の変化量よりも小さくする。このときの出力ノード５０２の電圧の変化量とは、上述の第１の電圧と第２の電圧との差である。

制御部は、カレントミラー回路を含む。カレントミラー回路は、トランジスタＭ７、および、トランジスタＭ８を含む。トランジスタＭ７、および、トランジスタＭ８は、それぞれ、Ｐチャネル型のＭＯＳトランジスタである。トランジスタＭ７のドレインは、差動トランジスタＭ３のドレインに電気的に接続される。トランジスタＭ７のゲートとトランジスタＭ８のゲートとが互いに接続され、かつ、トランジスタＭ７のドレインに接続される。

トランジスタＭ７、および、トランジスタＭ８の構成するカレントミラー回路は、出力回路１０５が第１動作を行うときに、トランジスタＭ８の電流をトランジスタＭ７へミラーする。また、出力回路１０５が第２動作を行うときに、カレントミラー回路は、トランジスタＭ７の電流をトランジスタＭ８へミラーする。換言すると、第１動作において、カレントミラー回路は、トランジスタＭ７から差動トランジスタＭ３へ電流を供給する電流源負荷として動作している。そして、第２動作において、カレントミラー回路は、差動トランジスタＭ３からトランジスタＭ７に入力される電流を、トランジスタＭ８へミラーする電流検出回路として動作する。

また、出力回路１０５は、トランジスタＭ８のゲートとドレインとを接続する接続スイッチｓｗ３を含む。接続スイッチｓｗ３は、駆動信号φＭＯＤによって制御される。接続スイッチｓｗ３は、上述の第１動作および第２動作を切り替える。具体的に、接続スイッチｓｗ３がオンすることによって、カレントミラー回路は、トランジスタＭ８の電流をトランジスタＭ７へミラーすることができる。接続スイッチｓｗ３をオフすることによって、カレントミラー回路は、トランジスタＭ７の電流をトランジスタＭ８にミラーすることができる。

さらに、出力回路１０５は、容量Ｃ１を含む。容量Ｃ１は、トランジスタＭ７のドレインに電気的に接続された第１端子、および、トランジスタＭ７のゲートに電気的に接続された第２端子を有する。容量Ｃ１により、トランジスタＭ７のドレインとゲートとが交流的に結合し、トランジスタＭ７の電流をトランジスタＭ８にミラーすることができる。また、出力回路１０５は、出力ノード５０２に接続された参照電流源ＩＳ２を備える。参照電流源ＩＳ２は、トランジスタＭ８へ参照電流を出力する。

続いて、本実施例の出力回路１０５による効果について説明する。特許文献１の図２に開示の光電変換装置においては、差動トランジスタのドレインが差動アンプの出力ノードである。そのため、比較の動作において、画素の増幅トランジスタのゲートの電圧と差動トランジスタのゲートの電圧との関係が反転した時、差動トランジスタのドレインの電圧が大きく変化する。具体的に、差動トランジスタのドレインの電圧の変化量は、接地電圧と電源電圧（図２のＡＶＤ）との差にほぼ等しい。差動トランジスタのドレインの電圧の変化は、差動トランジスタのゲートとドレインとの間の寄生容量を介して、差動トランジスタのゲート、つまり、参照信号を供給するノードに伝達される可能性がある。

参照信号を供給するノードの電圧の変動は、光電変換装置から出力される信号の精度を低下させうる。例えば、差動アンプの出力が反転した後に、参照信号が逆方向に変化することで、当該差動アンプの出力が再度反転する可能性がある。また、複数の差動アンプに共通の参照信号が供給されている場合、ある差動アンプの出力の反転による参照信号の変化が、他の差動アンプの出力を反転させる可能性がある。その結果、アナログデジタル変換の精度が低下する可能性がある。つまり、光電変換装置から出力されるデジタル信号の精度が低下する可能性がある。

これに対して本実施例では、出力回路１０５が差動トランジスタＭ３のドレインの電圧の変動を低減する制御部を含む。このような構成によれば、差動トランジスタＭ３のドレインの電圧の変動による参照信号の変動を低減することができる。結果として、光電変換装置から出力される信号の精度を向上させることができる。

続いて、本実施例の光電変換装置の駆動方法について説明する。図６は、光電変換装置の駆動信号のタイミングチャートを模式的に示す図である。図６は、１回の水平走査期間（１Ｈ期間）の駆動信号、すなわち、１つの画素行の信号を読み出すための駆動信号を示している。駆動信号がハイレベルのとき、当該駆動信号の供給されるトランジスタまたはスイッチはオンする。駆動信号がローレベルのとき、当該駆動信号の供給されるトランジスタまたはスイッチはオフする。ハイレベルおよびローレベルの具体的な電圧は、トランジスタの導電型などに応じて定まる。また、図６は、ＡＤ変換に用いられる参照信号ＶＲＭＰの波形を模式的に示している。

時刻ｔ０から時刻ｔ１までの期間Ｐ＿ＲＥＳには、画素１００のリセット、クランプ容量Ｃｃｌｍｐへのノイズ信号のクランプを行う。

時刻ｔ０で駆動信号φＲがハイレベルに遷移する。これにより、画素１００の画素トランジスタＭｐｘのゲートの電圧が所定のレベルにリセットされる。

同時に、駆動信号φＳＥＬ、駆動信号φＣＬＭＰ、駆動信号φＶＬＯＮ、および、駆動信号φＭＯＤがハイレベルに遷移する。接続スイッチｓｗ３がオンするため、トランジスタＭ８および参照電流源ＩＳ２がトランジスタＭ７のゲートにバイアス電圧を供給する。つまり、トランジスタＭ８の電流が、トランジスタＭ７にミラーされる。そのため、出力回路１０５は第１動作を行い、出力回路１０５のトランジスタＭ７が負荷として動作する。また、選択トランジスタＭｓｘおよびスイッチｓｗ１がオンし、画素トランジスタＭｐｘおよび差動トランジスタＭ３の構成する差動対が第１のボルテージフォロア回路として動作する。これにより、差動トランジスタＭ３のゲートおよびドレインに、画素トランジスタＭｐｘのゲートの電圧がリセットされたときの当該ゲートの電圧に基づく信号、つまり、ノイズ信号が出力される。また、このときの差動トランジスタＭ３のゲートの電圧が、クランプ容量Ｃｃｌｍｐにクランプされる。本実施例においては、このときのトランジスタＭ７の動作点が容量Ｃ１にクランプされる。

以後、時刻ｔ１までに、駆動信号φＲ、駆動信号φＣＬＭＰ、駆動信号φＭＯＤ、駆動信号φＶＬＯＮ、および、駆動信号φＳＥＬが順次、ローレベルに遷移する。これらの駆動信号がこの順でローレベルに遷移することにより、リセットトランジスタＭｒｘによって生じる熱ノイズ（ｋＴ／Ｃノイズ）をクランプレベルに反映させることができる。

時刻ｔ１から時刻ｔ２までの期間Ｎ＿ＳＨには、トランジスタＭ２のゲートへのノイズ信号の出力を行う。

時刻ｔ１に駆動信号φＳＭＰＬ、および、駆動信号φＥＮがハイレベルへ遷移する。これにより、トランジスタＭ２および差動トランジスタＭ３の構成する差動対が第２のボルテージフォロア回路として動作する。スイッチｓｗ２がオンであることから、差動トランジスタＭ３のゲートのノイズ信号が、トランジスタＭ２のゲートおよびドレインに出力される。トランジスタＭ２のゲートに出力されたノイズ信号は、保持容量Ｃｓｍｐｌにサンプリングされる。その後、時刻ｔ２において駆動信号φＳＭＰＬがローレベルに遷移する。これによりスイッチｓｗ２がオフし、ノイズ信号がトランジスタＭ２のゲートに保持される。

時刻ｔ２から時刻ｔ３までの期間Ｎ＿ＡＤでは、ノイズ信号に対するＡＤ変換、および、光電変換素子ＰＤから画素トランジスタＭｐｘのゲートへの電荷の転送を行う。

期間Ｎ＿ＡＤにおいては駆動信号φＥＮがハイレベルである。また、駆動信号φＳＭＰＬおよび駆動信号φＣＬＭＰがローレベルである。そのため、トランジスタＭ２および差動トランジスタＭ３の構成する差動対が比較器として動作する。トランジスタＭ２のゲートには、サンプリング容量Ｃｓｍｐｌに保持されたノイズ信号が入力されている。比較器は、このノイズ信号と参照信号ＶＲＭＰとの大小関係を比較する。参照信号ＶＲＭＰのランプダウンの開始から大小関係が反転するまでの時間を計測することにより、ノイズ信号に対するＡＤ変換を行う。

このとき接続スイッチｓｗ３がオフであるため、出力回路１０５は第２動作を行う。具体的には、トランジスタＭ７の電流が、トランジスタＭ８へミラーされる。トランジスタＭ８にミラーされた電流と参照電流源ＩＳ２の電流とにより、出力回路１０５の出力ノード５０２の電圧が定まる。

また、時刻ｔ２に駆動信号φＴがハイレベルに遷移する。転送トランジスタＭｔｘがオンし、光電変換素子ＰＤに蓄積された電荷がＦＤノードへ転送される。これにより、光電変換素子ＰＤで生じた電荷に基づく信号つまり光信号が得られる。この期間Ｎ＿ＡＤにおいて、駆動信号φＳＥＬがローレベルである。つまり、画素トランジスタＭｐｘの構成する差動対は非活性化されている。そのため、画素トランジスタＭｐｘのゲートに光信号を入力することは、トランジスタＭ２および差動トランジスタＭ３によって行われている比較動作に影響を及ぼさない。したがって、ノイズ信号のＡＤ変換と、画素１００における電荷の転送とを同時に行うことができるのである。

その後、時刻ｔ３に、駆動信号φＴおよび駆動信号φＥＮがローレベルに遷移する。

期間Ｎ＿ＳＨ、および、期間Ｎ＿ＡＤにおいて、駆動信号φＶＬＯＮはローレベルである。したがって、複数の画素１００に接続された共通配線５０１は、トランジスタＭ２および差動トランジスタＭ３の構成する差動対から遮断されている。このような構成によれば、トランジスタＭ２のゲートへのノイズ信号の出力を高速に行うことができる。あるいは、ノイズ信号に対するＡＤ変換を正確に行うことができる。

時刻ｔ４から時刻ｔ５までの期間Ｓ＿ＡＤでは、光信号に対するＡＤ変換を行う。時刻ｔ４に駆動信号φＳＥＬ、および、駆動信号φＶＬＯＮがハイレベルに遷移する。このとき、駆動信号φＣＬＭＰはローレベルであり、スイッチｓｗ１はオフしている。そのため、画素トランジスタＭｐｘおよび差動トランジスタＭ３の構成する差動対が比較器として動作する。画素トランジスタＭｐｘのゲートには、光信号が入力されている。比較器は、この光信号と参照信号ＶＲＭＰとの大小関係を比較する。参照信号ＶＲＭＰのランプダウンの開始から大小関係が反転するまでの時間を計測することにより、光信号に対するＡＤ変換を行う。このとき、出力回路１０５は第２動作を行っている。

なお、光信号に対するＡＤ変換によって得られたデジタル信号から、ノイズ信号に対するＡＤ変換の結果によって得られたデジタル信号を減算するデジタルＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ Ｄｏｕｂｌｅ Ｓａｍｐｌｉｎｇ）処理を行ってもよい。

以上に述べた通り、本実施例によれば、画素１００の画素トランジスタＭｐｘのゲートの電圧に基づく信号が、トランジスタＭ２のゲートに出力される。このような構成によれば、画素１００からの信号の読み出しの自由度が向上する。具体的に、画素１００からのノイズ信号に対するＡＤ変換を、トランジスタＭ２および差動トランジスタＭ３の構成する差動対を用いて行うことができる。結果として、画素１００からの信号の読み出しを短時間で行うことができる。

また、本実施例の光電変換装置は出力回路１０５を含む。このような構成によれば、光電変換装置が出力する信号の精度を向上させることができる。

なお、スイッチｓｗ４は省略してもよい。スイッチｓｗ４が省略された実施例においては、共通配線５０１が直接的にテール電流源ＩＳ１に接続される。また、実施例１の光電変換装置がスイッチｓｗ４を含んでいてもよい。

出力回路１０５は省略してもよい。出力回路１０５が省略された実施例においては、図５の出力回路１０５が図２の負荷トランジスタＭ１に置換される。また、実施例１の光電変換装置が、負荷トランジスタＭ１に代えて出力回路１０５を含んでいてもよい。

実施例３の光電変換装置を説明する。本実施例においては、画素１００に含まれる画素トランジスタＭｐｘ、選択トランジスタＭｓｘ、および、リセットトランジスタＭｒｘが、それぞれ、実施例２のトランジスタＭ２、トランジスタＭ４、および、スイッチｓｗ２と同様の機能を担っている。以下では、実施例１および実施例２との相違を説明し、実施例１または実施例２と同様の部分は説明を省略する。

本実施例の光電変換装置の全体構成は、実施例１または実施例２と同じである。すなわち、図１あるいは図４が本実施形態の光電変換装置の全体構成を模式的に示すブロック図である。

図７は、光電変換装置の画素１００、比較回路１０４、および、出力回路１０５の構成を示している。説明を簡略にするため、図７は２つの画素１００のみを示している。図２または図５と同じ機能を有する部分には、図２または図５と同じ符号が付されている。

本実施例の光電変換装置の画素１００の構成は、実施例１と同じである。そのため、画素１００についての説明は省略する。ただし、複数の画素１００を区別するため、第１の画素１００に含まれる要素、または、それらの要素に供給される駆動信号を表す符号は、最後に数字の１を含む。同様に、第２の画素１００に含まれる要素、または、それらの要素に供給される駆動信号を表す符号は、最後に数字の２を含む。

比較回路１０４は、差動トランジスタＭ３、トランジスタＭ５、負荷トランジスタＭ６、および、テール電流源ＩＳ１を含む。負荷トランジスタＭ６はＰチャネル型のＭＯＳトランジスタである。負荷トランジスタＭ６は、配線７０１と電源ノードとの間の電気経路に配されている。負荷トランジスタＭ６のゲートにはバイアス電圧Ｖｂｓが供給される。差動トランジスタＭ３、トランジスタＭ５、および、テール電流源ＩＳ１の構成および機能は、実施例１または実施例２と同様である。

比較回路１０４は、スイッチｓｗ１、および、クランプ容量Ｃｃｌｍｐを含む。スイッチｓｗ１、および、クランプ容量Ｃｃｌｍｐの構成および機能は、実施例１または実施例２と同様である。

本実施例の比較回路１０４は、スイッチｓｗ５を含む。スイッチｓｗ５は、配線７０１と電源ノードとを接続する。別の観点で言えば、スイッチｓｗ５は、負荷トランジスタＭ６のソースおよびドレインを接続する。そのため、負荷トランジスタＭ６およびスイッチｓｗ５が、配線７０１と電源ノードとの間に並列の電気経路を形成しうる。スイッチｓｗ５は駆動信号φＬＤにより制御される。スイッチｓｗ５がオンすると、電源ノードと配線７０１とが短絡される。したがって、電源電圧ＶＤＤが画素１００のリセットトランジスタＭｒｘのドレイン、および、画素トランジスタＭｐｘのドレインに供給される。また、スイッチｓｗ５がオンすると、負荷トランジスタのソースとドレインとが短絡される。スイッチｓｗ５がオフすると、電源ノードと配線７０１との間の電気経路に、負荷トランジスタＭ６が挿入される。これにより、負荷トランジスタＭ６が、画素１００の画素トランジスタＭｐｘの構成する差動対の負荷として動作する。

本実施例の光電変換装置の動作モードについて説明する。光電変換装置の動作モードは、選択トランジスタＭｓｘ、リセットトランジスタＭｒｘ、および、スイッチｓｗ１によって制御される。なお、スイッチｓｗ５は動作モードに応じて適宜オンとオフに制御される。

差動トランジスタＭ３は、第１の画素１００の画素トランジスタＭｐｘ１および第２の画素１００の画素トランジスタＭｐｘ２のそれぞれと選択的に差動対を構成する。したがって、光電変換装置は、画素トランジスタＭｐｘ１および差動トランジスタＭ３の構成する差動対が活性化している状態と、画素トランジスタＭｐｘ２および差動トランジスタＭ３の構成する差動対が活性化している状態とを含む。選択トランジスタＭｓｘ１がオンし、選択トランジスタＭｓｘ２がオフすることで、画素トランジスタＭｐｘ１および差動トランジスタＭ３の構成する差動対が活性化される。このとき、画素トランジスタＭｐｘ２および差動トランジスタＭ３の構成する差動対は非活性化される。選択トランジスタＭｓｘ１がオフし、選択トランジスタＭｓｘ２がオンすることで、画素トランジスタＭｐｘ２および差動トランジスタＭ３の構成する差動対が活性化される。このとき、画素トランジスタＭｐｘ１および差動トランジスタＭ３の構成する差動対は非活性化される。

まず、画素トランジスタＭｐｘ１および差動トランジスタＭ３の構成する差動対が活性化された状態について説明する。この状態においてスイッチｓｗ１がオンすることにより、画素トランジスタＭｐｘ１および差動トランジスタＭ３の構成する差動対は第１のボルテージフォロア回路として動作する。第１のボルテージフォロア回路の入力ノードは、画素トランジスタＭｐｘ１のゲートである。そのため、画素トランジスタＭｐｘ１のゲートの電圧に基づく信号が、第１のボルテージフォロア回路の出力ノード、つまり、差動トランジスタＭ３のゲートおよびドレインに出力される。このとき、スイッチｓｗ５はオンしていることが好ましい。一方、この状態においてスイッチｓｗ１がオフすることにより、画素トランジスタＭｐｘ１および差動トランジスタＭ３の構成する差動対は比較器として動作する。この比較器は、画素トランジスタＭｐｘ１のゲートの信号と差動トランジスタＭ３のゲートにクランプ容量Ｃｃｌｍｐを介して入力される参照信号ＶＲＭＰとを比較する。このとき、スイッチｓｗ５はオンしていることが好ましい。なお、第１のボルテージフォロア回路としての動作および比較器としての動作のいずれにおいても、リセットトランジスタＭｒｘ１はオフしている。

次に、画素トランジスタＭｐｘ２および差動トランジスタＭ３の構成する差動対が活性化された状態について説明する。この状態においてリセットトランジスタＭｒｘ２およびスイッチｓｗ１の一方がオフし、かつ、他方がオンすることにより、画素トランジスタＭｐｘ２および差動トランジスタＭ３の構成する差動対は第２のボルテージフォロア回路として動作する。スイッチｓｗ１がオンする場合、第２のボルテージフォロア回路の入力ノードは画素トランジスタＭｐｘ２のゲートである。このとき、スイッチｓｗ５はオンしていることが好ましい。リセットトランジスタＭｒｘ２がオンする場合、第２のボルテージフォロア回路の入力ノードは差動トランジスタＭ３のゲートである。このとき、スイッチｓｗ５はオフしていることが好ましい。また、この状態においてリセットトランジスタＭｒｘ２およびスイッチｓｗ１の両方がオフすることにより、画素トランジスタＭｐｘ２および差動トランジスタＭ３の構成する差動対は比較器として動作する。この比較器は、画素トランジスタＭｐｘ２のゲートの信号と差動トランジスタＭ３のゲートにクランプ容量Ｃｃｌｍｐを介して入力される参照信号ＶＲＭＰとを比較する。このとき、スイッチｓｗ５はオンしていることが好ましい。

出力回路１０５の構成は実施例２と同じである。本実施例においては、例えば、画素トランジスタＭｐｘ１、および、差動トランジスタＭ３の構成する差動対がボルテージフォロア回路として動作する時に、出力回路１０５は第１動作を行う。画素トランジスタＭｐｘ２、および、差動トランジスタＭ３の構成する差動対がボルテージフォロア回路として動作する時に、出力回路１０５は第１動作を行う。画素トランジスタＭｐｘ１、および、差動トランジスタＭ３の構成する差動対が比較器として動作する時に、出力回路１０５は第２動作を行う。また、画素トランジスタＭｐｘ２、および、差動トランジスタＭ３の構成する差動対が比較器として動作する時に、出力回路１０５は第２動作を行う。

続いて、本実施例の光電変換装置の駆動方法について説明する。図８は、光電変換装置の駆動信号のタイミングチャートを模式的に示す図である。図９は、１回の水平走査期間（１Ｈ期間）の駆動信号、すなわち、１つの画素行の信号を読み出すための駆動信号を示している。駆動信号がハイレベルのとき、当該駆動信号の供給されるトランジスタまたはスイッチはオンする。駆動信号がローレベルのとき、当該駆動信号の供給されるトランジスタまたはスイッチはオフする。ハイレベルおよびローレベルの具体的な電圧は、トランジスタの導電型などに応じて定まる。また、図８は、ＡＤ変換に用いられる参照信号ＶＲＭＰの波形を模式的に示している。

時刻ｔ０から時刻ｔ１までの期間Ｐ＿ＲＥＳには、画素１００のリセット、クランプ容量Ｃｃｌｍｐへのノイズ信号のクランプを行う。

時刻ｔ０で駆動信号φＲ１、および、駆動信号φＬＤがハイレベルに遷移する。これにより、第１の画素１００の画素トランジスタＭｐｘ１のゲートの電圧が所定のレベルにリセットされる。スイッチｓｗ５がオンしているため、リセットトランジスタＭｒｘ１のドレインには電源電圧ＶＤＤが供給されている。そのため、第１の画素１００の画素トランジスタＭｐｘ１のゲートは電源電圧ＶＤＤに応じたレベルにリセットされる。

同時に、駆動信号φＳＥＬ１、駆動信号φＣＬＭＰ、および、駆動信号φＭＯＤがハイレベルに遷移する。接続スイッチｓｗ３がオンするため、トランジスタＭ８および参照電流源ＩＳ２がトランジスタＭ７のゲートにバイアス電圧を供給する。つまり、トランジスタＭ８の電流が、トランジスタＭ７にミラーされる。そのため、出力回路１０５は第１動作を行い、出力回路１０５のトランジスタＭ７が負荷として動作する。また、選択トランジスタＭｓｘ１およびスイッチｓｗ１がオンし、画素トランジスタＭｐｘ１および差動トランジスタＭ３の構成する差動対が第１のボルテージフォロア回路として動作する。これにより、差動トランジスタＭ３のゲートおよびドレインに、画素トランジスタＭｐｘ１のゲートの電圧がリセットされたときの当該ゲートの電圧に基づく信号、つまり、ノイズ信号が出力される。また、このときの差動トランジスタＭ３のゲートの電圧が、クランプ容量Ｃｃｌｍｐにクランプされる。本実施例においては、このときのトランジスタＭ７の動作点が容量Ｃ１にクランプされる。

以後、時刻ｔ１までに、駆動信号φＲ１、駆動信号φＣＬＭＰ、駆動信号φＭＯＤ、駆動信号φＬＤ、および、駆動信号φＳＥＬ１が順次、ローレベルに遷移する。これらの駆動信号がこの順でローレベルに遷移することにより、リセットトランジスタＭｒｘによって生じる熱ノイズ（ｋＴ／Ｃノイズ）をクランプレベルに反映させることができる。

時刻ｔ１から時刻ｔ２までの期間Ｎ＿ＳＨには、第２の画素１００の画素トランジスタＭｐｘ２のゲートへのノイズ信号の出力を行う。このノイズ信号は、第１の画素１００から出力されるノイズ信号である。

時刻ｔ１に、駆動信号φＬＤがローレベルに遷移する。スイッチｓｗ５がオフするため、負荷トランジスタＭ６が、第２の画素１００の画素トランジスタＭｐｘ２のドレインへ電流を供給する負荷として動作する。時刻ｔ１には、さらに、駆動信号φＲ２、および、駆動信号φＳＥＬ２がハイレベルへ遷移する。これにより、画素トランジスタＭｐｘ２および差動トランジスタＭ３の構成する差動対が第２のボルテージフォロア回路として動作する。リセットトランジスタＭｒｘ２がオンであることから、差動トランジスタＭ３のゲートのノイズ信号が、画素トランジスタＭｐｘ２のゲートおよびドレインに出力される。画素トランジスタＭｐｘ２のゲートに出力されたノイズ信号は、ＦＤノードの持つ寄生容量Ｃｆｄにサンプリングされる。その後、時刻ｔ２において駆動信号φＲ２がローレベルに遷移する。これによりリセットトランジスタＭｒｘ２がオフし、第１の画素１００からのノイズ信号が第２の画素１００の画素トランジスタＭｐｘ２のゲートに保持される。

なお、時刻ｔ２において、駆動信号φＬＤがハイレベルに遷移する。これにより配線７０１に電源電圧ＶＤＤが供給される。以後の動作においては、駆動信号φＬＤはハイレベルに維持される。

時刻ｔ２から時刻ｔ３までの期間Ｎ＿ＡＤでは、第１の画素１００からのノイズ信号に対するＡＤ変換、および、第１の画素１００における光電変換素子ＰＤ１から画素トランジスタＭｐｘ１のゲートへの電荷の転送を行う。第１の画素１００からのノイズ信号に対するＡＤ変換には、第２の画素１００の画素トランジスタＭｐｘ２と差動トランジスタＭ３の構成する差動対が用いられる。

期間Ｎ＿ＡＤにおいては駆動信号φＳＥＬ２がハイレベルである。また、駆動信号φＲ２および駆動信号φＣＬＭＰがローレベルである。そのため、第２の画素１００の画素トランジスタＭｐｘ２および差動トランジスタＭ３の構成する差動対が比較器として動作する。第２の画素の画素トランジスタＭｐｘ２のゲートには、第１の画素１００からのノイズ信号が入力されている。したがって、比較器は、第１の画素１００からのノイズ信号と参照信号ＶＲＭＰとの大小関係を比較する。参照信号ＶＲＭＰのランプダウンの開始から大小関係が反転するまでの時間を計測することにより、ノイズ信号に対するＡＤ変換を行う。

このとき接続スイッチｓｗ３がオフであるため、出力回路１０５は第２動作を行う。具体的には、トランジスタＭ７の電流が、トランジスタＭ８へミラーされる。トランジスタＭ８にミラーされた電流と参照電流源ＩＳ２の電流との関係により、出力回路１０５の出力ノード５０２の電圧が定まる。

また、時刻ｔ２に駆動信号φＴ１がハイレベルに遷移する。第１の画素１００の転送トランジスタＭｔｘがオンし、第１の画素１００の光電変換素子ＰＤ１に蓄積された電荷がＦＤノードへ転送される。これにより、光電変換素子ＰＤ１で生じた電荷に基づく信号つまり光信号が得られる。この期間Ｎ＿ＡＤにおいて、駆動信号φＳＥＬ１がローレベルである。つまり、第１の画素１００の画素トランジスタＭｐｘ１の構成する差動対は非活性化されている。そのため、第１の画素１００の画素トランジスタＭｐｘ１のゲートに光信号を入力することは、第２の画素１００の画素トランジスタＭｐｘ２および差動トランジスタＭ３によって行われている比較動作に影響を及ぼさない。したがって、ノイズ信号のＡＤ変換と、第１の画素１００における電荷の転送とを同時に行うことができる。

その後、時刻ｔ３に、駆動信号φＴ１および駆動信号φＳＥＬ２がローレベルに遷移する。

時刻ｔ４から時刻ｔ５までの期間Ｓ＿ＡＤでは、第１の画素１００の光信号に対するＡＤ変換を行う。第１の画素１００の光信号に対するＡＤ変換には、第１の画素１００の画素トランジスタＭｐｘ１と差動トランジスタＭ３の構成する差動対が用いられる。

時刻ｔ４に駆動信号φＳＥＬ１がハイレベルに遷移する。このとき、駆動信号φＣＬＭＰはローレベルであり、スイッチｓｗ１はオフしている。そのため、第１の画素１００の画素トランジスタＭｐｘ１および差動トランジスタＭ３の構成する差動対が比較器として動作する。画素トランジスタＭｐｘ１のゲートには、光信号が入力されている。比較器は、この光信号と参照信号ＶＲＭＰとの大小関係を比較する。参照信号ＶＲＭＰのランプダウンの開始から大小関係が反転するまでの時間を計測することにより、光信号に対するＡＤ変換を行う。このとき、出力回路１０５は第２動作を行っている。

なお、光信号に対するＡＤ変換によって得られたデジタル信号から、ノイズ信号に対するＡＤ変換の結果によって得られたデジタル信号を減算するデジタルＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ Ｄｏｕｂｌｅ Ｓａｍｐｌｉｎｇ）処理を行ってもよい。

以上に述べた通り、本実施例によれば、第１の画素１００の画素トランジスタＭｐｘ１のゲートの電圧に基づく信号が、第２の画素１００の画素トランジスタＭｐｘ２のゲートに出力される。このような構成によれば、画素１００からの信号の読み出しの自由度が向上する。具体的に、第１の画素１００からのノイズ信号に対するＡＤ変換を、第２の画素１００の画素トランジスタＭｐｘ２および差動トランジスタＭ３の構成する差動対を用いて行うことができる。結果として、第１の画素１００からの信号の読み出しを短時間で行うことができる。

本実施例では、画素１００に含まれる画素トランジスタＭｐｘ、選択トランジスタＭｓｘ、および、リセットトランジスタＭｒｘが、それぞれ、実施例２のトランジスタＭ２、トランジスタＭ４、および、スイッチｓｗ２と同様の機能を担っている。そのため、光電変換装置のトランジスタの数を削減することができる。

また、本実施例の光電変換装置は出力回路１０５を含む。このような構成によれば、光電変換装置が出力する信号の精度を向上させることができる。出力回路１０５は省略してもよい。出力回路１０５が省略された実施例においては、図７の出力回路１０５が図２の負荷トランジスタＭ１に置換される。

図９には、本発明の１つの実施形態の光電変換システムの構成が示されている。光電変換システム８００は、例えば、光学部８１０、撮像素子１、映像信号処理部８３０、記録・通信部８４０、タイミング制御部８５０、システム制御部８６０、及び再生・表示部８７０を含む。撮像装置８２０は、撮像素子１及び映像信号処理部８３０を有する。撮像素子１には、上記の実施例１乃至実施例３のいずれかの光電変換装置が用いられる。

レンズ等の光学系である光学部８１０は、被写体からの光を撮像素子１の、複数の画素が２次元状に配列された画素アレイ１０２に結像させ、被写体の像を形成する。撮像素子１は、タイミング制御部８５０からの信号に基づくタイミングで、画素アレイ１０２に結像された光に応じた信号を出力する。撮像素子１から出力された信号は、映像信号処理部である映像信号処理部８３０に入力され、映像信号処理部８３０が、プログラム等によって定められた方法に従って信号処理を行う。映像信号処理部８３０での処理によって得られた信号は画像データとして記録・通信部８４０に送られる。記録・通信部８４０は、画像を形成するための信号を再生・表示部８７０に送り、再生・表示部８７０に動画や静止画像を再生・表示させる。記録・通信部８４０は、また、映像信号処理部８３０からの信号を受けて、システム制御部８６０と通信を行うほか、不図示の記録媒体に、画像を形成するための信号を記録する動作も行う。

システム制御部８６０は、撮像システムの動作を統括的に制御するものであり、光学部８１０、タイミング制御部８５０、記録・通信部８４０、及び再生・表示部８７０の駆動を制御する。また、システム制御部８６０は、例えば記録媒体である不図示の記憶装置を備え、ここに撮像システムの動作を制御するのに必要なプログラム等が記録される。また、システム制御部８６０は、例えばユーザの操作に応じて駆動モードを切り替える信号を撮像システム内に供給する。具体的な例としては、読み出す行やリセットする行の変更、電子ズームに伴う画角の変更や、電子防振に伴う画角のずらし等である。タイミング制御部８５０は、システム制御部８６０による制御に基づいて撮像素子１及び映像信号処理部８３０の駆動タイミングを制御する。

ＰＤ 光電変換素子
Ｍｐｘ 画素トランジスタ
Ｍ２ トランジスタ
Ｍ３ 差動トランジスタ
ｓｗ１ スイッチ
ｓｗ２ スイッチ
１０４ 比較回路

Claims (24)

1. 光電変換素子と、
   前記光電変換素子からの第１信号を受けるゲートを有する第１トランジスタと、
   第２トランジスタと、
   前記第１トランジスタと共に第１差動対を、また、前記第２トランジスタと共に第２差動対を選択的に構成する第３トランジスタと、を備え、
   前記第１トランジスタのゲートの電圧に基づく第２信号を、前記第２トランジスタのゲートに出力する、
   ことを特徴とする光電変換装置。
2. 前記第３トランジスタのゲートにアナログデジタル変換に用いられる参照信号が入力され、
   前記第１トランジスタおよび前記第３トランジスタの構成する前記第１差動対を含む比較器が、前記第１信号と前記参照信号との比較を行い、
   前記第２トランジスタおよび前記第３トランジスタの構成する前記第２差動対を含む比較器が、前記第２信号と前記参照信号との比較を行う、
   ことを特徴とする請求項１に記載の光電変換装置。
3. 前記第１トランジスタのゲートの電圧をリセットするリセットトランジスタを備え、
   前記第２信号は、前記リセットトランジスタが前記第１トランジスタのゲートの電圧をリセットしたときの前記第１トランジスタのゲートの電圧に基づく信号である、
   ことを特徴とする請求項２に記載の光電変換装置。
4. 前記光電変換素子で生じた電荷を前記第１トランジスタのゲートに転送する転送トランジスタを備え、
   前記第１信号は、前記転送トランジスタが前記光電変換素子で生じた電荷を前記第１トランジスタのゲートに転送することによって得られる信号である、
   ことを特徴とする請求項２または請求項３に記載の光電変換装置。
5. 前記第２信号と前記参照信号との比較が行われている間に、前記転送トランジスタが前記光電変換素子で生じた電荷を前記第１トランジスタのゲートに転送する、
   ことを特徴とする請求項４に記載の光電変換装置。
6. 前記第３トランジスタのゲートとドレインとを接続する第１スイッチと、
   前記第２トランジスタのゲートと前記第３トランジスタのドレインとを接続する第２スイッチと、を備え、
   前記第１スイッチおよび前記第２スイッチがオンしているときに、前記第１差動対を含むボルテージフォロア回路が前記第２スイッチを介して前記第２トランジスタのゲートに前記第２信号を出力する、
   ことを特徴とする請求項１乃至請求項５のいずれか一項に記載の光電変換装置。
7. 前記第３トランジスタのゲートに接続されたクランプ容量を備え、
   前記ボルテージフォロア回路は、前記第１トランジスタのゲートの電圧に基づく電圧を前記クランプ容量にクランプする、
   ことを特徴とする請求項６に記載の光電変換装置。
8. 前記第３トランジスタのゲートとドレインとを接続する第１スイッチと、
   前記第２トランジスタのゲートとドレインとを接続する第２スイッチと、を備え、
   前記第１スイッチがオンしているときに、前記第１差動対を含む第１ボルテージフォロア回路が、前記第１トランジスタのゲートの電圧に基づく第３信号を前記第３トランジスタのゲートに出力し、
   前記第１スイッチがオフし、かつ、前記第２スイッチがオンしているときに、前記第２差動対を含む第２ボルテージフォロア回路が、前記第３トランジスタのゲートに保持された第３信号に基づいて、前記第２信号を前記第２トランジスタのゲートに出力する、
   ことを特徴とする請求項１乃至請求項５のいずれか一項に記載の光電変換装置。
9. 前記第３トランジスタのゲートに接続されたクランプ容量を備え、
   前記第１ボルテージフォロア回路は、前記第１トランジスタのゲートの電圧に基づく電圧を前記クランプ容量にクランプする、
   ことを特徴とする請求項８に記載の光電変換装置。
10. 前記第２トランジスタのゲートを電気的にフローティングにすることにより、前記第２トランジスタのゲートに前記第２信号を保持するサンプルホールド回路を備える、
    ことを特徴とする請求項１乃至請求項９のいずれか一項に記載の光電変換装置。
11. 前記第１差動対が活性化し、かつ、前記第２差動対が非活性化している状態と、前記第１差動対が非活性化し、かつ、前記第２差動対が活性化している状態と、を切り替える制御部を備える、
    ことを特徴とする請求項１乃至請求項１０のいずれか一項に記載の光電変換装置。
12. 前記第１差動対、および、前記第２差動対に電流を供給する電流源を備え、
    前記制御部は、それぞれ、前記第１トランジスタ、および、前記第２トランジスタの対応する１つと前記電流源との間に配された複数のトランジスタを含む、
    ことを特徴とする請求項１１に記載の光電変換装置。
13. それぞれが前記光電変換素子および前記第１トランジスタを含む複数の画素と、
    前記複数の画素が接続された共通配線と、
    前記第２差動対が活性化しているときに、前記第２差動対と前記共通配線との接続を遮断する遮断部と、を備える、
    ことを特徴とする請求項１乃至請求項１２のいずれか一項に記載の光電変換装置。
14. 前記第１トランジスタのドレイン、および、前記第２トランジスタのドレインに接続された負荷トランジスタと、
    前記負荷トランジスタのソースとドレインとを接続するスイッチと、を備える、
    ことを特徴とする請求項１乃至請求項１３のいずれか一項に記載の光電変換装置。
15. 第２光電変換素子を備え、
    前記第２トランジスタのゲートが、前記第２光電変換素子で生じた電荷に基づく信号を受ける、
    ことを特徴とする請求項１乃至請求項１４のいずれか一項に記載の光電変換装置。
16. 前記第２トランジスタのゲートに光電変換によって生じた電荷が転送されない、
    ことを特徴とする請求項１乃至請求項１４のいずれか一項に記載の光電変換装置。
17. 前記第１トランジスタのゲートの電圧に基づく電圧を前記第３トランジスタのゲートに出力する第１動作、および、前記第３のトランジスタからの電流を受けて、前記第１トランジスタのゲートの電圧と前記第３トランジスタのゲートの電圧との比較の結果に基づく信号を出力ノードに出力する第２動作を行う出力回路、を備え、
    前記出力回路は、前記第２動作における前記第３トランジスタのドレインの電圧の変化量を、前記出力ノードの電圧の変化量よりも小さくする、
    ことを特徴とする請求項１乃至請求項１６のいずれか一項に記載の光電変換装置。
18. 前記出力回路は、前記第３トランジスタのドレインに電気的に接続された第４トランジスタ、および、前記第４トランジスタのゲートに接続されたゲートを有する第５トランジスタが構成するカレントミラー回路を含み、
    前記第１動作において、前記カレントミラー回路は、前記第５トランジスタの電流を前記第４トランジスタへミラーし、
    前記第２動作において、前記カレントミラー回路は、前記第４トランジスタの電流を前記第５トランジスタへミラーする、
    ことを特徴とする請求項１７に記載の光電変換装置。
19. 前記出力回路は、前記第５トランジスタのゲートとドレインとを接続する接続スイッチを含み、
    前記接続スイッチがオンすることによって、前記カレントミラー回路は、前記第５トランジスタの電流を前記第４トランジスタへミラーし、
    前記接続スイッチがオフすることによって、前記カレントミラー回路は、前記第４トランジスタの電流を前記第５トランジスタへミラーする、
    ことを特徴とする請求項１８に記載の光電変換装置。
20. 前記制御部は、前記第４トランジスタのドレインに電気的に接続された第１端子、および、前記第４トランジスタのゲートに電気的に接続された第２端子を有する容量を含む、
    ことを特徴とする請求項１９に記載の光電変換装置。
21. 光電変換素子と、
    前記光電変換素子からの信号を受けるゲートを有する第１トランジスタと、
    第２トランジスタと、
    前記第１トランジスタと共に第１差動対を、また、前記第２トランジスタと共に第２差動対を選択的に構成し、参照信号を受けるゲートを有する第３トランジスタと、
    前記第２トランジスタのゲートと前記第３トランジスタのドレインとを接続するスイッチとを備える、
    ことを特徴とする光電変換装置。
22. 前記第３トランジスタのゲートとドレインとを接続するスイッチを備える、
    ことを特徴とする請求項２１に記載の光電変換装置。
23. 光電変換素子と、
    前記光電変換素子からの第１信号を受けるゲートを有する第１トランジスタと、
    前記第１トランジスタのゲートの電圧をリセットするリセットトランジスタと、
    第２トランジスタと、
    アナログデジタル変換に用いられる参照信号を受けるゲートを有する第３トランジスタと、を備え、
    前記第１トランジスタおよび前記第３トランジスタの構成する第１差動対を含む比較器が、前記第１信号と前記参照信号とを比較し、
    前記第２トランジスタおよび前記第３トランジスタの構成する第２差動対を含む比較器が、前記第１トランジスタのゲートの電圧がリセットされたときの前記第１トランジスタのゲートの電圧に基づく第２信号と前記参照信号との比較を行う、
    ことを特徴とする光電変換装置。
24. 請求項１乃至請求項２３のいずれか一項に記載の光電変換装置と、
    前記光電変換装置からの信号を処理する信号処理装置と、を備えた光電変換システム。

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