JP2017021142A

JP2017021142A - 表示装置およびシステム

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Publication number: JP2017021142A
Application number: JP2015137721A
Authority: JP
Inventors: 則夫萬場; Norio Manba; 岳史芝田; Takeshi Shibata; 将志長尾; Masashi Nagao
Original assignee: Japan Display Inc
Current assignee: Japan Display Inc
Priority date: 2015-07-09
Filing date: 2015-07-09
Publication date: 2017-01-26
Anticipated expiration: 2035-07-09
Also published as: US20170011691A1; JP6745094B2; US10297223B2

Abstract

【課題】残像除去回路を表示パネル外の表示装置本体に設けると表示装置の部品点数が増大し、または残像除去回路を表示パネル内に設けると表示領域外の面積が増大する。【解決手段】表示装置はゲート走査回路とドライバＩＣとを備える。前記ドライバＩＣは、外部電源の電圧のレベルを検出する電圧検知回路と、ゲート線を駆動する電圧を生成する電圧生成回路と、前記電圧生成回路の出力電圧と前記外部電源の電圧とを切り替える切替回路と、駆動回路とを備える。前記電圧検知回路が前記所定電圧範囲外の電圧を検出するとき、前記切替回路は前記外部電源の電圧を前記ゲート走査回路に供給するようにされ、前記ゲート走査回路はすべてのゲート線を選択し、前記外部電源の電圧を出力するようにされ、前記駆動回路はすべてのソース線にＧＮＤレベルを供給するようにされる。【選択図】図８

Description

本開示は表示装置に関し、例えば電源電圧の低下を検出する表示装置に適用可能である。

液晶表示装置において液晶表示パネルの電源オフ時、画素の電荷が徐々に放電していくが、その過程が残像として見える。また、画素の液晶層に直流電圧が長い期間印加されると液晶の寿命が低下するため、このような残存電荷は速やかに放電させる必要がある。電源電圧の低下を監視し電源オフを検出して、その検出結果をもとに、液晶表示パネルの画素ごとに設けられたスイッチング用のトランジスタを一斉にオンさせ、画素の蓄積データをスイッチング用のトランジスタを介してデータ線に放電させ、これにより、表示画像を速やかにクリアさせ、残像を除去する。
特開２００４−２２６５９７号公報（特許文献１）では、液晶表示装置内の電源電圧の低下を検出する回路等の残像除去回路を液晶表示パネル外の液晶表示装置本体または液晶表示パネル内に設けることが提案されている。

特開２００４−２２６５９７号公報

特許文献１のように、残像除去回路を表示パネル外の表示装置本体に設けると表示装置の部品点数が増大し、または残像除去回路を表示パネル内に設けると表示領域外の面積が増大する。
その他の課題と新規な特徴は、本開示の記述および添付図面から明らかになるであろう。

本開示のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
すなわち、表示装置はゲート線とソース線と前記ゲート線を走査するゲート走査回路とドライバＩＣとを備える。前記ドライバＩＣは、外部電源の電圧のレベルを検出する電圧検知回路と、前記ゲート線を駆動する電圧を生成する電圧生成回路と、前記電圧生成回路の出力電圧と前記外部電源の電圧とを切り替える切替回路と、前記ソース線を駆動する駆動回路と、を備える。前記電圧検知回路が所定電圧範囲内の電圧を検出するとき、前記切替回路は前記電圧生成回路の出力電圧を前記ゲート走査回路に供給するようにされ、前記ゲート走査回路は順次ゲート線を選択し、前記電圧生成回路の電圧を出力するようにされ、前記駆動回路は映像信号に対応した電圧を前記ソース線に供給するようにされる。前記電圧検知回路が前記所定電圧範囲外の電圧を検出するとき、前記切替回路は前記外部電源の電圧を前記ゲート走査回路に供給するようにされ、前記ゲート走査回路はすべてのゲート線を選択し、前記外部電源の電圧を出力するようにされ、前記駆動回路はすべてのソース線にＧＮＤレベルを供給するようにされる。

比較例１に係るシステムの構成を示す図である。比較例１に係るシステムのタイミングチャートである。比較例２に係るシステムの構成を示す図である。比較例２に係るシステムの課題を説明するための図である。比較例２に係るシステムの課題を説明するための図である。実施の形態に係るシステムの構成を示す図である。実施の形態に係るシステムのタイミングチャートである。実施の形態に係るシステムの効果を説明するための図である。実施の形態に係るシステムの効果を説明するための図である。実施例に係るシステムの構成を示す図である。実施例に係るドライバＩＣのブロック図である。実施例に係る表示装置のタイミングチャートである。

以下に、実施の形態、比較例および実施例について、図面を参照しつつ説明する。なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。

＜比較例＞
まず、本開示に先立って検討した第１技術（比較例１）について図１および図２を用いて説明する。
図１は比較例１に係るシステムの構成を示す図である。図２は比較例１に係るシステムのタイミングチャートである。
比較例１に係るシステム１Ｒは表示装置１０Ｒやバッテリ２１、パワーマネージメントＩＣ２２等から構成されている。表示装置１０Ｒには３種類の電源電圧が入力される。３種類の電源電圧はロジック用の電源電圧（以下、ＩＯＶＣＣという。）とアナログ用の正電源電圧（以下、ＶＳＰという。）とアナログ用の負電源電圧（以下、ＶＳＮという。）である。ＩＯＶＣＣが１．８Ｖ、ＶＳＰが＋５．０Ｖ、ＶＳＮが−５．０Ｖである。表示装置１０Ｒは表示パネル１１やドライバＩＣ１２Ｒ、フレキシブルなプリント回路基板（Flexible Print Circuit、以下、ＦＰＣと略す。）１３、コネクタ１４等から構成されている。ＦＰＣ１３には安定化コンデンサ１５Ｒ、１６Ｒが搭載されている。また、システム側２０の電源回路２００（バッテリ２１やパワーマネージメントＩＣ２２）にも安定化コンデンサ２３を備える。
ドライバＩＣ１２Ｒには入力電源の電圧レベル低下を検出する電圧検知回路１２０を搭載している。電圧検知回路１２０は入力電源の電圧レベルが所定電圧（検知電圧ともいい、以下、Ｖｄｅｔと記す。）以下になったことを検知した際、電圧検知信号（ＶＤＳ）のＨｉｇｈレベルを出力し、ドライバＩＣ１２Ｒはシステム側２０の電源回路２００に異常が発生したと判断し、表示を中止する。ドライバＩＣ１２Ｒは、表示中止直前の画像に応じて表示後に電荷が残り、液晶に焼き付きが発生するのを防止するため、表示中止直前にＧＮＤ（ノーマリブラックの場合の黒電圧）を書き込むリフレッシュ動作を行う電荷抜き機能を搭載している。
この電荷抜き機能を行う場合、ドライバＩＣ１２ＲはＦＰＣ１３上に搭載しているゲート高電圧（以下、ＶＧＨと記す。）用の安定化コンデンサ１５Ｒから表示パネル１１のゲート走査回路１１０にゲート電圧（以下、Ｖｇと記す。）としてドライバＩＣ１２Ｒの内部で生成したＶＧＨを供給し、ゲート制御信号（ＧＣＳ）のｈｉｇｈレベルに基づいて全ゲート線を選択して電荷抜きを行う。安定化コンデンサ１５Ｒの容量は１〜２．２μＦである。

次に、本開示に先立って検討した第２技術（比較例２）に係るシステムについて図３から図４Ｂを用いて説明する。
図３は比較例２に係るシステムの構成を示す図である。図４Ａおよび図４Ｂは比較例２に係るシステムの課題を説明するための図である。図４Ａは通常表示時の容量を示す図である。図４Ｂは電圧低下検知時の容量を示す図である。
比較例２に係るシステム１Ｓは、部品点数削減のためＦＰＣ１３上に実装していたコンデンサ等の実装部品をドライバＩＣ１２Ｓに内蔵したものであり、その他は比較例１に係るシステム１Ｒと同じである。ドライバＩＣ１２Ｓは、コンデンサ等の実装部品を内蔵した点を除き、ドライバＩＣ１２Ｒと同じ構成である。ドライバＩＣ１２Ｓ内部のＶＧＨ用の安定化コンデンサ１５の容量（以下、Ｃｉｎと記す。）は１ｎＦ程度のものしか形成することができない。Ｃｉｎは、比較例１の安定化コンデンサ１５Ｒの容量の１０００分の１以下である。図４Ａに示すように、例えば１ライン当たりの容量を約２０ｐＦとし、１２７９ラインあるとすると、全ゲート線の容量（以下、Ｃｒと記す。）は約２５．６ｎＦになる。ここで、画面は１２８０ラインで構成されると表示中は１ラインが選択されており、電源異常時に残り１２７９ラインを新たに選択することになるので、全ゲート線の容量は１２７９ラインで計算している。また、安定化コンデンサ１５の電圧（以下、ＶＧＨＯと記す。）を６．５Ｖ、Ｃｉｎを９６０ｐＦ、ゲート低電圧（以下、ＶＧＬと記す。）を−５．４Ｖとする。図４Ｂに示すように、電圧低下検知時に安定化コンデンサ１５から全ゲート線へ電荷を供給しようとすると、ＶｇがＧＮＤ以下（−４．９Ｖ）となる。すなわち、電荷抜きをしようと安定化コンデンサ１５から全ゲート線にＶＧＨを供給すると画素トランジスタがＯＮするまでＶｇが上昇せず、黒電圧の書込みができず、電荷が残ってしまい、焼き付き等の画質劣化が発生することが懸念される。

比較例１に係るシステムおよび比較例２に係るシステムでは、電源電圧の低下を検出する回路等の残像除去回路をドライバＩＣに内蔵して、部品点数の増加および表示パネルの表示領域外の面積の増加を抑えようとするものである。

＜実施の形態＞
次に、実施の形態に係るシステムについて図５および図６を用いて説明する。
図５は実施の形態に係るシステムの構成を示す図である。図６は実施の形態に係るシステムのタイミングチャートである。
実施の形態に係るシステム１は表示装置１０やバッテリ２１、パワーマネージメントＩＣ２２等から構成されている。表示装置１０は表示パネル１１やドライバＩＣ１２、ＦＰＣ１３、コネクタ１４等から構成されている。システム側２０の電源回路２００（バッテリ２１やパワーマネージメントＩＣ２２）に安定化コンデンサ２３を備える。表示装置１０にはＩＯＶＣＣとＶＳＰとＶＳＮとが入力される。
ドライバＩＣ１２には入力電源レベル低下を検出する電圧検知回路１２０とＶＧＨの安定化コンデンサ１５を内蔵している。電圧検知回路１２０は入力電源の電圧レベルがＶｄｅｔ以下になった等所定の電圧範囲内にないことを検知した際、電圧検知信号（ＶＤＳ）のＨｉｇｈレベルを出力し、ドライバＩＣ１２はシステム側２０の電源回路２００に異常が発生したと判断し、表示を中止する。なお、電圧検知回路１２０は入力電源の電圧レベルがＶｄｅｔ以下になった等所定の電圧範囲内にないことを検知した際、電圧検知信号（ＶＤＳ）をＬｏｗレベルにするようにしてもよい。ドライバＩＣ１２は、表示中止直前の画像に応じて表示後に電荷が残り、液晶に焼き付きが発生するのを防止するため、表示中止直前にＧＮＤ（ノーマリブラックの場合の黒電圧）を書き込むリフレッシュ動作を行う電荷抜き機能を搭載している。
この電荷抜き機能を行う場合、ドライバＩＣ１２は表示装置１０の外部に搭載している電源用の安定化コンデンサ２３から表示パネル１１のゲート走査回路１１０にＶＳＰを供給し、ゲート制御信号（ＧＣＳ）のｈｉｇｈレベルに基づいて全ゲート線を選択して電荷抜きを行う。なお、ゲート制御信号（ＧＣＳ）のＬｏｗレベルに基づいて全ゲート線を選択して電荷抜きを行うようにしてもよい。すなわち、ドライバＩＣ１２は、電圧異常を検知した際に、ゲート走査回路１１０に供給するＶｇを内部で生成したＶＧＨから表示装置１０の外部から供給されるＶＳＰに切り替える。

次に、実施の形態に係るシステムの効果について図７Ａおよび図７Ｂを用いて説明する。
図７および図７Ｂは実施の形態に係るシステムの効果を説明するための図である。図７Ａは通常表示時の容量を示す図である。図７Ｂは電圧低下検知時の容量を示す図である。
図７Ａに示すように、例えば１ライン当たりの容量を約２０ｐＦとし、１２７９ラインあるとすると、Ｃｒは約２５．６ｎＦになる。また、安定化コンデンサ２３の容量（以下、Ｃｐｓと記す。）を１．０μＦ、安定化コンデンサ２３の電圧（ＶＳＰ＝Ｖｄｅｔ）を３．０Ｖ、ＶＧＬを−５．４Ｖとする。図７Ｂに示すように、電圧低下検知時に安定化コンデンサ２３から全ゲート線へ電荷を供給しようとすると、Ｖｇが２．７９Ｖとなる。すなわち、ソース線の電圧（以下、Ｖｓと記す。）＝ＧＮＤおよび共通電極の電圧（以下、Ｖｃｏｍと記す。）＝ＧＮＤに対して画素電極に黒電圧の書込みが可能なＶｇとなる。
電源電圧の低下を検出する回路等の残像除去回路をドライバＩＣに内蔵することができる。これにより、表示装置の部品点数の増加および表示パネルの表示領域外の面積の増加を抑えことができる。

実施例に係るシステムおよびドライバＩＣについて図８から図１０を用いて説明する。
図８は実施例に係るシステムの構成を示す図である。図９は実施例に係るドライバＩＣのブロック図である。図１０は実施例に係る表示装置のタイミングチャートである。
実施例に係るシステム１は表示装置１０とセット側基板（システム側）２０を備える。システム１は、例えばスマートフォンやタブレット端末等の携帯機器である。表示装置１０は表示パネル１１やドライバＩＣ１２、ＦＰＣ１３、コネクタ１４等から構成されている。表示パネル１１は、図示していない、アレイ基板と、対向基板と、アレイ基板と対向基板に挟持される液晶と、アレイ基板に貼られる偏光板と、対向基板に貼られる偏光板と、を備える。また、表示パネル１１はアレイ基板にゲート走査回路１１０とゲート線１１１＿１、１１１＿ｎとソース線１１２＿１、１１２＿ｍと画素１１３を備える。ＦＰＣ１３は映像信号（ＶＳ）および制御信号（ＣＳ）を伝送する信号線１３１と、ＩＯＶＣＣをドライバＩＣ１２に供給する電源線１３２と、アナログ電源用の正電圧（以下、ＡＶＤＤと記す。）をドライバＩＣ１２に供給する電源線１３３と、アナログ電源用の負電圧（以下、ＡＶＥＥと記す。）をドライバＩＣ１２に供給する電源線１３４と、を備える。ＩＯＶＣＣが１．８Ｖ、ＡＶＤＤが＋５．０Ｖ、ＡＶＥＥが−５．０Ｖである。ＡＶＤＤは前述のＶＳＰと、ＡＶＥＥは前述のＶＳＮと同じものである。セット側基板２０はセット側の電源回路２００（バッテリ２１やパワーマネージメントＩＣ２２）と、電源の安定化コンデンサ２３と、表示装置１０を制御するＭＰＵ（Micro Processor Unit）２０５とを備える。電源の安定化コンデンサ２３には、ＩＯＶＣＣの安定化コンデンサ２３１と、ＡＶＤＤの安定化コンデンサ２３２と、ＡＶＥＥの安定化コンデンサ２３３を備える。ＭＰＵ２０５は信号線２０１およびコネクタ１４を介して映像信号および制御信号を伝送する。電源回路２００は、ＩＯＶＣＣを電源線２０２によって、ＡＶＤＤを電源線２０３によって、ＡＶＥＥを電源線２０４によって、コネクタ１４に供給する。ゲート走査回路１１０はアレイ基板上に薄膜トランジスタで形成され、パネルゲート高電圧（以下、ＶＧＨＰと記す。）、パネルゲート低電圧（以下、ＶＧＬＰと記す。）、スタート信号（ＶＳＴ）、シフトクロック信号（ＶＣＫ）、異常検知信号（ＡＢＮ）等で動作する。シフトクロック信号（ＶＣＫ）には第１シフトクロック信号（ＶＣＫ１。）と第２シフトクロック信号（ＶＣＫ２）がある。異常検知信号（ＡＢＮ）は前述のゲート制御信号（ＧＣＳ）と同様の信号である。

図９に示すように、ドライバＩＣ１２は第１電圧検知回路（ＶＤＣ１）１２１と第２電圧検知回路（ＶＤＣ２）１２２と第３電圧検知回路（ＶＤＣ３）１２３とゲート高電圧生成回路（ＧＨＶＣ）１２４とゲート低電圧生成回路（ＧＬＶＣ）１２５とゲート制御信号出力回路（ＧＣＯ）１２６と記憶回路（ＭＣ）１２７と信号処理およびタイミング制御回路（以下、ＴＣＣと記す。）１２８とソース出力回路（ＳＯＣ）１２９とを備える。ドライバＩＣ１２は１つのシリコン基板の上にＣＭＯＳプロセス等により形成され、表示パネル１１を構成するアレイ基板の上にＣＯＧ（Chip On Glass）技術により実装される。
外部端子Ｔ１に入力されるＩＯＶＣＣはドライバＩＣ１２内のロジック回路の電源に使用される。外部端子Ｔ２に入力されるＡＶＤＤはゲート高電圧生成回路１２４およびソース出力回路１２９で使用される。外部端子Ｔ２に入力されるＡＶＥＥはゲート低電圧生成回路１２４およびソース出力回路１２９で使用される。
ゲート高電圧生成回路１２４はＡＶＤＤを昇圧しＶＧＨを生成する。ゲート低電圧生成回路１２５はＡＶＥＥを昇圧しＶＧＬを生成する。これにより電源回路２００の電圧を低くすることができ、システムを低電圧化することができる。
第１電圧検知回路１２１はＩＯＶＣＣ用の電圧検知回路である。第２電圧検知回路１２２はＡＶＤＤ用の電圧検知回路である。第３電圧検知回路１２３はＡＶＥＥ用の電圧検知回路である。第１電圧検知回路１２１や第２電圧検知回路１２２、第３電圧検知回路１２３のそれぞれは記憶回路１２７に設定された値に基づいてＶｄｅｔレベルが設定され、検知機能のＯＮ／ＯＦＦも設定される。第１電圧検知回路１２１や第２電圧検知回路１２２、第３電圧検知回路１２３のそれぞれは入力電圧がＶｄｅｔ以下（所定電圧の範囲外）の場合に、第１電圧検知信号（ＶＤＳ１）、第２電圧検知信号（ＶＤＳ２）、第３電圧検知信号（ＶＤＳ３）をそれぞれＨｉｇｈレベル（第１レベル）にする。第１電圧検知回路１２１や第２電圧検知回路１２２、第３電圧検知回路１２３のそれぞれは入力電圧がＶｄｅｔより高い（所定電圧の範囲内）の場合に、第１電圧検知信号（ＶＤＳ１）、第２電圧検知信号（ＶＤＳ２）、第３電圧検知信号（ＶＤＳ３）をそれぞれＬｏｗレベル（第２レベル）にする。ここで、入力電圧が負である場合は、Ｖｄｅｔ以下とは絶対値同士の比較において同じか小さいことをいい、Ｖｄｅｔより高いとは絶対値同士の比較において大きいことをいう。また、第１電圧検知回路１２１や第２電圧検知回路１２２、第３電圧検知回路１２３の検知機能がＯＦＦされているときは、第１電圧検知信号（ＶＤＳ１）、第２電圧検知信号（ＶＤＳ２）、第３電圧検知信号（ＶＤＳ３）をそれぞれＬｏｗレベル（第２レベル）にする。第１電圧検知信号（ＶＤＳ１）、第２電圧検知信号（ＶＤＳ２）、第３電圧検知信号（ＶＤＳ３）のいずれか１つ、いずれか２つまたはいずれもがＨｉｇｈレベルの場合に、ゲート制御信号出力回路１２６は電源異常を検知する。ゲート制御信号出力回路１２６は電源異常を検知したときは、異常検知信号（ＡＢＮ）をＨｉｇｈレベルにして外部端子Ｔ４に出力すると共に、ＶＧＨおよびＶＧＬに替えてＡＶＤＤおよびＡＶＥＥをＶＧＨＰ、ＶＧＬＰとして外部端子Ｔ５に出力する。電源正常時、ゲート制御信号出力回路１２６は、異常検知信号（ＡＢＮ）をＬｏｗレベルにして外部端子Ｔ４に出力すると共に、ＶＧＨおよびＶＧＬをそれぞれＶＧＨＰおよびＶＧＬＰとして外部端子Ｔ５に出力する。電源正常時、ゲート制御信号出力回路１２６はスタート信号（ＶＳＴ）、第１シフトクロック信号（ＶＣＫ１）、第２シフトクロック信号（ＶＣＫ２）を外部端子Ｔ４に出力する。ゲート制御信号出力回路１２６が第１電圧検知信号（ＶＤＳ１）、第２電圧検知信号（ＶＤＳ２）、第３電圧検知信号（ＶＤＳ３）のいずれかでまたはいずれかの組合せで電源異常を検知するかは、第１電圧検知回路１２１、第２電圧検知回路１２２、第３電圧検知回路１２３の検知機能のＯＮ／ＯＦＦの設定値によって決定される。
ＴＣＣ１２８は外部端子Ｔ６上の制御信号（ＣＳ）に基づいてゲート走査回路１１０およびソース出力回路１２９に必要が制御信号を生成する。記憶回路１２７はＭＰＵ２０５から信号線１３１およびＴＣＣ１２８を介してデータが書き込めるようにされる。記憶回路１２７はＲＡＭやレジスタ等の揮発性メモリ、ＥＥＰＲＯＭやフラッシュメモリ等の不揮発性メモリのいずれであってもよいし、揮発性メモリと不揮発性メモリの組合せであってもよい。
第１電圧検知信号（ＶＤＳ１）、第２電圧検知信号（ＶＤＳ２）、第３電圧検知信号（ＶＤＳ３）のいずれか１つ、いずれか２つまたはいずれもがＨｉｇｈレベルの場合に、ソース出力回路１２９は電源異常を検知し、すべての外部端子ＴＳ１、・・・、ＴＳｍにＧＮＤレベル（ノーマリーブラックでの黒電圧）を出力する。電源正常時は、ソース出力回路１２９は映像信号をアナログ信号に変換して外部端子ＴＳ１、・・・、ＴＳｍに出力する。ソース出力回路１２９が第１電圧検知信号（ＶＤＳ１）、第２電圧検知信号（ＶＤＳ２）、第３電圧検知信号（ＶＤＳ３）のいずれで電源異常を検知するかは、第１電圧検知回路１２１や第２電圧検知回路１２２、第３電圧検知回路１２３の検知機能のＯＮ／ＯＦＦの設定値によって決定される。なお、ゲート制御信号出力回路１２６から出力される異常検知信号（ＡＢＮ）をソース出力回路１２９に入力することにより、ソース出力回路１２９は電源異常を検知するようにしてもよい。
なお、外部端子Ｔ４、Ｔ５、Ｔ６はそれぞれ複数の端子から構成されている。また、ドライバＩＣ１２は、図示していない基準電位（ＧＮＤ）を入力する外部端子を備える。

実施例に係るシステムの動作について、ＡＶＥＥが所定のＶｄｅｔ以下に（電位が高く、所定電圧の範囲外）なったときに電源異常を通知する場合について説明する。
図１０に示すように、電源正常時は、第３電圧検知信号（ＶＤＳ３）がＬｏｗレベルであり、異常検知信号（ＡＢＮ）もＬｏｗレベルである。ゲート制御信号出力回路１２６は、ゲート走査回路１１０にスタート信号（ＶＳＴ）、第１シフトクロック信号（ＶＣＫ１）、第２シフトクロック信号（ＶＣＫ２）を出力する。ゲート走査回路１１０は第１ゲート信号（Ｇ１）のＨｉｇｈレベルをゲート線１１１＿１、第２ゲート信号（Ｇ２）のＨｉｇｈレベルをゲート線１１１＿２、・・・、第ｎゲート信号（Ｇｎ）のＨｉｇｈレベルをゲート線１１１＿ｎに順次出力する。なお、Ｇ１、Ｇ２、・・・、ＧｎのＨｉｇｈレベルはそれぞれＶＧＨである。Ｇ１、Ｇ２、・・・、ＧｎのＬｏｗレベルはそれぞれＶＧＬである。ソース出力回路１２９は第１ソース信号（Ｓ１）をソース線１１２＿１に、第ｍソース信号（Ｓｍ）をソース線１１２＿ｍにそれぞれ出力する。これらによって、ライン毎に画素にソース信号を書き込み表示する。例えば、カラム反転駆動であれば、Ｓ１、・・・、Ｓｍの極性は１フレーム（スタート信号（ＶＳＴ）とスタート信号（ＶＳＴ）の間）ごとに反転する。
ＡＶＥＥの電圧が低下し（電位がＧＮＤに近づいて）、例えば−４．５Ｖ以下（Ｖｄｅｔ＝−４．５Ｖ）になったとき、第３電圧検知信号（ＶＤＳ３）がＨｉｇｈレベルになるとする。第３電圧検知信号（ＶＤＳ３）がＨｉｇｈレベルになると、ソース出力回路１２９はすべてのソース線１１２＿１、・・・、１１２＿ｍにＧＮＤの信号を出力し、ゲート制御信号出力回路１２６は、ＶＧＨＰ／ＶＧＬＰをゲート高電圧生成回路１２４およびゲート低電圧生成回路１２５で生成したＶＧＨ／ＶＧＬから外部電源であるＡＶＤＤ／ＡＶＥＥに切り替え、異常検知信号（ＡＢＮ）をＨｉｇｈレベルにする。ゲート走査回路１１０は、異常検知信号（ＡＢＮ）のＨｉｇｈレベルに応答してすべてのゲート線１１１＿１、・・・、１１１＿ｎをＨｉｇｈレベルにする。ゲート線１１１＿１、・・・、１１１＿ｎのＨｉｇｈレベルはＡＶＤＤである。これらにより、すべての画素の電荷を引き抜くことができる。
ＩＯＶＣＣまたはＡＶＤＤが所定電圧以下（所定電圧の範囲外）になったときも同様に、電圧検知信号や異常検知信号によって画素電荷の引き抜きをすることができる。例えば、ＩＯＶＣＣのＶｄｅｔは１．２Ｖ、ＡＶＤＤのＶｄｅｔは４Ｖとする。なお、ＡＶＤＤが電圧低下しても安定化コンデンサ２３２によって電圧が保持されるので、保持される期間内にゲート線にＡＶＤＤを供給することができる。例えば、保持される期間は１ｍｓ程度であり、この期間に画素電荷を引き抜くことができる。

ドライバＩＣの内部電圧を保持するコンデンサを比較例１のようにドライバＩＣの近傍に設ける必要がない。また、ドライバＩＣの内部電圧を保持するコンデンサを接続するための外部端子をドライバＩＣに設ける必要がない。表示装置内に外付け部品が無い状態でも電圧異常時の電荷抜き機能を実現できるため、表示モジュール（表示装置）の低コスト化に寄与することができる。また、電圧異常時に残電荷による焼き付きを防ぐことができるため、表示パネルの画質劣化を防止することができる。

なお、ドライバＩＣ１２とゲート走査回路１１０とは別に構成する例を説明したが、ゲート走査回路をドライバＩＣに内蔵するようにしてもよい。
第１電圧検知回路１２１や第２電圧検知回路１２２、第３電圧検知回路１２３のそれぞれは入力電圧がＶｄｅｔ以下（所定電圧の範囲外）の場合に、第１電圧検知信号（ＶＤＳ１）、第２電圧検知信号（ＶＤＳ２）、第３電圧検知信号（ＶＤＳ３）をそれぞれＬｏｗレベル（第１レベル）にしてもよい。また、第１電圧検知回路１２１や第２電圧検知回路１２２、第３電圧検知回路１２３のそれぞれは入力電圧がＶｄｅｔより高い（所定電圧の範囲内）の場合に、第１電圧検知信号（ＶＤＳ１）、第２電圧検知信号（ＶＤＳ２）、第３電圧検知信号（ＶＤＳ３）をそれぞれＨｉｇｈレベル（第２レベル）にしてもよい。また、第１電圧検知回路１２１や第２電圧検知回路１２２、第３電圧検知回路１２３の検知機能がＯＦＦされているときは、第１電圧検知信号（ＶＤＳ１）、第２電圧検知信号（ＶＤＳ２）、第３電圧検知信号（ＶＤＳ３）をそれぞれｈｉｇｈレベル（第２レベル）にしてもよい。
ゲート制御信号出力回路１２６は電源異常を検知したときは、異常検知信号（ＡＢＮ）をＬｏｗレベルにし、電源正常時、ゲート制御信号出力回路１２６は、異常検知信号（ＡＢＮ）をＨｉｇｈレベルにしてもよい。

１・・・システム
１０・・・表示装置
１１・・・表示パネル
１２・・・ドライバＩＣ
１３・・・フレキシブルなプリント回路基板（ＦＰＣ）
１４・・・コネクタ
１５・・・安定化コンデンサ
２０・・・システム側
２１・・・パワーマネージメント
２２・・・バッテリ
２３・・・安定化コンデンサ
１１０・・・ゲート走査回路
１１１＿１、１１１＿ｎ・・・ゲート線
１１２＿１、１１２＿ｍ・・・ソース線
１１３・・・画素
１２０・・・電圧検知回路
１２１・・・第1電圧検出回路（ＶＤＣ１）
１２２・・・第２電圧検出回路（ＶＤＣ２）
１２３・・・第３電圧検出回路（ＶＤＣ３）
１２４・・・ゲート高電圧発生回路（ＧＨＶＣ）
１２５・・・ゲート低電圧発生回路（ＧＬＶＣ）
１２６・・・ゲート制御信号出力回路（ＧＣＯ）
１２７・・・記憶回路（ＭＣ）
１２８・・・信号処理およびタイミング制御回路（ＴＣＣ）
１２９・・・ソース出力回路（ＳＯＣ）
１３１、２０１・・・信号線
１３２、１３３．１３４、２０２、２０３、２０４・・・電源線
２００・・・電源回路
２０５・・・ＭＰＵ
２３１、２３２、２３３・・・安定化コンデンサ

Claims

表示装置は、
ゲート線と、
ソース線と、
前記ゲート線を走査するゲート走査回路と、
ドライバＩＣと、
を備え、
ドライバＩＣは、
外部電源の電圧のレベルを検出する電圧検知回路と、
前記ゲート線を駆動する電圧を生成する電圧生成回路と、
前記電圧生成回路の出力電圧と前記外部電源の電圧とを切り替える切替回路と、
前記ソース線を駆動する駆動回路と、
を備え、
前記電圧検知回路が所定電圧範囲内の電圧を検出するとき、
前記切替回路は前記電圧生成回路の出力電圧を前記ゲート走査回路に供給するようにされ、
前記ゲート走査回路は順次ゲート線を選択し、前記電圧生成回路の電圧を出力するようにされ、
前記駆動回路は映像信号に対応した電圧を前記ソース線に供給するようにされ、
前記電圧検知回路が前記所定電圧範囲外の電圧を検出するとき、
前記切替回路は前記外部電源の電圧を前記ゲート走査回路に供給するようにされ、
前記ゲート走査回路はすべてのゲート線を選択し、前記外部電源の電圧を出力するようにされ、
前記駆動回路はすべてのソース線にＧＮＤレベルを供給するようにされる。
請求項１の表示装置において、
前記電圧検知回路が前記所定電圧範囲外の電圧を検出するとき、前記電圧検知回路は電圧検知信号を第１レベルにするようにされ、
前記電圧検知回路が前記所定電圧範囲内の電圧を検出するとき、前記電圧検知回路は前記電圧検知信号を第２レベルにするようにされ、
前記電圧検知信号に基づいて、前記切替回路は前記電圧生成回路の出力電圧と前記外部電源の電圧とを切り替えるようにされる。
請求項２の表示装置において、さらに記憶回路を備え、
前記所定電圧範囲は前記記憶回路により変更可能である。
請求項３の表示装置において、
前記所定電圧範囲内は所定電圧よりも高い電圧であり、
前記所定電圧範囲外は前記所定電圧以下の電圧である。
表示装置は、
ゲート線と、
前記ゲート線を走査するゲート走査回路と、
ドライバＩＣと、
を備え、
ドライバＩＣは、
第１外部電源の電圧のレベルを検出する第１電圧検知回路と、
第２外部電源の電圧のレベルを検出する第２電圧検知回路と、
前記ゲート線を駆動する電圧を生成する電圧生成回路と、
前記電圧生成回路の出力電圧と外部電源の電圧とを切り替える切替回路と、
を備え、
前記第１電圧検知回路が第１所定電圧範囲外の電圧を検出するとき、および前記第２電圧検知回路が第２所定電圧範囲外の電圧を検出するとき、前記切替回路は前記外部電源の電圧を前記ゲート走査回路に供給するようにされる。
請求項５の表示装置において、
前記第１電圧検知回路が前記第１所定電圧範囲外の電圧を検出するとき、前記第１電圧検知回路は第１電圧検知信号を第１レベルにするようにされ、
前記第１電圧検知回路が前記第１所定電圧範囲内の電圧を検出するとき、前記第１電圧検知回路は前記第１電圧検知信号を第２レベルにするようにされ、
前記第２電圧検知回路が前記第２所定電圧範囲外の電圧を検出するとき、前記第２電圧検知回路は第２電圧検知信号を第１レベルにするようにされ、
前記第２電圧検知回路が前記第２所定電圧範囲内の電圧を検出するとき、前記第２電圧検知回路は前記第２電圧検知信号を第２レベルにするようにされる。
請求項６の表示装置において、
前記第１電圧検知信号が前記第１レベルのとき、および前記第２電圧検知信号が前記第１レベルのとき、前記ゲート走査回路はすべてのゲート線を選択し、前記外部電源の電圧を出力するようにされる。
請求項７の表示装置において、さらに、
ソース線と前記ソース線を駆動する駆動回路とを備え、
前記第１電圧検知信号が前記第１レベルのとき、および前記第２電圧検知信号が前記第１レベルのとき、前記駆動回路はすべてのソース線にＧＮＤレベルを供給するようにされる。
請求項５の表示装置において、
前記第１外部電源は前記外部電源である。
請求項５の表示装置において、さらに記憶回路を備え、
前記第１所定範囲および前記第２所定範囲は前記記憶回路により変更可能である。
請求項６の表示装置において、
前記第１所定電圧範囲内は第１所定電圧よりも高い電圧であり、
前記第１所定電圧範囲外は前記第１所定電圧以下の電圧であり、
前記第２所定電圧範囲内は第２所定電圧よりも高い電圧であり、
前記第２所定電圧範囲外は前記第２所定電圧以下の電圧である。
システムは、
表示装置と、
第１電源と第２電源と第３電源とを有する電源回路と、
前記第１電源の第１安定化コンデンサと、
前記第２電源の第２安定化コンデンサと、
前記第３電源の第３安定化コンデンサと、
を備え、
表示装置は、
ゲート線と、
ソース線と、
前記ゲート線を走査するゲート走査回路と、
ドライバＩＣと、
を備え、
前記ドライバＩＣは、
第１電源の電圧のレベルを検出する第１電圧検知回路と、
第２電源の電圧のレベルを検出する第２電圧検知回路と、
第３電源の電圧のレベルを検出する第３電圧検知回路と、
前記ゲート線を駆動する第１電圧および第２電圧を生成する電圧生成回路と、
前記第１電圧および前記第２電圧と、前記第２外部電源の電圧および前記第３外部電源の電圧と、を切り替える切替回路と、
前記ソース線を駆動する駆動回路と、
記憶回路と、
を備え、
前記第１電圧検知回路、前記第２電圧検知回路、前記第３電圧検知回路のいずれか１つの出力またはいずれか２つの出力またはいずれもの出力が第１レベルになったとき、前記切替回路は、電源異常信号、前記第２外部電圧および前記第３外部電圧を前記ゲート走査回路に供給するようにされる。
請求項１２のシステムにおいて、
前記第１電圧検知回路が前記第１電圧より低い電圧を検出するとき、前記第１電圧検知回路は第１電圧検知信号を第１レベルにするようにされ、
前記第１電圧検知回路が前記第１電圧より高い電圧を検出するときおよび前記第１電圧検知回路の電圧検知機能がＯＦＦされているとき、前記第１電圧検知回路は前記第１電圧検知信号を第２レベルにするようにされ、
前記第２電圧検知回路が前記第２電圧より低い電圧を検出するとき、前記第２電圧検知回路は第２電圧検知信号を前記第１レベルにするようにされ、
前記第２電圧検知回路が前記第２電圧より高い電圧を検出するときおよび前記第２電圧検知回路の電圧検知機能がＯＦＦされているとき、前記第２電圧検知回路は前記第２電圧検知信号を前記第２レベルにするようにされ、
前記第３電圧検知回路が前記第３電圧より低い電圧を検出するとき、前記第３電圧検知回路は第３電圧検知信号を前記第１レベルにするようにされ、
前記第３電圧検知回路が前記第３電圧より高い電圧を検出するときおよび前記第３電圧検知回路の電圧検知機能がＯＦＦされているとき、前記第３電圧検知回路は前記第３電圧検知信号を前記第２レベルにするようにされる。
請求項１３のシステムにおいて、
前記電源異常信号が前記第１レベルのとき、前記ゲート走査回路はすべての前記ゲート線を選択し、前記第２外部電圧を前記ゲート線に出力するようにされる。
請求項１４のシステムにおいて、
前記電源異常信号が第１レベルのとき、前記駆動回路はすべて前記のソース線にＧＮＤレベルを供給するようにされる。
請求項１５のシステムにおいて、
前記第１電圧、前記第２電圧、前記第３電圧、前記第１電圧検知回路の電圧検知機能のＯＮ／ＯＦＦ、前記第２電圧検知回路の電圧検知機能のＯＮ／ＯＦＦおよび前記第３電圧検知回路の電圧検知機能のＯＮ／ＯＦＦは前記記憶回路により変更可能である。
請求項１６のシステムにおいて、
前記第１電源の電圧は前記ドライバＩＣのロジック用電源電圧であり、
前記第２電源の電圧は前記ドライバＩＣのアナログ用正電源電圧であり、
前記第３電源の電圧は前記ドライバＩＣのアナログ用負電源電圧である。