JP2016526788A - リプレースメントメタルゲートトランジスタ - Google Patents

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Abstract

リプレースメントメタルゲートトランジスタを開示する。種々の例により、トレンチ、第１の側壁及び第２の側壁を含むリプレースメントメタルゲートトランジスタを提供する。トレンチ内に層を配置し、この層はトレンチの底部上に配置した底部区分と、第１の側壁及び第２の側壁上に配置した側壁区分とを有し、層の側壁区分はこの層の底部区分よりも少なくとも５０％だけ薄肉となるようにする。

Description

本発明の例は概して半導体の製造に関するものであり、特にリプレースメントメタルゲートトランジスタに関するものである。
リプレースメントメタルゲート（ＲＭＧ）トランジスタを製造するための代表的な処理の流れには、（しばしばダミーゲートと称される）一時的なゲートを除去し、ＲＭＧを形成するための種々の金属層が堆積されるトレンチ（溝）を残すステップを含めることができる。例えば、トレンチ内には誘電体層を堆積し、これに続いて第１の金属層、第２の金属層及び導電体層を順次堆積させることができる。トレンチ内に各層を堆積する場合、金属がトレンチの底部のみならず、側壁上にも堆積されるおそれがあることは、明らかである。しかし、側壁上に形成される金属は、ＲＭＧトランジスタを適切に機能させるためには不必要なものである。ある場合には、側壁上に形成される金属は実際上トランジスタの性能を低減させるおそれがある。例えば、トレンチの側壁上に形成される、κの高いある種の誘電体は、ＲＭＧトランジスタ内の寄生容量を高めるとともに隣接の接点に対してクロストークを生ぜしめるおそれがある。
装置の構造及び寸法が縮小するにつれて、トランジスタのゲートの幅も減少する。従って、ＲＭＧトランジスタに対する上述したトレンチの幅も減少する。各材料層がトレンチ内に堆積されるにつれ、トレンチの側壁上に形成される材料が、後続する層の堆積に対して開口するトレンチを減少させる。更に、各材料層の厚さは適切に機能させるには最小にする必要がある。従って、最小のゲート幅、層の個数及び各層のそれぞれの最小厚さに対して理論的な限界がある。
更に、堆積はトレンチのアスペクト比により影響を受けるおそれがある。トレンチのアスペクト比はしばしば、トレンチの幅に対するトレンチの高さの比として表される。アスペクト比が大きくなるにつれて堆積が不均一となるおそれがある。このことは、側壁上の高い位置では堆積が肉厚となり、側壁上の低い位置及びトレンチの底部では堆積が肉薄となるものとして現れる可能性がある。ＲＭＧにおいて順次の各層を堆積するにつれ、トレンチのアスペクト比を増大させ、場合に応じ堆積の不均一性を更に増大させるとともにトレンチ幅を更に減少させる。
従って、トランジスタ装置の性能を向上させ、トレンチのアスペクト比を減少させ、堆積の質及び均一性を向上させるとともに、ゲート幅を小さくした装置を製造しうるようにするためには、トレンチの側壁上に堆積される材料の少なくとも一部分を除去する必要がある。
この「発明の概要」は、以下の「発明を実施するための形態」の欄で更に説明する簡単な形態での概念の選択を提供するために開示するものである。この「発明の概要」は、特許請求の範囲の重要な特徴又は基本的な特徴を特定するものでも、特許請求の範囲の対象範囲を決定するのに用いられるものでもない。
一般に、本発明の種々の実施例は、トレンチの底部上及びこのトレンチの側壁上に堆積された第１の層と、このトレンチ内に堆積された第２の層とを具えるリプレースメントメタルゲートトランジスタであって、第２の層は第１の層を覆うようにこの第１の層とトレンチの底部及び側壁との上に堆積されているリプレースメントメタルゲートトランジスタを提供するものである。第２の層の一部分はトレンチの側壁から除去する。
更なる実施例には、基板上及びトレンチの内側側壁面上に配置された誘電体層であって、底部区分及び側壁区分を有する当該誘電体層と、この誘電体層の底部区分上に配置された第１の金属層と、この第１の金属層の底部区分上に配置された第２の金属層と、この第２の金属層及び前記誘電体層の側壁区分上に配置された導電体層とを具えるリプレースメントメタルゲートトランジスタが含まれるものである。
例として、開示したデバイスの様々な実施例を以下の添付図面を参照して説明する。
図１Ａは、ＲＭＧゲートトランジスタの一製造工程を示す線図である。 図１Ｂは、前記ＲＭＧゲートトランジスタの他の製造工程を示す線図である。 図１Ｃは、前記ＲＭＧゲートトランジスタの更に他の製造工程を示す線図である。 図１Ｄは、前記ＲＭＧゲートトランジスタの更に他の製造工程を示す線図である。 図１Ｅは、前記ＲＭＧゲートトランジスタの更に他の製造工程を示す線図である。 図２Ａは、本発明の少なくとも幾つかの実施例により製造されるＲＭＧゲートトランジスタの一製造工程を示す線図である。 図２Ｂは、本発明の前記ＲＭＧゲートトランジスタの他の製造工程を示す線図である。 図２Ｃは、本発明の前記ＲＭＧゲートトランジスタの更に他の製造工程を示す線図である。 図３Ａは、本発明の少なくとも幾つかの実施例により製造される他のＲＭＧゲートトランジスタの一製造工程を示す線図である。 図３Ｂは、本発明の前記他のＲＭＧゲートトランジスタの他の製造工程を示す線図である。 図４Ａは、本発明の少なくとも幾つかの実施例により製造される更に他のＲＭＧゲートトランジスタの一製造工程を示す線図である。 図４Ｂは、本発明の前記更に他のＲＭＧゲートトランジスタの他の製造工程を示す線図である。 図５Ａは、本発明の少なくとも幾つかの実施例により製造される別のＲＭＧゲートトランジスタの一製造工程を示す線図である。 図５Ｂは、本発明の前記別のＲＭＧゲートトランジスタの他の製造工程を示す線図である。 図５Ｃは、本発明の前記別のＲＭＧゲートトランジスタの更に他の製造工程を示す線図である。 図５Ｄは、本発明の前記別のＲＭＧゲートトランジスタの更に他の製造工程を示す線図である。 図６は、本発明の少なくとも幾つかの実施例により製造される更なる他のＲＭＧゲートトランジスタの構成を示す線図である。 図７は、本発明の少なくとも幾つかの実施例に応じて全てを構成配置するＲＦ源クリーニング方法を示すフローチャートである。
上述したように、ＲＭＧトランジスタを製造するための代表的な処理には、一時的なゲートを除去するステップと、トレンチを残すステップと、その後にＲＭＧを形成する材料の層を堆積することによりトレンチ内を充填するステップとを含めることができる。一般的には、任意数の適切な薄膜堆積技術（例えば、原子層堆積、プラズマ堆積、イオン堆積又はその他）、すなわち処理の流れを用いてＲＭＧを形成することができる。
図１Ａは、ＲＭＧトランジスタ１００の製造処理の途中であって、一時的なゲート（図示せず）を除去した後の状態を示す線図である。図示するように、ＲＭＧトランジスタ１００は、基板１３０上に構成された側壁１２２及び１２４間に形成されたトレンチ１１０を有している。このトレンチ１１０は底面１１２と内側側壁面１１４及び１１６とを有しているとともに、（しばしば“ゲート幅”と称される）初期の幅１１８ａを有している。ある例では、基板１３０をシリコンとすることができ、側壁１２２及び１２４は二酸化シリコン、窒化シリコン又はその他のシリコンベースの誘電体材料とすることができる。ＲＭＧトランジスタ１００を表すためにここで参照する材料は説明の目的のために掲載するものであり、本発明はこれらの材料に限定されるものではない。これらの材料は本発明の範囲を逸脱することなく他の材料に変えることができる。
図１Ｂは、トレンチ１１０内に第１の層１４２を堆積したＲＭＧトランジスタ１００を示す線図である。この図に示すように、第１の層１４２はトレンチ１１０の底面１１２とトレンチ１１０の内側側壁面１１４及び１１６との上に堆積されている。第１の層１４２が内側側壁面１１４及び１１６上に堆積されている為に、トレンチの初期の幅１１８ａは幅１１８ｂに減少されていることが明らかである。一般的には、初期の幅１１８ａは第１の層１４２の厚さのほぼ２倍だけ減少される。従って、トレンチ１１０のアスペクト比は増大する。ある例では、第１の層１４２を誘電体材料から形成しうる。他の例では、第１の層１４２をκの高い誘電体材料（例えば、ケイ酸ハフニウム、ケイ酸ジルコニウム、二酸化ハフニウム又は二酸化ジルコニウム）から形成しうる。
図１Ｃは、トレンチ１１０内に第２の層１４４を堆積したＲＭＧトランジスタ１００を示す線図である。この図に示すように、第２の層１４４は第１の層１４２を覆うように、トレンチ１１０の底面１１２とトレンチ１１０の内側側壁面１１４及び１１６との上に堆積されている。上述したように、堆積はトレンチ１１０のアスペクト比により影響される可能性がある。例えば、アスペクト比が高くなると、堆積の均一性が減少し、その結果、トレンチ１１０の上部付近で堆積の厚さが増大し、トレンチ１１０の底部付近で堆積の厚さが減少するおそれがある。より明瞭に言えば、この不均一性は隅部１４４ａ及び１４４ｂとして現れる可能性がある。更に、第２の層１４４が内側側壁面１１４及び１１６上に堆積されている為に、幅１１８ｂは（例えば、第２の層１４４の厚さのほぼ２倍だけ）減少されて幅１１８ｃとなることは明らかである。従って、トレンチ１１０のアスペクト比はこの場合も増大している。ある例では、第２の層１４４を導電率がかなり低い材料（例えば、窒化チタン）から形成しうる。
図１Ｄは、トレンチ１１０内に第３の層１４６を堆積したＲＭＧトランジスタ１００を示す線図である。この図に示すように、第３の層１４６は第２の層１４４を覆うように、トレンチ１１０の底面１１２とトレンチ１１０の内側側壁面１１４及び１１６との上に堆積されている。第３の層１４６は、隅部１４６ａ及び１４６ｂで示すように、第１の層１４２又は第２の層１４４よりも均一性が悪い堆積として表される。更に、第３の層１４６が側壁面１１４及び１１６上に堆積される為、幅１１８ｃは（例えば、この第３の層１４６の厚さのほぼ２倍だけ）減少して幅１１８ｄとなる。従って、トレンチ１１０のアスペクト比はこの場合も増大している。
図１Ｅは、トレンチ１１０内に“接点層”１４８を充填したＲＭＧトランジスタ１００を示す線図である。接点層１４８は一般に、トレンチの長手方向に沿う導電体の主通路として作用する。従って、接点層１４８に対する材料は電気抵抗率が比較的低い材料（例えば、タングステン又はアルミニウ）から選択する。図１Ｅに示すように、接点層１４８は第３の層１４６を覆うようにトレンチ１１０の空いた部分内に堆積され、ＲＭＧの積層体１４０を形成している。
図１に示すトランジスタのような複数のトランジスタが形成された集積回路（ＩＣ）の動作速度は、トレンチ１１０に沿う電気抵抗により、且つこのような２つのトレンチ間の静電容量によっても制限される。従って、このようなＩＣの性能は、ＲＭＧ層の少なくとも幾つか（例えば、第１の層１４２、第２の層１４４又は第３の層１４６）をトレンチの側壁面１１４及び１１６から除去することにより改善しうる。一般的に電気抵抗が比較的高いこれらのＲＭＧ層を除去することにより、電気抵抗率が比較的低い接点層１４８に対するスペースが多くなり、その結果、全体の電気抵抗率がより低いＲＭＧトランジスタ１００が得られる。更に、一般的に誘電率が高い第１の層１４２を除去することにより２つのこのようなＲＭＧトランジスタ間の静電容量を低減させる。
ＲＭＧ１４０の各層は、適切に機能するようにするために、それぞれ対応する最小の厚さ（例えば、２ナノメートル等）を有するようにしうることは明らかである。従って、装置の寸法が継続的に縮小するにつれ、ゲート幅はＲＭＧ１４０の種々の層を適切に堆積させるのに充分でなくなるおそれがある。例えば、ゲート幅は約２×Ｎlayers×Ｔickmin の理論的な最小限界を有しうる。ここで、ＮlayersはＲＭＧ１４０の層数に等しく、Ｔickmin は各層当りの最小厚さに等しい。更に、図１Ａ〜１Ｅに示すように、トレンチ１１０の頂部付近の幅１１８はトレンチ１１０の底部１１２付近の幅１１８よりも迅速に減少するおそれがある。従って、トレンチ１１０の底部１１２上の接点層１４８の堆積は、通常の技術を用いることによっては困難となるおそれがある。
図１Ａ〜１Ｅを参照して説明したＲＭＧトランジスタ１００は例示の目的でのみ提供したものであり、本発明はこれに限定されるものではないこと明らかである。本発明の種々の実施例は、図１Ａ〜１Ｅにつき説明したのと類似する構成要素を有するＲＭＧトランジスタを処理するのに適用しうるものである。或いはまた、本発明の種々の実施例は、図１Ａ〜１Ｅにつき説明したのとは異なる構成要素を有する（例えば、異なる層数、異なる製造材料、等を有する）ＲＭＧトランジスタを処理するのに適用しうる。例えば、ＲＭＧトランジスタは上述したよりも多い又は少ない層を有するようにしうる。特に、ＲＭＧトランジスタは、図１に示す層１４２、１４４及び１４６のような全部で３つのみの層を有するようにしうるか、又は図１に示していない追加の層を有するようにしうる。以下に例示する実施例は３つの層を有するＲＭＧトランジスタを参照しているが、これらは本発明を明瞭にするために開示するものであり、本発明はこれらに限定されるものではないことは明らかである。
上述したように、本発明の種々の実施例はＲＭＧトランジスタの製造に際してのトレンチのアスペクト比を減少させるのに適用しうる。例えば、本発明の種々の実施例は図１Ａ〜１Ｅに示すトレンチ１１０のアスペクト比を減少させるのに適用しうる。トレンチ１１０のアスペクト比は例えば、層（例えば、層１４２、１４４及び１４６の何れか又はこれらの任意の組合せ）の一部を側壁面１１４及び１１６から除去することにより減少させることができる。本発明の少なくとも幾つかの実施例では、エッチング、スパッタリング又はその他により層の一部を内側側壁面から除去するように構成した斜めのイオンビームを用いて層の一部を除去するようにしうる。
本発明の幾つかの実施例を、以下に種々の具体例を参照して詳細に説明する。これらの例は本発明を明瞭にするためにのみ開示するものであり、本発明はこれらに限定されるものではないことは明らかである。
（実施例１）
図２Ａは、本発明の少なくとも幾つかの実施例により配置したＲＭＧトランジスタ２００を示す線図である。図示するように、代表的にゲートラインの電気抵抗を減少させる目的で電気抵抗率を比較的低くした接点層を堆積する以前のＲＭＧトランジスタ２００が示されている。このＲＭＧトランジスタ２００は、側壁２２２及び２２４と基板２１０との間に形成されたトレンチ２０２内に堆積された第１の層２４２を有している。ある例では、この第１の層２４２を誘電体層と称することができる。この図２Ａには、第２の層２４４及び第３の層２４６をも示してある。ある例では、これらの第２の層２４４及び第３の層２４６をそれぞれ第１の金属層及び第２の金属層と称することができる。この図２Ａには、斜めのイオンビーム２５２を発生するイオン源２５０をも示してある。この斜めのイオンビーム２５２は側壁２２２上に形成された層２４２、２４４及び２４６に入射されている。一般に、この斜めのイオンビーム２５２は、側壁２２２上に形成された層２４２、２４４及び２４６の何れか又はこれらの任意の組合せから（例えば、スパッタリング、エッチング、等を介して）材料を少なくとも部分的に除去するのに用いることができる。ある例では、（底部２１２に対し垂直なライン２５６に対して測定した）斜めのイオンビーム２５２の角度２５４ａは、イオンビームが側壁２２２に入射されるが底部２１２には入射されないように選択することができる。より明瞭に言えば、イオンビーム２５２が側壁２２４により遮断される為に（例えば、破線領域２１４により示す）底部２１２上の材料が斜めのイオンビーム２５２により殆ど除去されないように角度２５４ａを選択することができる。ある実施例では、イオンビーム２５２が材料をスパッタリングして、このスパッタリングされた材料のかなりの量を物理的にトレンチ内に再堆積させるおそれがある場合と相違して、このイオンビーム２５２により反応性イオンエッチングを促進させてエッチングされた材料の殆ど全てを化学的に揮発させるようにする。除去された材料がトレンチ内に再堆積されることは望ましくならない場合がある。その理由は、ＲＭＧトランジスタの性能は、種々の層の構成要素やこれらの表面及び界面の状態に感応する為である。
図２Ｂは、本発明の少なくとも幾つかの実施例に応じて配置したＲＭＧトランジスタ２００を示す線図である。図示するように、側壁２２２上に形成された層２４２、２４４及び２４６から材料を除去した後のＲＭＧトランジスタが示されている。斜めのイオンビーム２５２は側壁２２４上に形成された層２４２、２４４及び２４６上に入射されている。斜めのイオンビーム２５２は一般に、側壁２２２上に形成された層２４２、２４４及び２４６の何れか又はこれらの任意の組合せから（例えば、スパッタリング、エッチング、等を介して）材料を少なくとも部分的に除去するのに用いることができる。ある例では、（底部２１２に対し垂直なライン２５６に対して測定した）斜めのイオンビーム２５２の角度２５４ｂは、イオンビームが側壁２２２に入射されるが底部２１２には入射されないように選択することができる。より明瞭に言えば、イオンビーム２５２が側壁２２２により遮断される為に（例えば、破線領域２１４により示す）底部２１２上の材料がイオンビーム２５２により殆ど除去されないように角度２５４ｂを選択することができる。ある実施例では、イオン源２５０を図２Ａに示す配置から移動、調整又は回転させて、斜めのイオンビーム２５２が図２Ｂに示すように側壁２２４上に入射されるようにすることができる。イオンビームの軌道を言及する際の上述した用語“殆ど”は、１０％よりも少ないことを意味するものである。例えば、図２Ａ及び図２Ｂは、イオンビーム２５２が側壁２２２及び２２４に入射するが底部２１２には入射しないことを示している。実際には、イオンビーム２５２から僅かなイオンが底部２１２に入射するおそれがある。従って、用語“殆ど”は、イオンビーム２５２からイオンの僅かな部分（例えば、１０％以下）が底部２１２に入射されることを表すのに用いることができる。
図２Ｃは、本発明の少なくとも幾つかの実施例に応じて配置したＲＭＧトランジスタ２００を示す線図である。図示するように、斜めのイオンビーム２５２により、ＲＭＧトランジスタ２００の側壁２２２及び２２４上に形成された層２４２、２４４及び２４６から材料を除去してある。更に、トレンチ内に且つ層２４２、２４４及び２４６の残存材料上に堆積された接点層２４８が示されている。底部の区分（例えば、２１４）の厚さ又は層２４２、２４４及び２４６の何れか又はこれらの任意の組合せの側壁の区分の厚さを参照する際にここで用いる用語“殆ど”は少なくとも５０％を意味するものである。例えば、図２Ｃは、トレンチ２１４の底部２１２上の材料が元の材料の少なくとも５０％を有していることを示している。これとは逆に、側壁２２２及び２２４上の材料は５０％よりも多く除去されているものとして示してある。従って、ここで用いる、殆ど除去されないとは、元の材料の少なくとも５０％が残っていることを意味し、殆ど除去されたとは、元の材料の少なくとも５０％が除去されたことを意味する。
（実施例２）
図３Ａは、本発明の少なくとも幾つかの実施例に応じて配置したＲＭＧトランジスタ３００を示す線図である。図示するように、接点層を堆積する以前のＲＭＧトランジスタが示されている。このＲＭＧトランジスタは側壁３２２及び３２４と基板３１０との間に形成されたトレンチ３０２内に堆積された第１の層３４２を有している。第２の層３４４及び第３の層３４６も図示されている。斜めのイオンビーム３５２を発生するイオン源３５０も図示されている。ある実施例では、斜めのイオンビーム３５２が側壁３２２及び３２４に入射するが底部３１２に入射しないようにこの斜めのイオンビーム３５２を発生させるようにイオン源３５０を構成することができる。より明瞭に言えば、イオンビーム３５２が側壁３２２及び３２４により遮断される為に（例えば、破線領域３１４により示す）底部３１２上の材料が斜めのイオンビーム３５２により殆ど除去されないように角度３５４を選択することができる。
幾つかの例では、イオン源３５０をプラズマイオン源とすることができる。プラズマイオン源には、ＲＭＧトランジスタ３００に隣接して配置されたプラズマシースを有するプラズマ処理チャンバを設けることができる。プラズマシースの形状は、トレンチの底部３１２の平面に対する、プラズマから取出されたイオンの入射角に影響を及ぼす絶縁性モディファイヤにより変更させることができる。この絶縁性モディファイヤによれば、ＲＭＧトランジスタ３００の底部３１２に対し垂直な又は垂直に近いイオンの軌道が生じないようにするイオン角度分布を生ぜしめるようにすることができる。
図３Ｂは、本発明の少なくとも幾つかの実施例に応じて配置したＲＭＧトランジスタ３００を示す線図である。図示するように、斜めのイオンビーム３５２により、ＲＭＧトランジスタ３００の側壁３２２及び３２４上に形成された層３４２、３４４及び３４６から材料を除去してある。更に、トレンチ内に且つ層３４２、３４４及び３４６の残存材料上に接点層３４８が堆積されている。
（実施例３）
図４Ａは、本発明の少なくとも幾つかの実施例に応じて配置したＲＭＧトランジスタ４００を示す線図である。図示するように、接点層を堆積する以前のＲＭＧトランジスタが示されている。このＲＭＧトランジスタは側壁４２２及び４２４と基板４１０との間に形成されたトレンチ４０２内に堆積された第１の層４４２を有している。第２の層４４４及び第３の層４４６も図示されている。実施例１又は２につき説明したような斜めのイオンビームを発生するイオン源を用いて第２の層４４４及び第３の層４４６から領域４０４で示す材料を除去することができる。しかし、斜めのイオンビームを発生するこのイオン源は図４Ａに明瞭に図示していない。ある例においては、第１の層４４２では側壁４２２及び４２４から材料を除去するのを停止させるのが有利となるようにしうる。例えば、第１の層４４２を（例えば、エッチング又はスパッタリングを介して）除去するのが困難となるようにしうる。更に、如何なる材料も側壁４２２及び４２４から除去されるのを阻止するようにするのも有利となるようにしうる。従って、第１の層４４２において材料が除去されるのを停止させることにより側壁４２２及び４２４からの材料の除去を阻止するのを促進させることができる。ある例では、（例えば、誘電体層としうる）第１の層の一部が露出された際に側壁４２２及び４２４からの材料の除去を停止させることができる。
図４Ｂは、本発明の少なくとも幾つかの実施例によるＲＭＧトランジスタ４００を示す線図である。図示するように、図４Ａに示す領域４０４から材料が除去されたＲＭＧトランジスタ４００が示されている。第１の層４４２においては側壁４２２及び４２４からの材料の除去が停止されている。従って、第１の層４４２は図４Ａに示すこの層から殆ど変化しないものとして示されている。更に、トレンチ内に且つ層４４２、４４４及び４４６の残存材料上に堆積された接点層４４８が示されている。
（実施例４）
ある実施例では、特定の層（例えば、第１の層、等）の堆積後に側壁上に形成された材料を、他の層の堆積の前に除去するようにしうる。例えば、図５Ａは、本発明の少なくとも幾つかの実施例に応じて配置したＲＭＧトランジスタ５００を示す線図である。図示するように、第１の層の堆積後のＲＭＧトランジスタ５００が示されている。より明瞭に言えば、ＲＭＧトランジスタ５００は、側壁５２２及び５２４と基板５１０との間に形成されたトレンチ５０２内に堆積された第１の層５４２を有している。
斜めのイオンビーム５５２を発生するイオン源５５０も図示してある。ある実施例では、斜めのイオンビーム５５２が側壁５２２及び５２４に入射するが底部５１２に入射しないようにこの斜めのイオンビーム５５２を発生させるようにイオン源５５０を構成することができる。より明瞭に言えば、側壁５２２及び５２４上の材料が斜めのイオンビーム５５２により殆ど除去されるが、イオンビーム５５２が側壁５２２及び５２４により遮断される為に（例えば、破線領域５１４により示す）底部５１２上の材料が斜めのイオンビーム５５２により殆ど除去されないように角度５５４を選択することができる。ある例では、イオン源５５０を、図３Ａ及び３Ｂにつき上述したイオン源と同様に構成することができる。実際には、第１の層５４２の一部分が側壁５２２及び５２４上に残るようにすることができることは明らかである。例えば、第１の層５４２の殆ど全てを側壁５２２及び５２４から除去するようにしうる。しかし、斜めのイオンビーム５５２が材料を除去するのに用いられた後に少量の（例えば、１ナノメートル等よりも少ない）材料が側壁５２２及び５２４上に残存するようにしうる。又、第１の層５４２の厚さ全体の一部分が側壁５２２及び５２４の底部付近に残存するようにしうることも明らかである。
図５Ｂは、本発明の少なくとも幾つかの実施例に応じて配置したＲＭＧトランジスタ５００を示す線図である。図示するように、側壁５２２及び５２４上に形成した層５４２から材料を除去した後のＲＭＧトランジスタ５００が示されている。更に、第２の層５４４がトレンチ５０２内に堆積されている。図示するように、この第２の層５４４はトレンチ５１２の底部上の第１の層５４２を覆うように堆積されている。しかし、図５Ａにつき説明したように、第１の層５４２は側壁５２２及び５２４から除去されている為、第２の層５４４は側壁５２２及び５２４上に直接堆積されたものとして示してある。上述したように、ある例では、少量の第１の層５４２を側壁５２２及び５２４上に残存させることができる。しかし、これらの少量の第１の層は図面を明瞭にする目的で図５Ｂには図示していない。
斜めのイオンビーム５５２を発生するイオン源５５０も図示してある。ある実施例では、斜めのイオンビーム５５２が側壁５２２及び５２４に入射されるが底部５１２には入射されないように、この斜めのイオンビーム５５２を発生させるようにイオン源５５０を構成することができる。より明瞭に言えば、側壁５２２及び５２６上の材料が斜めのイオンビーム５５２により殆ど除去されるが、イオンビーム５５２が側壁５２２及び５２４により遮断される為に（例えば、破線領域５１４により示す）底部５１２上の材料が斜めのイオンビーム５５２により殆ど除去されないように角度５５４を選択することができる。実際には、第２の層５４４の一部分が側壁５２２及び５２４上に残るようにすることができることは明らかである。例えば、第２の層５４４の殆ど全てを側壁５２２及び５２４から除去するようにしうる。しかし、斜めのイオンビーム５５２が材料を除去するのに用いられた後に少量の（例えば、１ナノメートル等よりも少ない）材料が側壁５２２及び５２４上に残存するようにしうる。
図５Ｃは、本発明の少なくとも幾つかの実施例に応じて配置したＲＭＧトランジスタ５００を示す線図である。図示するように、側壁５２２及び５２４上に形成した層５４４から材料を除去した後のＲＭＧトランジスタ５００が示されている。更に、第３の層５４６がトレンチ５０２内に堆積されている。図示するように、この第３の層５４６はトレンチ５１２の底部上の第２の層５４４を覆うように堆積されている。しかし、図５Ｂにつき説明したように、第２の層５４４は側壁５２２及び５２４から除去されている為、第３の層５４６は側壁５２２及び５２４上に直接堆積されたものとして示してある。上述したように、ある例では、少量の第２の層５４４を側壁５２２及び５２４上に残存させることができる。しかし、これらの少量の第２の層は図面を明瞭にする目的で図５Ｃには図示していない。
斜めのイオンビーム５５２を発生するイオン源５５０も図示してある。ある実施例では、斜めのイオンビーム５５２が側壁５２２及び５２４に入射されるが底部５１２には入射されないように、この斜めのイオンビーム５５２を発生させるようにイオン源５５０を構成することができる。より明瞭に言えば、側壁５２２及び５２６上の材料が斜めのイオンビーム５５２により殆ど除去されるが、イオンビーム５５２が側壁５２２及び５２４により遮断される為に（例えば、破線領域５１４により示す）底部５１２上の材料が斜めのイオンビーム５５２により殆ど除去されないように角度５５４を選択することができる。実際には、第３の層５４６の一部分が側壁５２２及び５２４上に残るようにすることができることは明らかである。例えば、第３の層５４６の殆ど全てを側壁５２２及び５２４から除去するようにしうる。しかし、斜めのイオンビーム５５２が材料を除去するのに用いられた後に少量の（例えば、１ナノメートル等よりも少ない）材料が側壁５２２及び５２４上に残存するようにしうる。又、第１の層５４２の厚さ全体の一部分が側壁５２２及び５２４の底部付近に残存するようにしうることも明らかである。
図５Ｄは、本発明の少なくとも幾つかの実施例に応じて配置したＲＭＧトランジスタ５００を示す線図である。図示するように、トレンチ内に第１の層５４２、第２の層５４４及び第３の層５４６が堆積されている。例えば図５Ａ〜５Ｃに図示するように、各層の堆積後側壁５２２及び５２４上に形成された材料は、その後の層を堆積する以前に（例えば、上述した斜めのイオンビームを用いて）除去した。更に、接点層５４８がトレンチ内に且つ第３の層５４６上に堆積されている。
（実施例５）
ある実施例では、特定の層（例えば、第２の層、等）の堆積後に側壁上に形成された材料を、他の層の堆積の以前に除去するようにしうる。更に、第１の層（例えば、κの高い誘電体層、等）を用いて、側壁からの材料の除去を停止させるか又は側壁材料の除去を阻止するか、或いはこれらの双方を達成するようにしうる。例えば、図６は、本発明の少なくとも幾つかの実施例に応じて配置したＲＭＧトランジスタ６００を示す線図である。図示するように、第１の層６４２がトレンチ内に堆積されている。更に、第２の層６４４及び第３の層６４６もトレンチ内に堆積されている。図示のＲＭＧトランジスタでは、第１の層６４２及び第２の層６４４の堆積後に、第２の層６４４の材料が（例えば、上述した斜めのイオンビームを用いて）側壁６２２及び６２４から除去されるが、第１の層６４２の材料は側壁６２２及び６２４上に残存している。その後、第３の層６４６を堆積し、この第３の層６４６の材料を（例えば、上述した斜めのイオンビームを用いて）側壁６２２及び６２４から除去し、その結果、図示の構造が得られるようにする。更に、接点層６４８がトレンチ内に且つ第３の層６４６上に堆積されている。
（実施例６）
図７は、本発明の少なくとも幾つかの実施例に応じて配置したＲＭＧトランジスタを形成する方法７００を示すフローチャートである。この方法７００は一般に、図３Ａ及び３ＢのＲＭＧトランジスタ３００、イオン源３５０及び斜めのイオンビーム３５２につき説明したものである。
この方法７００はブロック７１０で開始される。このブロック７１０では、材料の層（例えば、第１の層４４２、第２の層４４４及び第３の層４４６の何れか又はこれらの任意の組合せ）をトレンチ内に堆積する。ブロック７１０からブロック７２０に移り、トレンチ内に堆積された材料の少なくとも一部分をトレンチの側壁４２２及び４２４から除去する。特に、トレンチの底部４１２上に堆積された材料を殆ど除去することなしに、側壁４２２及び４２４上に形成された堆積層から材料を（例えば、エッチング、スパッタリング、等を介して）除去するのにイオン源４５０及び斜めのイオンビーム４５２を用いる。
ブロック７２０からブロック７３０に移り、所望の層の全てがトレンチ内に堆積されたか否かに関する決定を行う。これらの全ての層が堆積された場合、処理がブロック７４０に移り（Yes で示す）、トレンチ内に接点層を堆積でき、次いで処理をブロック７５０で終了させることができる（End で示す）。しかし、追加の層を堆積する必要がある場合には、処理をブロック７１０に戻すことができ（Noで示す）、ここで他の層をトレンチ内に堆積させることができる。
ある例では、複数の層を堆積し、次いで側壁４２２及び４２４上に形成されたこれらの堆積層の１つ以上の材料を除去するようにしうる。他の例では、単一の層を堆積し、次いで側壁４２２及び４２４上に形成されたこの層の材料を他の層の堆積以前に除去するようにしうる。
本発明の範囲は、上述した特定の実施例に限定されるものではない。実際に、当業者にとっては、本発明の他の種々の実施例や変形が、上述した実施例に加えて、上述した説明及び添付図面から明らかとなるものである。従って、このような他の実施例及び変形は本発明の範囲内に入ることが意図されるものである。更に、特定の目的に対する特定の環境、特定の実施態様で本発明を説明したが、当業者にとって明らかなように、本発明の有用性はこれらに限定されず、本発明は如何なる目的に対する如何なる環境においても有利に実施しうるものである。従って、本発明の特許請求の範囲は、ここに開示した本発明の全範囲及び精神を考慮して解釈されるべきものである。

Claims (15)

  1. 底部、第１の側壁及び第２の側壁を有するトレンチと、
    該トレンチ内に配置された層であって、このトレンチの前記底部上に配置された底部区分と前記第１の側壁及び前記第２の側壁上に配置された側壁区分とを有する前記層と
    を具えるリプレースメントメタルゲートトランジスタにおいて、
    前記層の前記側壁区分が前記層の前記底部区分よりも少なくとも５０％だけ薄肉となっているリプレースメントメタルゲートトランジスタ。
  2. 請求項１に記載のリプレースメントメタルゲートトランジスタにおいて、前記層は第１の層であり、前記リプレースメントメタルゲートトランジスタが更に、前記トレンチ内に配置された第２の層を具えており、該第２の層は、前記第１の層の前記底部区分上に配置された底部区分と前記第１の層の前記側壁区分上に配置された側壁区分とを有しているリプレースメントメタルゲートトランジスタ。
  3. 請求項２に記載のリプレースメントメタルゲートトランジスタにおいて、前記第２の層は前記第１の層の下側に配置されているリプレースメントメタルゲートトランジスタ。
  4. 請求項３に記載のリプレースメントメタルゲートトランジスタにおいて、前記第２の層は、ケイ酸ハフニウム、ケイ酸ジルコニウム、二酸化ハフニウム及び二酸化ジルコニウムの群から選択した材料から形成されているリプレースメントメタルゲートトランジスタ。
  5. 請求項３に記載のリプレースメントメタルゲートトランジスタにおいて、前記リプレースメントメタルゲートトランジスタが更に、前記トレンチ内に配置された接点層を具えているリプレースメントメタルゲートトランジスタ。
  6. 請求項１に記載のリプレースメントメタルゲートトランジスタにおいて、前記層の前記底部区分の厚さが少なくとも２ナノメートルであり、前記層の前記側壁区分の厚さが１ナノメートル以下であるリプレースメントメタルゲートトランジスタ。
  7. 請求項１に記載のリプレースメントメタルゲートトランジスタにおいて、前記層が窒化チタンを含む材料から形成されているリプレースメントメタルゲートトランジスタ。
  8. 底部、第１の側壁及び第２の側壁を有するトレンチと、
    該トレンチ内に配置された誘電体層であって、前記トレンチの前記底部上に配置された底部区分と前記第１の側壁及び前記第２の側壁上に配置された側壁区分とを有する前記誘電体層と、
    前記トレンチ内に配置された金属層であって、前記誘電体層の前記底部区分上に配置された底部区分及び前記誘電体層の前記側壁区分上に配置された側壁区分を有する前記金属層と
    を具えるリプレースメントメタルゲートトランジスタにおいて、
    前記金属層の前記側壁区分が部分的に前記第１の側壁及び前記第２の側壁の上方に延在し、前記誘電体層の前記側壁区分の少なくとも一部分が前記金属層により被覆されないようになっているリプレースメントメタルゲートトランジスタ。
  9. 請求項８に記載のリプレースメントメタルゲートトランジスタにおいて、前記金属層が第１の金属層であり、前記リプレースメントメタルゲートトランジスタが更に、前記トレンチ内に配置された第２の金属層を具えており、該第２の金属層は前記第１の金属層の前記底部区分上に配置された底部区分と前記第１の金属層の前記側壁区分上に配置された側壁区分とを有しており、前記第２の金属層の前記側壁区分が部分的に前記第１の側壁及び前記第２の側壁の上方に延在し、前記誘電体層の前記側壁区分の少なくとも一部分が前記第１の金属層又は前記第２の金属層により被覆されないようになっているリプレースメントメタルゲートトランジスタ。
  10. 請求項９に記載のリプレースメントメタルゲートトランジスタにおいて、該リプレースメントメタルゲートトランジスタが更に、前記トレンチ内に配置された接点層を具えているリプレースメントメタルゲートトランジスタ。
  11. 請求項１０に記載のリプレースメントメタルゲートトランジスタにおいて、前記接点層が前記第２の金属層の前記底部区分と、部分的に前記第１の側壁及び前記第２の側壁の上方に延在する前記第２の金属層の前記側壁区分と、前記第２の金属層により被覆されていない前記誘電体層の前記側壁区分との上に配置されているリプレースメントメタルゲートトランジスタ。
  12. 請求項８に記載のリプレースメントメタルゲートトランジスタにおいて、前記金属層の前記側壁区分は前記金属層の前記底部区分よりも少なくとも５０％だけ薄肉となっているリプレースメントメタルゲートトランジスタ。
  13. 請求項１２に記載のリプレースメントメタルゲートトランジスタにおいて、前記金属層の前記底部区分の厚さは少なくとも２ナノメートルであり、前記金属層の前記側壁区分の厚さは１ナノメートル以下であるリプレースメントメタルゲートトランジスタ。
  14. 請求項９に記載のリプレースメントメタルゲートトランジスタにおいて、前記第２の金属層の前記側壁区分は前記第２の金属層の前記底部区分よりも少なくとも５０％だけ薄肉となっているリプレースメントメタルゲートトランジスタ。
  15. 請求項１４に記載のリプレースメントメタルゲートトランジスタにおいて、前記第２の金属層の前記底部区分の厚さは少なくとも２ナノメートルであり、前記第２の金属層の前記側壁区分の厚さは１ナノメートル以下であるリプレースメントメタルゲートトランジスタ。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9934981B2 (en) 2013-09-26 2018-04-03 Varian Semiconductor Equipment Associates, Inc. Techniques for processing substrates using directional reactive ion etching
KR102522329B1 (ko) * 2015-09-24 2023-04-14 도쿄엘렉트론가부시키가이샤 리세싱된 피처에서의 막의 상향식 퇴적 방법
WO2017171843A1 (en) * 2016-04-01 2017-10-05 Intel Corporation Transistor gate trench engineering to decrease capacitance and resistance
FR3051965A1 (fr) * 2016-05-27 2017-12-01 Commissariat Energie Atomique Procede de formation d’un motif de guidage fonctionnalise pour un procede de grapho-epitaxie

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005311061A (ja) * 2004-04-21 2005-11-04 Nippon Telegr & Teleph Corp <Ntt> 絶縁層及びその製造方法
JP2008512869A (ja) * 2004-09-10 2008-04-24 ハネウェル・インターナショナル・インコーポレーテッド 選択的高誘電率金属エッチング剤
JP2011129929A (ja) * 2009-12-21 2011-06-30 Taiwan Semiconductor Manufacturing Co Ltd 電界効果トランジスタの金属ゲート構造
JP2012119356A (ja) * 2010-11-29 2012-06-21 Panasonic Corp 半導体装置及びその製造方法
US20120217590A1 (en) * 2011-02-28 2012-08-30 Globalfoundries Inc. Filling Narrow Openings Using Ion Beam Etch
US20130049109A1 (en) * 2011-08-22 2013-02-28 Taiwan Semiconductor Manufacturing Company, Ltd. Metal Gate Structure

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6271094B1 (en) * 2000-02-14 2001-08-07 International Business Machines Corporation Method of making MOSFET with high dielectric constant gate insulator and minimum overlap capacitance
US6410384B1 (en) 2000-09-18 2002-06-25 Vanguard International Semiconductor Corporation Method of making an electric conductive strip
KR100634404B1 (ko) 2004-08-04 2006-10-16 삼성전자주식회사 보이드없이 패턴을 형성하는 방법 및 이를 이용하여형성된 게이트 패턴 구조체
US7381608B2 (en) 2004-12-07 2008-06-03 Intel Corporation Method for making a semiconductor device with a high-k gate dielectric and a metal gate electrode
TWI248210B (en) 2004-12-17 2006-01-21 Nanya Technology Corp Memory device with vertical transistor and trench capacitor memory cells and method of fabrication
JP4867171B2 (ja) 2005-01-21 2012-02-01 富士電機株式会社 半導体装置の製造方法
US7488656B2 (en) * 2005-04-29 2009-02-10 International Business Machines Corporation Removal of charged defects from metal oxide-gate stacks
KR20080011491A (ko) 2006-07-31 2008-02-05 삼성전자주식회사 수직 채널 트랜지스터의 제조 방법
US7892911B2 (en) * 2008-01-10 2011-02-22 Applied Materials, Inc. Metal gate electrodes for replacement gate integration scheme
US8101510B2 (en) 2009-04-03 2012-01-24 Varian Semiconductor Equipment Associates, Inc. Plasma processing apparatus
US8603591B2 (en) 2009-04-03 2013-12-10 Varian Semiconductor Ewuipment Associates, Inc. Enhanced etch and deposition profile control using plasma sheath engineering
US7767977B1 (en) 2009-04-03 2010-08-03 Varian Semiconductor Equipment Associates, Inc. Ion source
US8193081B2 (en) 2009-10-20 2012-06-05 Taiwan Semiconductor Manufacturing Company, Ltd. Method and system for metal gate formation with wider metal gate fill margin
US8525255B2 (en) 2009-11-20 2013-09-03 Force Mos Technology Co., Ltd. Trench MOSFET with trenched floating gates having thick trench bottom oxide as termination
US8481415B2 (en) * 2010-12-02 2013-07-09 International Business Machines Corporation Self-aligned contact combined with a replacement metal gate/high-K gate dielectric
US8481389B2 (en) 2011-04-05 2013-07-09 International Business Machines Corporation Method of removing high-K dielectric layer on sidewalls of gate structure
US8288741B1 (en) 2011-08-16 2012-10-16 Varian Semiconductor Equipment Associates, Inc. Apparatus and method for three dimensional ion processing
CN103000582B (zh) * 2011-09-14 2016-08-24 联华电子股份有限公司 电阻及其制作方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005311061A (ja) * 2004-04-21 2005-11-04 Nippon Telegr & Teleph Corp <Ntt> 絶縁層及びその製造方法
JP2008512869A (ja) * 2004-09-10 2008-04-24 ハネウェル・インターナショナル・インコーポレーテッド 選択的高誘電率金属エッチング剤
JP2011129929A (ja) * 2009-12-21 2011-06-30 Taiwan Semiconductor Manufacturing Co Ltd 電界効果トランジスタの金属ゲート構造
JP2012119356A (ja) * 2010-11-29 2012-06-21 Panasonic Corp 半導体装置及びその製造方法
US20120217590A1 (en) * 2011-02-28 2012-08-30 Globalfoundries Inc. Filling Narrow Openings Using Ion Beam Etch
US20130049109A1 (en) * 2011-08-22 2013-02-28 Taiwan Semiconductor Manufacturing Company, Ltd. Metal Gate Structure

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