TW202416444A - 半導體元件的製造方法 - Google Patents
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Abstract
本揭露提供一種半導體元件的製造方法。該方法包含：在金屬層上形成半導體層堆疊，其中半導體層堆疊包含第一氮化物層、第一氧化物層、第二氮化物層、第二氧化物層和第三氮化物層。在半導體層堆疊上形成遮罩層，其中遮罩層包含多個鏤空部；在鏤空部的內壁上沉積一層薄矽層；以及藉由鏤空部在半導體層堆疊中形成多個溝槽。
Description
本揭露係有關於一種半導體元件的製造方法。
半導體產業正在開發與改進半導體結構的製程，而組件的小型化仍在繼續。為了增加電容所需的電容器結構的尺寸和形狀的精度因此變得更加重要。舉例來說，電容器製程藉由乾蝕刻製程定義電容器結構，以暴露頂部氮化矽(Si
xN
y)層、頂部氧化層、中間氮化矽(Si
xN
y)層以及底部氧化層，並停止在底部氮化矽(Si
xN
y)層上。
更大的電容器(即，藉由乾蝕刻製程暴露的溝槽的更大臨界尺寸)可以獲得更高的電容值。然而，較大的電容器更容易引起例如短路(例如，漏電)的電容器問題。半導體產業通常使用由乾蝕刻製程產生的額外聚合物來保持溝槽的臨界尺寸，但隨後執行以去除聚合物的濕蝕刻製程可能會加寬溝槽的臨界尺寸。
因此，當電容器的短路問題有可能發生時，應適當縮小電容器的臨界尺寸。
有鑑於此，本揭露之一目的在於提出一種可有解決上述問題之半導體元件的製造方法。
為了達到上述目的，依據本揭露之一實施方式，半導體元件的製造方法包含：形成半導體層堆疊於金屬層上，其中半導體層堆疊包含第一氮化物層、第一氧化物層、第二氮化物層、第二氧化物層以及第三氮化物層；形成遮罩層於半導體層堆疊上，其中遮罩層具有數個鏤空部；沉積薄矽層於鏤空部之數個內壁上；以及利用鏤空部形成數個溝槽於半導體層堆疊中。
於本揭露的一或多個實施方式中，利用鏤空部形成溝槽於半導體層堆疊中的步驟使得溝槽連通至第一氮化物層。
於本揭露的一或多個實施方式中，利用鏤空部形成溝槽於半導體層堆疊中的步驟係藉由蝕刻製程執行。
於本揭露的一或多個實施方式中，溝槽中之每一者具有在自15奈米至20奈米之範圍內之寬度。
於本揭露的一或多個實施方式中，金屬層包含鎢。
於本揭露的一或多個實施方式中，第二氮化物層設置於第一氮化物層上方，第三氮化物層設置於第二氮化物層上方，第一氧化物層設置於第一氮化物層與第二氮化物層之間，第二氧化物層設置於第二氮化物層與第三氮化物層之間。
於本揭露的一或多個實施方式中，沉積薄矽層的步驟係藉由毯覆式沉積製程執行。
於本揭露的一或多個實施方式中，薄矽層包含單晶矽。
於本揭露的一或多個實施方式中，沉積薄矽層的步驟係藉由原子層沉積製程執行。
於本揭露的一或多個實施方式中，利用鏤空部形成溝槽於半導體層堆疊中的步驟係執行於沉積薄矽層的步驟之前。
為了達到上述目的，依據本揭露之一實施方式，一種半導體元件包含：形成半導體層堆疊，其中半導體層堆疊包含第一氮化物層、第一氧化物層、第二氮化物層、第二氧化物層以及第三氮化物層；形成遮罩層於半導體層堆疊上，其中遮罩層具有數個鏤空部；沉積薄矽層於鏤空部之數個內壁上；以及利用鏤空部形成數個溝槽於半導體層堆疊中，其中溝槽連通至第一氮化物層。
於本揭露的一或多個實施方式中，半導體元件的製造方法進一步包含形成金屬層執行於形成半導體層堆疊之前，並且半導體層堆疊形成於金屬層上。
於本揭露的一或多個實施方式中，金屬層包含鎢。
於本揭露的一或多個實施方式中，利用鏤空部形成溝槽於半導體層堆疊中的步驟係藉由蝕刻製程執行。
於本揭露的一或多個實施方式中，溝槽中之每一者具有在自15奈米至20奈米之範圍內之寬度。
於本揭露的一或多個實施方式中，第二氮化物層設置於第一氮化物層上方，第三氮化物層設置於第二氮化物層上方，第一氧化物層設置於第一氮化物層與第二氮化物層之間，第二氧化物層設置於第二氮化物層與第三氮化物層之間。
於本揭露的一或多個實施方式中，沉積薄矽層的步驟係藉由毯覆式沉積製程執行。
於本揭露的一或多個實施方式中，薄矽層包含單晶矽。
於本揭露的一或多個實施方式中，沉積薄矽層的步驟係藉由原子層沉積製程執行。
於本揭露的一或多個實施方式中，利用鏤空部形成溝槽於半導體層堆疊中的步驟係執行於沉積薄矽層的步驟之前。
綜上所述，在本揭露的半導體元件的製造方法中，由於遮罩層具有鏤空部，使得鏤空部定義溝槽的臨界尺寸。在本揭露的半導體元件的製造方法中，由於薄矽層沉積於鏤空部的內壁上，因此可以縮小溝槽的臨界尺寸。在本揭露的半導體元件的製造方法中，由於沉積薄矽層執行於形成溝槽於半導體層堆疊中之前，因此可以獲得令人滿意的臨界尺寸的電容器。在本揭露的實施方式中，半導體元件的製造方法藉由縮小電容器的臨界尺寸來解決電容器的短路問題，從而提高其電性能。
以上所述僅係用以闡述本揭露所欲解決的問題、解決問題的技術手段、及其產生的功效等等，本揭露之具體細節將在下文的實施方式及相關圖式中詳細介紹。
以下將以圖式揭露本揭露之複數個實施方式，為明確說明起見，許多實務上的細節將在以下敘述中一併說明。然而，應瞭解到，這些實務上的細節不應用以限制本揭露。也就是說，於本揭露部分實施方式中，這些實務上的細節是非必要的。此外，為簡化圖式起見，一些習知慣用的結構與元件在圖式中將以簡單示意的方式繪示之。在所有圖式中相同的標號將用於表示相同或相似的元件。
請參考第1圖。第1圖是根據本揭露的實施方式的製造第5圖所示的半導體元件100的方法M的流程圖。第1圖所示的方法M包含步驟S101、步驟S102、步驟S103以及步驟S104。請參考第1圖以及第2圖以更好地理解步驟S101，請參考第1圖以及第3圖以更好地理解步驟S102，請參考第1圖以及第4圖以更好地理解步驟S103，請參考第1圖以及第5圖以更好地理解步驟S104。
以下詳細說明步驟S101、步驟S102、步驟S103以及步驟S104。
在步驟S101中，形成半導體層堆疊。
請參考第2圖。第2圖是根據本揭露的實施方式的製造半導體元件100的中間階段的示意圖。如第2圖所示，其提供了金屬層110。半導體層堆疊SLS係形成於金屬層110上。在本實施方式中，半導體層堆疊SLS包含第一氮化物層120、第一氧化物層130、第二氮化物層140、第二氧化物層150以及第三氮化物層160，如第2圖所示。第一氮化物層120係形成於金屬層110上方。第一氧化物層130係形成於第一氮化物層120上方。第二氮化物層140係形成於第一氧化物層130上方。第二氧化物層150係形成於第二氮化物層140上方。第三氮化物層160係形成於第二氧化物層150上方。
在一些實施方式中，金屬層110可以包含導電材料，例如鎢。然而，可以使用任何合適的材料。
在一些實施方式中，金屬層110可以藉由任何合適的方法形成，例如，CVD(化學氣相沉積)製程、PECVD(電漿增強化學氣相沉積)製程、PVD(物理氣相沉積)製程、ALD(原子層沉積)製程、PEALD(電漿增強原子層沉積)製程、ECP(電化學鍍)製程、化學鍍製程或其他類似的方法。本揭露不意欲針對形成金屬層110的方法進行限制。
在一些實施方式中，第一氮化物層120可以包含氮化物材料，例如氮化矽(Si
xN
y)。然而，可以使用任何合適的氮化物材料。
在一些實施方式中，第一氮化物層120可以藉由任何合適的方法形成，例如CVD(化學氣相沉積)製程、PECVD(電漿增強化學氣相沉積)製程、PVD(物理氣相沉積)製程、ALD(原子層沉積)製程、PEALD(電漿增強原子層沉積)製程、ECP(電化學鍍)製程、化學鍍製程或其他類似的方法。本揭露不意欲針對形成第一氮化物層120的方法進行限制。
在一些實施方式中，溝槽T可以藉由執行例如乾蝕刻的蝕刻製程來形成。本揭露不意欲針對形成溝槽T的方法進行限制。
在一些實施方式中，第一氧化物層130可以包含氧化物材料，例如氧化矽或硼磷矽玻璃(BPSG)。然而，可以使用任何合適的材料。
在一些實施方式中，第一氧化物層130可以藉由任何合適的方法形成，例如CVD(化學氣相沉積)製程、PECVD(電漿增強化學氣相沉積)製程、PVD(物理氣相沉積)製程、ALD(原子層沉積)製程、PEALD(電漿增強原子層沉積)製程、ECP(電化學鍍)製程、化學鍍製程或其他類似的方法。本揭露不意欲針對形成第一氧化物層130的方法進行限制。
在一些實施方式中，第二氮化物層140可以包含氮化物材料，例如氮化矽(Si
xN
y)。然而，可以使用任何合適的材料。
在一些實施方式中，第二氮化物層140可以藉由任何合適的方法形成，例如CVD(化學氣相沉積)製程、PECVD(電漿增強化學氣相沉積)製程、PVD(物理氣相沉積)製程、ALD(原子層沉積)製程、PEALD(電漿增強原子層沉積)製程、ECP(電化學鍍)製程、化學鍍製程或其他類似的方法。本揭露不意欲針對形成第二氮化物層140的方法進行限制。
在一些實施方式中，第二氧化物層150可以包含氧化物材料，例如氧化矽或氮氧化矽。然而，可以使用任何合適的材料。
在一些實施方式中，第二氧化物層150可以藉由任何合適的方法形成，例如，CVD(化學氣相沉積)製程、PECVD(電漿增強化學氣相沉積)製程、PVD(物理氣相沉積)製程、ALD(原子層沉積)製程、PEALD(電漿增強原子層沉積)製程、ECP(電化學鍍)製程、化學鍍製程或其他類似的方法。本揭露不意欲針對形成第二氧化物層150的方法進行限制。
在一些實施方式中，第三氮化物層160可以包含氮化物材料，例如氮化矽(Si
xN
y)。然而，可以使用任何合適的材料。
在一些實施方式中，第三氮化物層160可以藉由任何合適的方法形成，例如CVD(化學氣相沉積)製程、PECVD(電漿增強化學氣相沉積)製程、PVD(物理氣相沉積)製程、ALD(原子層沉積)製程、PEALD(電漿增強原子層沉積)製程、ECP(電化學鍍)製程、化學鍍製程或其他類似的方法。本揭露不意欲針對形成第三氮化物層160的方法進行限制。
在一些實施方式中，第一氧化物層130形成於第一氮化物層120與第二氮化物層140之間，並且第二氧化物層150形成於第二氮化物層140與第三氮化物層160之間，如第2圖所示。
在步驟S102中，遮罩層形成於半導體層堆疊上，其中遮罩層具有數個鏤空部。
請參考第3圖。如第3圖所示，遮罩層170係形成於半導體層堆疊SLS上。在一些實施方式中，如第3圖所示，遮罩層170形成於第三氮化物層160上，但本揭露不以此為限。
在一些實施方式中，如第3圖所示，遮罩層170具有鏤空部O。在一些實施方式中，遮罩層170是圖案化遮罩。在一些實施方式中，鏤空部O貫穿遮罩層170。
在一些實施方式中，遮罩層170可以包含例如多晶矽的材料。然而，可以使用任何合適的材料。
在一些實施方式中，遮罩層170可以藉由任何合適的方法形成，例如，微影製程等。本揭露不意欲針對形成遮罩層170的方法進行限制。
在一些實施方式中，每一個鏤空部O具有寬度，且每一鏤空部O的寬度在自20奈米至30奈米的範圍內，但本揭露不意欲針對鏤空部O的尺寸進行限制。
在一些實施方式中，每一個鏤空部O具有寬度，且每一個鏤空部O的寬度為23.3奈米，但本揭露不意欲針對鏤空部O的尺寸進行限制。
在步驟S103中，薄矽層沉積於鏤空部的內壁上。
請參考第4圖。如第4圖所示，薄矽層180形成於第三氮化物層160以及遮罩層170上方。更具體地說，薄矽層180形成於鏤空部O的內壁上。在一些實施方式中，薄矽層180沉積於遮罩層170的上表面以及第三氮化物層160的頂面的部位上。
在一些實施方式中，薄矽層180可以包含例如單晶矽、氧化物以及多晶矽的材料。然而，可以使用任何合適的材料。
在一些實施方式中，薄矽層180可以藉由任何合適的沉積方法形成，例如ALD(原子層沉積)製程等。本揭露不意欲針對形成薄矽層180的方法進行限制。藉由ALD(原子層沉積)製程沉積的薄矽層180具有更好的階梯覆蓋性以及優異的厚度控制。
在一些實施方式中，薄矽層180可以藉由任何合適的沉積方法形成，例如等向性沉積製程或其他類似的製程。本揭露不意欲針對形成薄矽層180的方法進行限制。藉由等向性沉積製程沉積的薄矽層180具有更好的階梯覆蓋性以及優異的厚度控制。
在一些實施方式中，薄矽層180可以藉由任何合適的沉積方法形成，例如，毯覆式沉積製程等。本揭露不意欲針對形成薄矽層180的方法進行限制。藉由毯覆式沉積製程沉積的薄矽層180具有更好的階梯覆蓋性以及優異的厚度控制。
在一些實施方式中，薄矽層180具有厚度，並且薄矽層180的厚度在自5奈米至10奈米的範圍內，但本揭露不意欲針對薄矽層180的尺寸進行限制。
在一些實施方式中，薄矽層180具有厚度，並且薄矽層180的厚度為7.5奈米，但本揭露不意欲針對薄矽層180的尺寸進行限制。
在步驟S104中，利用鏤空部形成數個溝槽於半導體層堆疊中。
請參考第5圖。如第5圖所示，利用鏤空部O形成數個溝槽T於半導體層堆疊SLS中，從而形成半導體元件100。更具體地說，溝槽T貫穿半導體層堆疊SLS中的薄矽層180的部位、第三氮化物層160、第二氧化物層150、第二氮化物層140以及第一氧化物層130。在本實施方式中，利用鏤空部O於半導體層堆疊SLS中形成的溝槽T連通第一氮化物層120。
在步驟S104中，如第5圖所示，藉由蝕刻方法利用鏤空部O形成溝槽T於半導體層堆疊SLS中，使得每個溝槽T具有寬度W。在本實施方式中，每一個溝槽T中的寬度W實質上相同。
在一些實施方式中，溝槽T可以藉由例如乾蝕刻或其他類似的方法來形成。本揭露不意欲針對形成溝槽T的方法進行限制。
在一些實施方式中，溝槽T可以藉由例如非等向性蝕刻或其他類似的方法形成。本揭露不意欲針對形成溝槽T的方法進行限制。
在一些實施方式中，每一個溝槽T的寬度W在自15奈米至20奈米的範圍內，但本揭露不意欲針對溝槽T的尺寸進行限制。
在一些實施方式中，溝槽T的寬度W小於鏤空部O的寬度(即，單個鏤空部O的寬度)。
在一些實施方式中，溝槽T的寬度W可以在不同的高度保持恆定。本揭露不意欲針對溝槽T的形狀進行限制。
在一些實施方式中，在步驟S103中的沉積薄矽層180於鏤空部O的內壁上執行於利用鏤空部O形成溝槽T於半導體層堆疊SLS中之前，使得遮罩層170以及溝槽T的寬度W的臨界尺寸可以縮小，從而得到令人滿意的臨界尺寸的電容器。
藉由執行包含步驟S101、步驟S102、步驟S103和步驟S104的方法M，可以製造出具有更好電性能的半導體元件100。
基於以上討論，可以看出本揭露的製造半導體元件100的方法M提供了優點。然而，應當理解的是，其他實施方式也可以提供額外的優點，並且並非所有優點都必須於本文中揭露，且並非所有實施方式都需要特定的優點。
藉由以上對本揭露具體實施方式的詳細說明，可以清楚地看出，在本揭露的半導體元件的製造方法中，由於遮罩層具有鏤空部，使得鏤空部定義溝槽的臨界尺寸。在本揭露的半導體元件的製造方法中，由於薄矽層沉積於鏤空部的內壁上，因此可以縮小溝槽的臨界尺寸。在本揭露的半導體元件的製造方法中，由於沉積薄矽層執行於形成溝槽於半導體層堆疊中之前，因此可以獲得令人滿意的臨界尺寸的電容器。在本揭露的實施方式中，半導體元件的製造方法藉由縮小電容器的臨界尺寸來解決電容器的短路問題，從而提高其電性能。
雖然本揭露已經參考其某些實施方式相當詳細地說明，但是其他實施方式也是可能的。因此，所附的申請專利範圍的精神和範圍不應限於本揭露所包含的實施方式之說明。
對於所屬技術領域具有通常知識者來說顯而易見的是，在不違背本揭露的範圍或精神的情況下，可以對本揭露的結構執行各種修改和變化。鑑於前述內容，只要它們落入所附的申請專利範圍的範圍內，本揭露意欲涵蓋本揭露的修改和變化。
100:半導體元件
110:金屬層
120:第一氮化物層
130:第一氧化物層
140:第二氮化物層
150:第二氧化物層
160:第三氮化物層
170:遮罩層
180:薄矽層
M:方法
O:鏤空部
S101,S102,S103,S104:步驟
SLS:半導體層堆疊
T:溝槽
W:寬度
為讓本揭露之上述和其他目的、特徵、優點與實施方式能更明顯易懂，所附圖式之說明如下：
第1圖為繪示根據本揭露之一實施方式之半導體元件的製造方法的流程圖。
第2圖為繪示根據本揭露之一實施方式之製造半導體元件之一中間階段的示意圖。
第3圖為繪示根據本揭露之一實施方式之製造半導體元件之一中間階段的示意圖。
第4圖為繪示根據本揭露之一實施方式之製造半導體元件之一中間階段的示意圖。
第5圖為繪示根據本揭露之一實施方式之製造半導體元件之一中間階段的示意圖。
國內寄存資訊(請依寄存機構、日期、號碼順序註記)
無
國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記)
無
M:方法
S101,S102,S103,S104:步驟
Claims (20)
- 一種半導體元件的製造方法，包含： 形成一半導體層堆疊於一金屬層上，其中該半導體層堆疊包含一第一氮化物層、一第一氧化物層、一第二氮化物層、一第二氧化物層以及一第三氮化物層； 形成一遮罩層於該半導體層堆疊上，其中該遮罩層具有複數個鏤空部； 沉積一薄矽層於該些鏤空部之複數個內壁上；以及 利用該些鏤空部形成複數個溝槽於該半導體層堆疊中。
- 如請求項1所述之方法，其中該利用該些鏤空部形成該些溝槽於該半導體層堆疊中的步驟使得該些溝槽連通至該第一氮化物層。
- 如請求項1所述之方法，其中該利用該些鏤空部形成該些溝槽於該半導體層堆疊中的步驟係藉由一蝕刻製程執行。
- 如請求項1所述之方法，其中該些溝槽中之每一者具有在自15奈米至20奈米之一範圍內之一寬度。
- 如請求項1所述之方法，其中該金屬層包含鎢。
- 如請求項1所述之方法，其中該第二氮化物層設置於該第一氮化物層上，該第三氮化物層設置於該第二氮化物層上，該第一氧化物層設置於該第一氮化物層與該第二氮化物層之間，該第二氧化物層設置於該第二氮化物層與該第三氮化物層之間。
- 如請求項1所述之方法，其中該沉積該薄矽層的步驟係藉由一毯覆式沉積製程執行。
- 如請求項1所述之方法，其中該薄矽層包含單晶矽。
- 如請求項1所述之方法，其中該沉積該薄矽層的步驟係藉由一原子層沉積製程執行。
- 如請求項1所述之方法，其中該利用該些鏤空部形成該些溝槽於該半導體層堆疊中的步驟係執行於該沉積該薄矽層的步驟之前。
- 一種半導體元件的製造方法，包含： 形成一半導體層堆疊，其中該半導體層堆疊包含一第一氮化物層、一第一氧化物層、一第二氮化物層、一第二氧化物層以及一第三氮化物層； 形成一遮罩層於該半導體層堆疊上，其中該遮罩層具有複數個鏤空部； 沉積一薄矽層於該些鏤空部之複數個內壁上；以及 利用該些鏤空部形成複數個溝槽於該半導體層堆疊中，其中該些溝槽連通至該第一氮化物層。
- 如請求項11所述之方法，進一步包含形成一金屬層執行於該形成該半導體層堆疊之前，並且該半導體層堆疊形成於該金屬層上。
- 如請求項12所述之方法，其中該金屬層包含鎢。
- 如請求項11所述之方法，其中該利用該些鏤空部形成該些溝槽於該半導體層堆疊中的步驟係藉由一蝕刻製程執行。
- 如請求項11所述之方法，其中該些溝槽中之每一者具有在自15奈米至20奈米之一範圍內之一寬度。
- 如請求項11所述之方法，其中該第二氮化物層設置於該第一氮化物層上，該第三氮化物層設置於該第二氮化物層上，該第一氧化物層設置於該第一氮化物層與該第二氮化物層之間，該第二氧化物層設置於該第二氮化物層與該第三氮化物層之間。
- 如請求項11所述之方法，其中該沉積該薄矽層的步驟係藉由一毯覆式沉積製程執行。
- 如請求項11所述之方法，其中該薄矽層包含單晶矽。
- 如請求項11所述之方法，其中該沉積該薄矽層的步驟係藉由一原子層沉積製程執行。
- 如請求項11所述之方法，其中該利用該些鏤空部形成該些溝槽於該半導體層堆疊中的步驟係執行於該沉積該薄矽層的步驟之前。
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|---|---|---|---|
| US17/937,464 | 2022-10-03 |
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