KR102522329B1 - 리세싱된 피처에서의 막의 상향식 퇴적 방법 - Google Patents

리세싱된 피처에서의 막의 상향식 퇴적 방법 Download PDF

Info

Publication number
KR102522329B1
KR102522329B1 KR1020187009280A KR20187009280A KR102522329B1 KR 102522329 B1 KR102522329 B1 KR 102522329B1 KR 1020187009280 A KR1020187009280 A KR 1020187009280A KR 20187009280 A KR20187009280 A KR 20187009280A KR 102522329 B1 KR102522329 B1 KR 102522329B1
Authority
KR
South Korea
Prior art keywords
film
sidewall
dopant
materials
recessed feature
Prior art date
Application number
KR1020187009280A
Other languages
English (en)
Other versions
KR20180048971A (ko
Inventor
칸다바라 엔 타필리
데이비드 엘 오메라
카우식 에이 쿠마르
Original Assignee
도쿄엘렉트론가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 도쿄엘렉트론가부시키가이샤 filed Critical 도쿄엘렉트론가부시키가이샤
Publication of KR20180048971A publication Critical patent/KR20180048971A/ko
Application granted granted Critical
Publication of KR102522329B1 publication Critical patent/KR102522329B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3085—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by their behaviour during the process, e.g. soluble masks, redeposited masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/3115—Doping the insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76813—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving a partial via etch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76814—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics post-treatment or after-treatment, e.g. cleaning or removal of oxides on underlying conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76879—Filling of holes, grooves or trenches, e.g. vias, with conductive material by selective deposition of conductive material in the vias, e.g. selective C.V.D. on semiconductor material, plating

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Inorganic Chemistry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

본 발명의 실시예들은 리세싱된 피처에서의 막의 상향식 퇴적을 위한 처리 방법을 제공한다. 일 실시예에 따르면, 본 방법은, a) 바닥 및 측벽을 갖는 리세싱된 피처를 포함하는 기판을 제공하는 단계, b) 리세싱된 피처의 바닥 상에 그리고 측벽 상에 막을 퇴적하는 단계, 및 c) 리세싱된 피처의 바닥에 있는 막을 마스크 층으로 덮는 단계를 포함한다. 본 방법은 d) 측벽으로부터 막을 에칭하는 단계, 및 e) 리세싱된 피처의 바닥에 있는 막을 노출시키기 위해 마스크 층을 제거하는 단계를 더 포함한다. 단계 b)~단계 e)는 리세싱된 피처의 바닥에 있는 막이 원하는 두께를 가질 때까지 적어도 한 번 반복될 수 있다. 하나의 예시에서, 리세싱된 피처는 막으로 채워질 수 있다.

Description

리세싱된 피처에서의 막의 상향식 퇴적 방법
본 출원은 2015년 9월 24일에 출원된 미국 가특허 출원 제62/232,027호와 관련이 있고, 이 가특허 출원의 우선권을 청구하며, 이 가특허 출원의 내용 전체는 참조로서 본 명세서 내에 병합된다.
본 발명은 반도체 제조 및 반도체 디바이스 분야에 관한 것이며, 보다 구체적으로는, 리세싱된 피처에서의 막의 상향식(bottom-up) 퇴적 방법에 관한 것이다.
더 작은 트랜지스터가 제조될수록, 패터닝된 피처(feature)들의 임계 치수(critical dimension; CD) 또는 해상도를 산출시키기가 점점 어려워지고 있다. 극자외선(extreme ultra-violet; EUV) 도입 후에도 비용 효율적인 스케일링이 계속될 수 있도록 자가 정렬 패터닝(self-aligned patterning)이 오버레이 구동 패터닝(overlay-driven patterning)을 대체할 필요가 있다. 감소된 변동성, 확장 스케일링 및 강화된 CD 및 공정 제어를 가능하게 하는 패터닝 옵션들이 필요하다. 박막의 선택적 퇴적은 고도로 스케일링된 기술 노드에서의 패터닝에서 중요한 단계이다.
일 실시예에 따르면, 처리 방법이 개시된다. 본 방법은 a) 바닥 및 측벽을 갖는 리세싱된 피처를 포함하는 기판을 제공하는 단계, b) 리세싱된 피처의 바닥 상에 그리고 측벽 상에 막을 퇴적하는 단계, 및 c) 리세싱된 피처의 바닥에 있는 막을 마스크 층으로 덮는 단계를 포함한다. 본 방법은 d) 측벽으로부터 막을 에칭하는 단계, 및 e) 리세싱된 피처의 바닥에 있는 막을 노출시키기 위해 마스크 층을 제거하는 단계를 더 포함한다. 단계 b)~단계 e)는 리세싱된 피처의 바닥에 있는 막이 원하는 두께를 가질 때까지 적어도 한 번 반복될 수 있다. 하나의 예시에서, 리세싱된 피처는 막으로 채워질 수 있다.
다른 실시예에 따르면, 처리 방법은 a) 바닥 및 측벽을 갖는 리세싱된 피처를 포함하는 기판을 제공하는 단계, b) 리세싱된 피처의 바닥 상에 그리고 측벽 상에 막을 퇴적하는 단계, c) 리세싱된 피처의 바닥 상에 있는 막보다 더 빠르게 에칭되도록 측벽 상에 있는 막을 활성화시키기 위해 기상 플라즈마(gas phase plasma)로 막을 처리하는 단계, 및 d) 측벽으로부터 상기 처리된 막을 선택적으로 에칭하는 단계를 포함한다. 일 실시예에서, 본 방법은 리세싱된 피처의 바닥에 있는 막이 원하는 두께를 가질 때까지 단계 b)~단계 d)를 적어도 한 번 반복하는 단계를 더 포함한다. 하나의 예시에서, 리세싱된 피처는 막으로 채워질 수 있다.
다른 실시예에 따르면, 처리 방법은 a) 바닥 및 측벽을 갖는 리세싱된 피처를 포함하는 기판을 제공하는 단계, b) 리세싱된 피처의 바닥 상에 그리고 측벽 상에 막을 퇴적하는 단계, 및 c) 리세싱된 피처의 바닥에 있는 막을 마스크 층으로 덮는 단계를 포함한다. 본 방법은 d) 리세싱된 피처에서 도펀트를 포함한 도펀트 막을 퇴적하는 단계, c) 리세싱된 피처의 바닥 상에 있는 막보다 더 빠르게 에칭되도록 측벽 상에 있는 막을 활성화시키기 위해, 기판을 어닐링하여 도펀트 막으로부터의 도펀트를 측벽 상에 있는 제1 막으로 확산시키는 단계, d) 측벽으로부터 막 및 도펀트 막을 에칭하는 단계, 및 e) 리세싱된 피처의 바닥에 있는 막으로부터 도펀트 막과 마스크 층을 제거하는 단계를 더 포함한다. 일 실시예에서, 본 방법은 리세싱된 피처의 바닥에 있는 막이 원하는 두께를 가질 때까지 단계 b)~단계 f)를 적어도 한 번 반복하는 단계를 더 포함한다. 하나의 예시에서, 리세싱된 피처는 막으로 채워질 수 있다.
첨부 도면들과 결부시키면서 이하의 상세한 설명을 참조함으로써 본 발명 및 본 발명의 많은 부수적인 이점들은 보다 잘 이해되고, 이에 대한 보다 완전한 이해가 쉽게 얻어질 것이다.
도 1은 본 발명의 실시예에 따른 기판을 처리하기 위한 공정 흐름도이다.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 기판을 처리하는 방법을 단면도들을 통해 개략적으로 나타낸다.
도 3은 본 발명의 실시예에 따른 기판을 처리하기 위한 공정 흐름도이다.
도 4a 내지 도 4e는 본 발명의 실시예에 따른 기판을 처리하는 방법을 단면도들을 통해 개략적으로 나타낸다.
도 5는 본 발명의 실시예에 따른 기판을 처리하기 위한 공정 흐름도이다.
도 6a 내지 도 6h는 본 발명의 실시예에 따른 기판을 처리하는 방법을 단면도들을 통해 개략적으로 나타낸다.
본 발명의 실시예들은 리세싱된 피처에서의 막의 상향식 퇴적 방법을 제공한다.
도 1은 본 발명의 실시예에 따른 기판을 처리하기 위한 공정 흐름도이며, 도 2a 내지 도 2f는 본 발명의 실시예에 따른 기판을 처리하는 방법을 단면도들을 통해 개략적으로 나타낸다.
공정 흐름(1)은, 단계 100에서, 막(202)을 포함한 기판(200)을 제공하는 단계를 포함하며, 상기 기판(200) 상에는 측벽(201)과 바닥(203)을 갖는 리세싱된 피처(204)가 있다. 이것은 도 2a에서 개략적으로 도시되어 있다. 리세싱된 피처(204)는, 예컨대, 200㎚ 미만, 100㎚ 미만, 50㎚ 미만, 25㎚ 미만, 20㎚ 미만, 또는 10㎚ 미만인 폭(207)을 가질 수 있다. 다른 예시들에서, 리세싱된 피처(204)는, 5㎚와 10㎚ 사이, 10㎚와 20㎚ 사이, 20㎚와 50㎚ 사이, 50㎚와 100㎚ 사이, 100㎚와 200㎚ 사이, 10㎚와 50㎚ 사이, 또는 10㎚와 100㎚ 사이인 폭(207)을 가질 수 있다. 폭(207)을 임계 치수(critical dimension; CD)라고도 부를 수 있다. 리세싱된 피처(204)는, 예컨대, 25㎚, 50㎚, 100㎚, 200㎚의 깊이, 또는 200㎚보다 큰 깊이를 가질 수 있다.
일 실시예에 따르면, 기판(200)과 막(202)은 동일한 물질을 포함할 수 있고, 따라서 바닥(203)과 측벽(201)은 동일한 물질을 포함할 수 있다. 예를 들어, 바닥(203)과 측벽(201)의 물질은 실리콘, 게르마늄, 실리콘 게르마늄, 유전체 물질, 금속, 및 금속 함유 물질로 구성된 그룹으로부터 선택될 수 있다. 유전체 물질은 SiO2, SiON, SiN, 하이 k(high-k) 물질, 로우 k(low-k) 물질, 및 극저 k(ultra-low-k) 물질로 구성된 그룹으로부터 선택될 수 있다. 하나의 예시에서, 하이 k 물질은 HfO2, ZrO2, TiO2, 및 Al2O3로 구성된 그룹으로부터 선택될 수 있다. 예를 들어, 금속 및 금속 함유 물질은 Cu, Al, Ta, Ru, TaN, TaC, 및 TaCN으로 구성된 그룹으로부터 선택될 수 있다.
다른 실시예에 따르면, 기판(200)과 막(202)은 상이한 물질들을 포함할 수 있고, 따라서 바닥(203)과 측벽(201)은 상이한 물질들을 포함할 수 있다. 상이한 물질들은 실리콘, 게르마늄, 실리콘 게르마늄, 유전체 물질, 금속, 및 금속 함유 물질로 구성된 그룹으로부터 선택될 수 있다. 유전체 물질은 SiO2, SiON, SiN, 하이 k 물질, 로우 k 물질, 및 극저 k 물질로 구성된 그룹으로부터 선택될 수 있다. 하나의 예시에서, 하이 k 물질은 HfO2, ZrO2, TiO2, 및 Al2O3로 구성된 그룹으로부터 선택될 수 있다. 예를 들어, 금속 및 금속 함유 물질은 Cu, Al, Ta, Ru, TaN, TaC, 및 TaCN으로 구성된 그룹으로부터 선택될 수 있다.
리세싱된 피처(204)는 잘 알려진 리소그래피 및 에칭 공정들을 이용하여 형성될 수 있다. 도 2a에서는 도시되지 않았지만, 리세싱된 피처(204)의 개구부를 정의하는 패터닝된 마스크층이 필드 영역(field area)(211) 상에 존재할 수 있다.
공정 흐름(1)은 단계 102에서, 바닥(203) 상과 측벽(201) 상에 막(208)을 퇴적하는 단계를 더 포함한다. 이것은 도 2b에서 개략적으로 도시되어 있다. 일 실시예에 따르면, 막(208)은 원자층 증착(atomic layer deposition; ALD)에 의해 퇴적될 수 있다. ALD는 원자 수준의 두께 제어 및 진보된 융기 및 리세싱 피처들에 대한 우수한 등각성을 가지면서 매우 얇은 막을 퇴적할 수 있다. 하나의 예시에서, 막(208)은 유전체 물질, 금속, 및 금속 함유 물질로 구성된 그룹으로부터 선택될 수 있다.
예를 들어, 막(208)의 물질은 실리콘, 게르마늄, 실리콘 게르마늄, 유전체 물질, 금속, 및 금속 함유 물질로 구성된 그룹으로부터 선택될 수 있다. 유전체 물질은 SiO2, SiON, SiN, 하이 k 물질, 로우 k 물질, 및 극저 k 물질로 구성된 그룹으로부터 선택될 수 있다. 하나의 예시에서, 하이 k 물질은 HfO2, ZrO2, TiO2, 및 Al2O3로 구성된 그룹으로부터 선택될 수 있다. 다른 실시예에 따르면, 막(208)은 금속 산화물막, 금속 질화물막, 금속 산화질화물막, 금속 실리케이트막, 및 이들의 조합으로 구성된 그룹으로부터 선택될 수 있다. 예를 들어, 금속 및 금속 함유 물질은 Cu, Al, Ta, Ru, TaN, TaC, 및 TaCN으로 구성된 그룹으로부터 선택될 수 있다.
하나의 예시에서, 막(208)은, a) 금속 함유 전구체를 기판을 포함하는 공정 챔버 내로 펄싱(pulsing)하고, b) 불활성 가스로 공정 챔버를 퍼징(purging)하고, c) 산소 함유 전구체를 공정 챔버 내로 펄싱하고, d) 불활성 가스로 공정 챔버를 퍼징하며, e) 상기 a) 내지 d)를 적어도 한 번 반복함으로써, ALD를 사용하여 퇴적되는 금속 산화물막을 포함한다.
일부 예시들에서, 막(208)의 두께는, 10㎚ 미만, 5㎚ 미만, 4㎚ 미만, 1㎚와 2㎚ 사이, 2㎚와 4㎚ 사이, 4㎚와 6㎚ 사이, 6㎚와 8㎚ 사이, 또는 2㎚와 6㎚ 사이일 수 있다.
공정 흐름(1)은 단계 104에서, 마스크 층(206)으로 바닥(203) 상에 있는 막(208)을 덮는 단계를 더 포함한다. 이것은 도 2c에서 개략적으로 도시되어 있다. 마스크 층(206)은 예를 들어, 포토레지스트, 하드 마스크, SiO2, SiN, 또는 스핀 온 폴리머를 포함할 수 있다. 하나의 예시에서, 마스크 층(206)은 리세싱된 피처(204)를 마스크 층(206)의 물질로 채우거나 또는 부분적으로 채우고, 그 후 마스크 층(206)이 바닥(203) 상에서 원하는 두께를 가질 때까지 리세싱된 피처(204)로부터 물질을 에칭/제거함으로써 형성될 수 있다.
공정 흐름(1)은 단계 106에서, 측벽(201)으로부터 막(208)을 에칭하는 단계를 더 포함한다. 도 2d에서 도시된 바와 같이, 에칭은 측벽(201)으로부터 막(208)을 제거하지만, 마스크 층(206)은 마스크 층(206) 아래의 막(208)을 에칭으로부터 보호한다. 마스크 층(206)에 의해 보호되지 않는 막(208)의 효율적인 제거를 제공하도록 에칭 가스 및 에칭 조건이 선택될 수 있다.
공정 흐름(1)은 단계 108에서, 리세싱된 피처(204)의 바닥(203) 상에서 막(208)을 노출시키도록 마스크 층(206)을 제거하는 단계를 더 포함한다. 마스크 층(206)의 효율적인 제거를 제공하도록 공정 조건이 선택될 수 있다. 일 실시예에 따르면, 막(208)을 세정하거나 또는 박형화하기 위해 단계 108 이후에 단계 106은 반복될 수 있다.
본 발명의 일 실시예에 따르면, 공정 화살표(110)에 의해 도시된 바와 같이, 단계 102~단계 108은 막(208)이 원하는 두께를 가질 때까지 반복될 수 있다. 하나의 예시에서, 도 2f에서 도시된 바와 같이, 리세싱된 피처(204)가 막(208)으로 채워질 때까지 단계 102~단계 108이 반복될 수 있다.
도 3은 본 발명의 실시예에 따른 기판을 처리하기 위한 공정 흐름도이며, 도 4a 내지 도 4e는 본 발명의 실시예에 따른 기판을 처리하는 방법을 단면도들을 통해 개략적으로 나타낸다.
공정 흐름(3)은, 단계 300에서, 막(402)을 포함한 기판(400)을 제공하는 단계를 포함하며, 상기 기판(400) 상에는 측벽(401)과 바닥(403)을 갖는 리세싱된 피처(404)가 있다. 일 실시예에 따르면, 기판(400)과 막(402)은 동일한 물질을 포함할 수 있고, 따라서 바닥(403)과 측벽(401)은 동일한 물질을 포함할 수 있다. 예를 들어, 바닥(403)과 측벽(401)의 물질은 실리콘, 게르마늄, 실리콘 게르마늄, 유전체 물질, 금속, 및 금속 함유 물질로 구성된 그룹으로부터 선택될 수 있다. 유전체 물질은 SiO2, SiON, SiN, 하이 k 물질, 로우 k 물질, 및 극저 k 물질로 구성된 그룹으로부터 선택될 수 있다. 하나의 예시에서, 하이 k 물질은 HfO2, ZrO2, TiO2, 및 Al2O3로 구성된 그룹으로부터 선택될 수 있다. 예를 들어, 금속 및 금속 함유 물질은 Cu, Al, Ta, Ru, TaN, TaC, 및 TaCN으로 구성된 그룹으로부터 선택될 수 있다.
다른 실시예에 따르면, 기판(400)과 막(402)은 상이한 물질들을 포함할 수 있고, 따라서 바닥(403)과 측벽(401)은 상이한 물질들을 포함할 수 있다. 상이한 물질들은 실리콘, 게르마늄, 실리콘 게르마늄, 유전체 물질, 금속, 및 금속 함유 물질로 구성된 그룹으로부터 선택될 수 있다. 유전체 물질은 SiO2, SiON, SiN, 하이 k 물질, 로우 k 물질, 또는 극저 k 물질로 구성된 그룹으로부터 선택될 수 있다. 하나의 예시에서, 하이 k 물질은 HfO2, ZrO2, TiO2, 및 Al2O3로 구성된 그룹으로부터 선택될 수 있다. 예를 들어, 금속 및 금속 함유 물질은 Cu, Al, Ta, Ru, TaN, TaC, 및 TaCN으로 구성된 그룹으로부터 선택될 수 있다.
리세싱된 피처(404)는 잘 알려진 리소그래피 및 에칭 공정들을 이용하여 형성될 수 있다. 도 4a에서는 도시되지 않았지만, 리세싱된 피처(404)의 개구부를 정의하는 패터닝된 마스크층이 필드 영역(411) 상에 존재할 수 있다.
공정 흐름(3)은 단계 302에서, 바닥(403) 상과 측벽(401) 상에 막(408)을 퇴적하는 단계를 더 포함한다. 이것은 도 4b에서 개략적으로 도시되어 있다. 일 실시예에 따르면, 막(408)은 원자층 증착(ALD)에 의해 퇴적될 수 있다. 하나의 예시에서, 막(408)은 유전체 물질, 금속, 및 금속 함유 물질로 구성된 그룹으로부터 선택될 수 있다.
예를 들어, 막(408)의 물질은 실리콘, 게르마늄, 실리콘 게르마늄, 유전체 물질, 금속, 및 금속 함유 물질로 구성된 그룹으로부터 선택될 수 있다. 유전체 물질은 SiO2, SiON, SiN, 하이 k 물질, 로우 k 물질, 및 극저 k 물질로 구성된 그룹으로부터 선택될 수 있다. 하나의 예시에서, 하이 k 물질은 HfO2, ZrO2, TiO2, 및 Al2O3로 구성된 그룹으로부터 선택될 수 있다. 다른 실시예에 따르면, 막(408)은 금속 산화물막, 금속 질화물막, 금속 산화질화물막, 금속 실리케이트막, 및 이들의 조합으로 구성된 그룹으로부터 선택될 수 있다. 예를 들어, 금속 및 금속 함유 물질은 Cu, Al, Ta, Ru, TaN, TaC, 및 TaCN으로 구성된 그룹으로부터 선택될 수 있다.
하나의 예시에서, 막(408)은, a) 금속 함유 전구체를 기판을 포함하는 공정 챔버 내로 펄싱하고, b) 불활성 가스로 공정 챔버를 퍼징하고, c) 산소 함유 전구체를 공정 챔버 내로 펄싱하고, d) 불활성 가스로 공정 챔버를 퍼징하며, e) 상기 a) 내지 d)를 적어도 한 번 반복함으로써, ALD를 사용하여 퇴적되는 금속 산화물막을 포함한다.
일부 예시들에서, 막(408)의 두께는, 10㎚ 미만, 5㎚ 미만, 4㎚ 미만, 1㎚와 2㎚ 사이, 2㎚와 4㎚ 사이, 4㎚와 6㎚ 사이, 6㎚와 8㎚ 사이, 또는 2㎚와 6㎚ 사이일 수 있다.
공정 흐름(3)은, 단계 304에서, 리세싱된 피처(404)의 바닥(403) 상에 있는 막(408)보다 더 빠르게 에칭되도록 측벽(401) 및 필드 영역(411) 상에 있는 막(408)을 활성화시키기 위해 기상 플라즈마로 막(408)을 처리하는 단계를 더 포함한다. 처리된 막(413)이 도 4c에서 개략적으로 도시되어 있다. 막(408)을 처리하고 처리된 막(413)을 형성하기 위해 등방성 기상 플라즈마가 사용될 수 있다. 기상 플라즈마의 등방성 특성은 후속적인 선택적 제거를 위해 필드 영역(411)에서와 측벽(401) 상에서 막(408)을 우선적으로 활성화하도록 선택될 수 있다. 막(408)의 플라즈마 활성화는 플라즈마 종(plasma species)에 의해 막(408)의 결정 구조를 붕괴시킴으로써, 후속적인 선택적 에칭 공정에서 처리된 막(413)의 더 빠른 에칭을 가능하게 하는 것을 포함할 수 있다. 하나의 예시에서, 기상 플라즈마는 Ar 가스를 포함할 수 있거나 또는 Ar 가스로 구성될 수 있다.
공정 흐름(3)은 단계 306에서, 측벽(401) 및 필드 영역(411)으로부터 처리된 막(413)을 선택적으로 에칭하는 단계를 더 포함한다. 도 4d에서 도시된 바와 같이, 측벽(401) 및 필드 영역(411) 상에 있는 처리된 막(413)이 바닥(403) 상에 있는 막(408)보다 더 높은 에칭율을 갖기 때문에 에칭은 처리된 막(413)을 측벽(401) 및 필드 영역(411)으로부터 선택적으로 제거한다.
본 발명의 일부 실시예들에 따르면, 공정 화살표(308)에 의해 도시된 바와 같이, 단계 302~단계 306은 막(408)이 원하는 두께를 가질 때까지 반복될 수 있다. 하나의 예시에서, 도 4e에서 도시된 바와 같이, 리세싱된 피처(404)가 막(408)으로 채워질 때까지 단계 302~단계 306이 반복될 수 있다.
도 5는 본 발명의 실시예에 따른 기판을 처리하기 위한 공정 흐름도이며, 도 6a 내지 도 6h는 본 발명의 실시예에 따른 기판을 처리하는 방법을 단면도들을 통해 개략적으로 나타낸다.
공정 흐름(5)은, 단계 500에서, 막(602)을 포함한 기판(600)을 제공하는 단계를 포함하며, 상기 기판(600) 상에는 측벽(601)과 바닥(603)을 갖는 리세싱된 피처(604)가 있다. 일 실시예에 따르면, 기판(600)과 막(602)은 동일한 물질을 포함할 수 있고, 따라서 바닥(603)과 측벽(601)은 동일한 물질을 포함할 수 있다. 예를 들어, 바닥(603)과 측벽(601)의 물질은 실리콘, 게르마늄, 실리콘 게르마늄, 유전체 물질, 금속, 및 금속 함유 물질로 구성된 그룹으로부터 선택될 수 있다. 유전체 물질은 SiO2, SiON, SiN, 하이 k 물질, 로우 k 물질, 및 극저 k 물질로 구성된 그룹으로부터 선택될 수 있다. 하나의 예시에서, 하이 k 물질은 HfO2, ZrO2, TiO2, 및 Al2O3로 구성된 그룹으로부터 선택될 수 있다. 예를 들어, 금속 및 금속 함유 물질은 Cu, Al, Ta, Ru, TaN, TaC, 및 TaCN으로 구성된 그룹으로부터 선택될 수 있다.
다른 실시예에 따르면, 기판(600)과 막(602)은 상이한 물질들을 포함할 수 있고, 따라서 바닥(603)과 측벽(601)은 상이한 물질들을 포함할 수 있다. 상이한 물질들은 실리콘, 게르마늄, 실리콘 게르마늄, 유전체 물질, 금속, 및 금속 함유 물질로 구성된 그룹으로부터 선택될 수 있다. 유전체 물질은 SiO2, SiON, SiN, 하이 k 물질, 로우 k 물질, 및 극저 k 물질로 구성된 그룹으로부터 선택될 수 있다. 하나의 예시에서, 하이 k 물질은 HfO2, ZrO2, TiO2, 및 Al2O3로 구성된 그룹으로부터 선택될 수 있다. 예를 들어, 금속 및 금속 함유 물질은 Cu, Al, Ta, Ru, TaN, TaC, 및 TaCN으로 구성된 그룹으로부터 선택될 수 있다.
리세싱된 피처(604)는 잘 알려진 리소그래피 및 에칭 공정들을 이용하여 형성될 수 있다. 도 6a에서는 도시되지 않았지만, 리세싱된 피처(604)의 개구부를 정의하는 패터닝된 마스크층이 필드 영역(611) 상에 존재할 수 있다.
공정 흐름(5)은 단계 502에서, 바닥(603) 상과 측벽(601) 상에 막(608)을 퇴적하는 단계를 더 포함한다. 이것은 도 6b에서 도시되어 있다. 일 실시예에 따르면, 막(608)은 원자층 증착(ALD)에 의해 퇴적될 수 있다. 하나의 예시에서, 막(608)은 유전체 물질, 금속, 및 금속 함유 물질로 구성된 그룹으로부터 선택될 수 있다.
예를 들어, 막(608)의 물질은 실리콘, 게르마늄, 실리콘 게르마늄, 유전체 물질, 금속, 및 금속 함유 물질로 구성된 그룹으로부터 선택될 수 있다. 유전체 물질은 SiO2, SiON, SiN, 하이 k 물질, 로우 k 물질, 및 극저 k 물질로 구성된 그룹으로부터 선택될 수 있다. 하나의 예시에서, 하이 k 물질은 HfO2, ZrO2, TiO2, 및 Al2O3로 구성된 그룹으로부터 선택될 수 있다. 다른 실시예에 따르면, 막(608)은 금속 산화물막, 금속 질화물막, 금속 산화질화물막, 금속 실리케이트막, 및 이들의 조합으로 구성된 그룹으로부터 선택될 수 있다. 예를 들어, 금속 및 금속 함유 물질은 Cu, Al, Ta, Ru, TaN, TaC, 및 TaCN으로 구성된 그룹으로부터 선택될 수 있다.
하나의 예시에서, 막(608)은, a) 금속 함유 전구체를 기판을 포함하는 공정 챔버 내로 펄싱하고, b) 불활성 가스로 공정 챔버를 퍼징하고, c) 산소 함유 전구체를 공정 챔버 내로 펄싱하고, d) 불활성 가스로 공정 챔버를 퍼징하며, e) 상기 a) 내지 d)를 적어도 한 번 반복함으로써, ALD를 사용하여 퇴적되는 금속 산화물막을 포함한다.
일부 예시들에서, 막(608)의 두께는, 10㎚ 미만, 5㎚ 미만, 4㎚ 미만, 1㎚와 2㎚ 사이, 2㎚와 4㎚ 사이, 4㎚와 6㎚ 사이, 6㎚와 8㎚ 사이, 또는 2㎚와 6㎚ 사이일 수 있다.
공정 흐름(5)은 단계 504에서, 리세싱된 피처(604)의 바닥(603)에 있는 막(608)을 마스크 층(606)으로 덮는 단계를 더 포함한다. 이것은 도 6c에서 도시되어 있다. 마스크 층(606)은 예를 들어, 포토레지스트, 하드 마스크, SiO2, 또는 SiN을 포함할 수 있다.
공정 흐름(5)은 단계 506에서, 리세싱된 피처(604) 내에 도펀트 막(609)을 퇴적하는 단계를 더 포함한다. 이것은 도 6d에서 도시되어 있다. 도펀트 막(609)은 산화물층(예를 들어, SiO2), 질화물층(예를 들어, SiN), 산화질화물층(예를 들어, SiON), 또는 이들의 둘 이상의 조합을 포함할 수 있다. 도펀트 막(609)은 원소 주기율표의 ⅢＡ족, 즉 붕소(B), 알루미늄(Al), 갈륨(Ga), 인듐(In), 및 탈륨(Tl)으로부터의 하나 이상의 도펀트들; 그리고 ⅤＡ족, 즉 질소(N), 인(P), 비소(As), 안티몬(Sb), 및 비스무스(Bi)로부터의 하나 이상의 도펀트들을 포함할 수 있다. 일부 실시예들에 따르면, 도펀트 막(609)은 낮은 도펀트 레벨, 예컨대, 약 0.5 내지 약 5 원자% 도펀트를 포함할 수 있다. 다른 실시예들에 따르면, 도펀트 막(609)은 중간 도펀트 레벨, 예컨대, 약 5 내지 약 20 원자% 도펀트를 포함할 수 있다. 또다른 실시예들에 따르면, 도펀트 막(609)은 높은 도펀트 레벨, 예컨대, 약 20 원자% 도펀트보다 더 큰 원자% 도펀트를 포함할 수 있다.
공정 흐름(5)은 단계 508에서, 리세싱된 피처(604)의 바닥(603) 상에 있는 막(608)보다 더 빠르게 에칭되도록 측벽(601) 상에 있는 막(608)을 활성화시키기 위해, 기판을 어닐링하여 도펀트 막(609)으로부터의 도펀트를 측벽(601) 상에 있는 막(608)으로 확산시키는 단계를 더 포함한다. 도펀트들은 막(608)의 결정 구조를 붕괴시킴으로써, 후속적인 선택적 에칭 공정에서 막(608)의 더 빠른 에칭을 가능하게 한다는 것을 알 수 있다.
공정 흐름(5)은 단계 510에서, 측벽(601) 및 필드 영역(611)으로부터 도펀트 막(609) 및 막(608)을 에칭하는 단계를 더 포함한다. 도 6f에서 도시된 바와 같이, 에칭은 측벽(601)으로부터 도펀트 막(609) 및 막(608)을 제거하지만, 마스크 층(606)은 마스크 층(606) 아래의 막(608)을 에칭으로부터 보호한다. 마스크 층(606)에 의해 보호되지 않는 막(608)과 도펀트 막(609)의 효율적인 제거를 제공하도록 에칭 가스 및 에칭 조건이 선택될 수 있다. 단계(510)는 하나 이상의 에칭 레시피를 사용하여 하나 이상의 에칭 단계에서 수행될 수 있다.
공정 흐름(5)은 단계 512에서, 리세싱된 피처(604)의 바닥(603) 상에서 막(608)으로부터 마스크 층(606)을 제거하는 단계를 더 포함한다. 이것은 도 6g에서 도시되어 있다.
본 발명의 일 실시예에 따르면, 공정 화살표(514)에 의해 도시된 바와 같이, 단계 502~단계 512는 막(608)이 원하는 두께를 가질 때까지 반복될 수 있다. 하나의 예시에서, 도 6h에서 도시된 바와 같이, 리세싱된 피처(604)는 막(608)으로 채워질 수 있다.
리세싱된 피처에서의 막의 상향식 퇴적을 위한 복수의 실시예들이 설명되었다. 본 발명의 실시예들에 대한 전술한 설명은 예시 및 설명의 목적으로 제공되었다. 이것은 본 발명을 개시되어 있는 바로 그 형태들로 망라시키거나 또는 한정시키는 것을 의도한 것은 아니다. 본 설명 및 이하의 청구항들은 설명용으로만 이용되며 제한적인 의미로서 해석되어서는 안되는 용어들을 포함한다. 본 발명분야의 당업자는 상기 교시내용을 통해 많은 변형들 또는 변경들이 가능하다는 것을 알 수 있다. 따라서, 본 발명의 범위는 이러한 상세한 설명에 의해 한정되기 보다는, 여기에 첨부된 청구항들에 의해 한정되는 것을 의도하는 바이다.

Claims (20)

  1. 처리 방법에 있어서,
    a) 바닥 및 측벽을 갖는 리세싱된 피처를 포함하는 기판을 제공하는 단계;
    b) 상기 바닥 상에 그리고 상기 측벽 상에 막을 퇴적하는 단계;
    c) 상기 바닥에 있는 상기 막을 마스크 층으로 덮는 단계;
    d) 상기 측벽으로부터 상기 막을 에칭하는 단계;
    e) 상기 바닥에 있는 상기 막을 노출시키기 위해 상기 마스크 층을 제거하는 단계; 및
    상기 리세싱된 피처가 상기 막으로 완전히 채워질 때까지 상기 단계 b) 내지 상기 단계 e)를 반복하는 단계
    를 포함하는 처리 방법.
  2. 제1항에 있어서,
    상기 바닥과 상기 측벽은 동일한 물질을 포함한 것인 처리 방법.
  3. 제2항에 있어서,
    상기 물질은 실리콘, 게르마늄, 실리콘 게르마늄, 유전체 물질, 금속, 및 금속 함유 물질로 구성된 그룹으로부터 선택된 것인 처리 방법.
  4. 제2항에 있어서,
    상기 물질은 SiO2, SiON, SiN, 하이 k(high-k) 물질, 로우 k(low-k) 물질, 및 극저 k(ultra-low-k) 물질로 구성된 그룹으로부터 선택된 유전체 물질인 것인 처리 방법.
  5. 제2항에 있어서,
    상기 물질은 Cu, Al, Ta, Ru, TaN, TaC, 및 TaCN으로 구성된 그룹으로부터 선택된 금속 또는 금속 함유 물질인 것인 처리 방법.
  6. 제1항에 있어서,
    상기 바닥과 상기 측벽은 상이한 물질들을 포함한 것인 처리 방법.
  7. 처리 방법에 있어서,
    a) 바닥 및 측벽을 갖는 리세싱된 피처를 포함하는 기판을 제공하는 단계;
    b) 상기 리세싱된 피처의 상기 바닥 상에 그리고 상기 측벽 상에 막을 퇴적하는 단계;
    c) 상기 바닥 상에 있는 상기 막보다 더 빠르게 에칭되도록 상기 측벽 상에 있는 상기 막을 활성화시키기 위해 기상 플라즈마(gas phase plasma)로 상기 막을 처리하는 단계;
    d) 상기 측벽으로부터 상기 처리된 막을 에칭하는 단계; 및
    상기 리세싱된 피처가 상기 막으로 완전히 채워질 때까지 상기 단계 b) 내지 상기 단계 d)를 반복하는 단계
    를 포함하는 처리 방법.
  8. 제7항에 있어서,
    상기 바닥과 상기 측벽은 동일한 물질을 포함한 것인 처리 방법.
  9. 제7항에 있어서,
    상기 바닥과 상기 측벽은 상이한 물질들을 포함한 것인 처리 방법.
  10. 처리 방법에 있어서,
    a) 바닥 및 측벽을 갖는 리세싱된 피처를 포함하는 기판을 제공하는 단계;
    b) 상기 바닥 상에 그리고 상기 측벽 상에 막을 퇴적하는 단계;
    c) 상기 바닥에 있는 상기 막을 마스크 층으로 덮는 단계;
    d) 상기 리세싱된 피처에 도펀트 막을 퇴적하는 단계로서, 상기 도펀트 막은 상기 막의 측벽에 접하되 상기 막의 바닥에는 접하지 않는 것인, 상기 도펀트 막을 퇴적하는 단계;
    e) 상기 바닥 상에 있는 상기 막보다 더 빠르게 에칭되도록 상기 측벽 상에 있는 상기 막을 활성화시키기 위해, 상기 기판을 어닐링하여 상기 도펀트 막으로부터의 도펀트를 상기 측벽 상에 있는 상기 막 내로 확산시키는 단계;
    f) 상기 측벽으로부터 상기 막 및 상기 도펀트 막을 에칭하는 단계; 및
    g) 상기 바닥 상에 있는 상기 막으로부터 상기 마스크 층을 제거하는 단계
    를 포함하는 처리 방법.
  11. 처리 방법에 있어서,
    a) 바닥 및 측벽을 갖는 리세싱된 피처를 포함하는 기판을 제공하는 단계;
    b) 상기 바닥 상에 그리고 상기 측벽 상에 막을 퇴적하는 단계;
    c) 상기 바닥에 있는 상기 막을 마스크 층으로 덮는 단계;
    d) 상기 리세싱된 피처에 도펀트 막을 퇴적하는 단계;
    e) 상기 바닥 상에 있는 상기 막보다 더 빠르게 에칭되도록 상기 측벽 상에 있는 상기 막을 활성화시키기 위해, 상기 기판을 어닐링하여 상기 도펀트 막으로부터의 도펀트를 상기 측벽 상에 있는 상기 막 내로 확산시키는 단계;
    f) 상기 측벽으로부터 상기 막 및 상기 도펀트 막을 에칭하는 단계; 및
    g) 상기 바닥 상에 있는 상기 막으로부터 상기 마스크 층을 제거하는 단계
    를 포함하고,
    상기 막이 상기 리세싱된 피처에서 원하는 두께를 가질 때까지 상기 단계 b) 내지 상기 단계 g)를 적어도 한 번 반복하는 단계
    를 더 포함하는 처리 방법.
  12. 처리 방법에 있어서,
    a) 바닥 및 측벽을 갖는 리세싱된 피처를 포함하는 기판을 제공하는 단계;
    b) 상기 바닥 상에 그리고 상기 측벽 상에 막을 퇴적하는 단계;
    c) 상기 바닥에 있는 상기 막을 마스크 층으로 덮는 단계;
    d) 상기 리세싱된 피처에 도펀트 막을 퇴적하는 단계;
    e) 상기 바닥 상에 있는 상기 막보다 더 빠르게 에칭되도록 상기 측벽 상에 있는 상기 막을 활성화시키기 위해, 상기 기판을 어닐링하여 상기 도펀트 막으로부터의 도펀트를 상기 측벽 상에 있는 상기 막 내로 확산시키는 단계;
    f) 상기 측벽으로부터 상기 막 및 상기 도펀트 막을 에칭하는 단계; 및
    g) 상기 바닥 상에 있는 상기 막으로부터 상기 마스크 층을 제거하는 단계
    를 포함하고,
    상기 리세싱된 피처가 상기 막으로 완전히 채워질 때까지 상기 단계 b) 내지 상기 단계 g)를 반복하는 단계
    를 더 포함하는 처리 방법.
  13. 제10항에 있어서,
    상기 바닥과 상기 측벽은 동일한 물질을 포함한 것인 처리 방법.
  14. 제10항에 있어서,
    상기 바닥과 상기 측벽은 상이한 물질들을 포함한 것인 처리 방법.
  15. 제10항에 있어서,
    상기 도펀트는 붕소(B), 알루미늄(Al), 갈륨(Ga), 인듐(In), 탈륨(Tl), 질소(N), 인(P), 비소(As), 안티몬(Sb), 및 비스무스(Bi)로 구성된 그룹으로부터 선택된 것인 처리 방법.
  16. 제10항에 있어서,
    상기 도펀트 막은 산화물층, 질화물층, 산화질화물층, 또는 이들의 조합을 포함한 것인 처리 방법.
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
KR1020187009280A 2015-09-24 2016-09-22 리세싱된 피처에서의 막의 상향식 퇴적 방법 KR102522329B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US201562232027P 2015-09-24 2015-09-24
US62/232,027 2015-09-24
PCT/US2016/053099 WO2017053558A1 (en) 2015-09-24 2016-09-22 Method for bottom-up deposition of a film in a recessed feature

Publications (2)

Publication Number Publication Date
KR20180048971A KR20180048971A (ko) 2018-05-10
KR102522329B1 true KR102522329B1 (ko) 2023-04-14

Family

ID=58387284

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020187009280A KR102522329B1 (ko) 2015-09-24 2016-09-22 리세싱된 피처에서의 막의 상향식 퇴적 방법

Country Status (5)

Country Link
US (1) US10079151B2 (ko)
JP (1) JP6842616B2 (ko)
KR (1) KR102522329B1 (ko)
TW (1) TWI656580B (ko)
WO (1) WO2017053558A1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102271729B1 (ko) * 2017-04-24 2021-06-30 어플라이드 머티어리얼스, 인코포레이티드 고 종횡비 구조들에서의 갭충전을 위한 방법들
WO2019222320A1 (en) * 2018-05-16 2019-11-21 Applied Materials, Inc. Atomic layer self aligned substrate processing and integrated toolset

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050112839A1 (en) * 2003-11-25 2005-05-26 Yung-Hsien Wu Method of selectively etching HSG layer in deep trench capacitor fabrication
US20090302380A1 (en) * 2008-06-06 2009-12-10 Qimonda Ag Word Line to Bit Line Spacing Method and Apparatus
US20120295427A1 (en) 2011-05-19 2012-11-22 Asm America, Inc. High throughput cyclical epitaxial deposition and etch process
US20140374843A1 (en) * 2013-06-19 2014-12-25 Varian Semiconductor Equipment Associates, Inc. Replacement metal gate transistor

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7041553B2 (en) 2004-06-02 2006-05-09 International Business Machines Corporation Process for forming a buried plate
US7148155B1 (en) 2004-10-26 2006-12-12 Novellus Systems, Inc. Sequential deposition/anneal film densification method
KR100744071B1 (ko) 2006-03-31 2007-07-30 주식회사 하이닉스반도체 벌브형 리세스 게이트를 갖는 반도체 소자의 제조방법
US8592266B2 (en) 2010-10-27 2013-11-26 International Business Machines Corporation Replacement gate MOSFET with a high performance gate electrode
US8846536B2 (en) 2012-03-05 2014-09-30 Novellus Systems, Inc. Flowable oxide film with tunable wet etch rate
US8765609B2 (en) * 2012-07-25 2014-07-01 Power Integrations, Inc. Deposit/etch for tapered oxide
JP6185062B2 (ja) * 2012-07-25 2017-08-23 パワー・インテグレーションズ・インコーポレーテッド テーパ付けされた酸化物の堆積／エッチング
US9177780B2 (en) 2012-10-02 2015-11-03 Applied Materials, Inc. Directional SiO2 etch using plasma pre-treatment and high-temperature etchant deposition
US9460932B2 (en) 2013-11-11 2016-10-04 Applied Materials, Inc. Surface poisoning using ALD for high selectivity deposition of high aspect ratio features
US9385222B2 (en) * 2014-02-14 2016-07-05 Infineon Technologies Ag Semiconductor device with insert structure at a rear side and method of manufacturing

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050112839A1 (en) * 2003-11-25 2005-05-26 Yung-Hsien Wu Method of selectively etching HSG layer in deep trench capacitor fabrication
US20090302380A1 (en) * 2008-06-06 2009-12-10 Qimonda Ag Word Line to Bit Line Spacing Method and Apparatus
US20120295427A1 (en) 2011-05-19 2012-11-22 Asm America, Inc. High throughput cyclical epitaxial deposition and etch process
US20140374843A1 (en) * 2013-06-19 2014-12-25 Varian Semiconductor Equipment Associates, Inc. Replacement metal gate transistor

Also Published As

Publication number Publication date
US10079151B2 (en) 2018-09-18
JP6842616B2 (ja) 2021-03-17
JP2018528621A (ja) 2018-09-27
KR20180048971A (ko) 2018-05-10
TW201714226A (zh) 2017-04-16
WO2017053558A1 (en) 2017-03-30
TWI656580B (zh) 2019-04-11
US20170092508A1 (en) 2017-03-30

Similar Documents

Publication Publication Date Title
US10109534B2 (en) Multi-threshold voltage (Vt) workfunction metal by selective atomic layer deposition (ALD)
JP7168741B2 (ja) 選択的表面改質を利用する構造の充填技術
CN106816471A (zh) 多栅极元件
CN107026085B (zh) 用于制造鳍式场效应晶体管和半导体器件的方法
JP6337165B2 (ja) 堆積プロセス及びエッチングプロセスを使用する凸状フィーチャ及び凹状フィーチャのための選択的膜形成
US10741392B2 (en) Method for forming semiconductor structure
JP6466498B2 (ja) 凹状フィーチャ内の膜のボトムアップ形成方法
KR102630751B1 (ko) 3d nand 에칭
US20120264286A1 (en) Methods of manufacturing semiconductor devices
US20140287565A1 (en) Method for manufacturing semiconductor structure
CN114664930A (zh) 半导体器件和方法
CN108231563A (zh) 制造半导体装置的方法
CN112447522A (zh) 半导体装置的制造方法
KR102522329B1 (ko) 리세싱된 피처에서의 막의 상향식 퇴적 방법
KR101917029B1 (ko) 랩-어라운드 컨택트 집적 스킴
CN107170823A (zh) 鳍式场效应晶体管结构及其制造方法
JP2018528621A5 (ko)
CN108288648B (zh) 半导体器件及其制造方法
CN105336617B (zh) 一种FinFET制造方法
TWI575581B (zh) 半導體裝置之取代金屬閘極中功函數金屬之選擇生長
CN115472568A (zh) 半导体结构的制造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant