CN115472568A - 半导体结构的制造方法 - Google Patents

半导体结构的制造方法 Download PDF

Info

Publication number
CN115472568A
CN115472568A CN202210837071.1A CN202210837071A CN115472568A CN 115472568 A CN115472568 A CN 115472568A CN 202210837071 A CN202210837071 A CN 202210837071A CN 115472568 A CN115472568 A CN 115472568A
Authority
CN
China
Prior art keywords
layer
work function
nitride
semiconductor structure
fin
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202210837071.1A
Other languages
English (en)
Inventor
许耀文
庄英良
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN115472568A publication Critical patent/CN115472568A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3171—Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • H01L21/0276—Photolithographic processes using an anti-reflective coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H01L23/291—Oxides or nitrides or carbides, e.g. ceramics, glass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/26—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

一种半导体结构的制造方法，包含在基板的上方形成第一鳍片及第二鳍片。半导体结构的制造方法包含在第一鳍片及第二鳍片的上方形成一或多个功函数层。半导体结构的制造方法包含在一或多个功函数层的上方形成氮化物基金属膜。半导体结构的制造方法包含以可图案化层覆盖第一鳍片。半导体结构的制造方法包含将氮化物基金属膜的第二部分从第二鳍片移除，并在第一鳍片的上方留下实质上完整的氮化物基金属膜的第一部分。

Description

半导体结构的制造方法
技术领域
本公开实施例涉及半导体装置及半导体装置的制造方法，且特尤其涉及在制造过程中的移除步骤的期间保护半导体装置的各个层的半导体装置的制造方法。
背景技术
随着半导体装置的尺寸的持续缩小，制造过程中的各种移除步骤可能会出现挑战。半导体装置广泛地用于各种电子产品中，并且一般期望改进关于半导体装置的生产和性能。
发明内容
本公开的一个实施例为一种半导体结构的制造方法。半导体结构的制造方法包含以下步骤。在基板的上方形成第一鳍片及第二鳍片。在第一鳍片及第二鳍片的上方形成一或多个功函数层。在一或多个功函数层的上方形成氮化物基金属膜(nitride-based metalfilm)。以可图案化层覆盖第一鳍片。将氮化物基金属膜的第二部分从第二鳍片移除，并在第一鳍片的上方留下实质上完整的氮化物基金属膜的第一部分。
本公开的另一个实施例为一种半导体结构的制造方法。半导体结构的制造方法包含以下步骤。通过分别形成第一栅极沟槽与第二栅极沟槽以暴露第一鳍片的一部分与第二鳍片的一部分。在第一栅极沟槽与第二栅极沟槽的上方形成至少一功函数金属。在第一栅极沟槽与第二栅极沟槽的上方形成氧化物基金属膜(oxide-based metal film)。对氧化物基金属膜进行处理，以在氧化物基金属膜的表面的上方形成氮化物基金属膜。将可图案化层附着到氮化物基金属膜的第一部分。氮化物基金属膜的第二部分与氧化物基金属膜的第二部分从第二栅极沟槽移除，并在第一栅极沟槽的上方留下实质上完整的氮化物基金属膜的第一部分。
本公开的又一个实施例为一种半导体结构的制造方法。半导体结构的制造方法包含以下步骤。通过分别形成第一栅极沟槽与第二栅极沟槽以暴露第一鳍片的一部分与第二鳍片的一部分。在第一栅极沟槽与第二栅极沟槽的上方形成至少一功函数金属。在第一栅极沟槽与第二栅极沟槽的上方形成氮化物基金属膜。将可图案化层附着到氮化物基金属膜的第一部分。将氮化物基金属膜的第二部分从第二栅极沟槽移除，并在第一栅极沟槽的上方留下实质上完整的氮化物基金属膜的第一部分。
附图说明
根据以下的详细说明并配合所附附图做完整公开。应注意的是，根据本产业的一般作业，各种部件并未必按照比例绘制。事实上，可能任意的放大或缩小各种部件的尺寸，以做清楚的说明。
图1A是根据一些实施例示出半导体结构的范例的剖面图。
图1B是根据一些实施例示出半导体结构的其他范例的剖面图。
图2A是根据一些实施例示出制造图1A的范例性半导体结构的范例性工艺的流程图。
图2B～图2D是根据一些实施例示出在图2A的工艺的期间，图1A的范例性半导体结构的多个剖面。
图3A是根据一些实施例示出制造图1B的范例性半导体结构的范例性工艺的流程图。
图3B～图3G是根据一些实施例示出在图3A的工艺的期间，图1B的范例性半导体结构的多个剖面。
附图标记如下：
10,20:工艺
11,12,13,14,21,22,23,24,25,26:操作
100,200:半导体结构
110,210:基板
122,124,126,128,222,224,226,228:鳍片
132,134,136,138,232,234,236,238:第一功函数层
142,144,146,148,242,244,246,248:第二功函数层
152,154,156,158,262,264,266,268:钝化层
170,270:抗反射涂层
180,280:蚀刻剂
192.292:暗区
194,294:开放区
252,254,256,258:掩模层
具体实施方式
以下的公开内容提供许多不同的实施例或范例，以实施本案的不同部件。以下的公开内容叙述各个构件及其排列方式的特定范例，以简化说明。当然，这些特定的范例并非用以限定。例如，若是本公开书叙述了第一部件形成于第二部件之上或上方，即表示其可能包含上述第一部件与上述第二部件是直接接触的实施例，亦可能包含了有附加部件形成于上述第一部件与上述第二部件之间，而使上述第一部件与第二部件可能未直接接触的实施例。另外，以下公开书的不同范例中可能重复使用相同的参考符号及/或标记。这些重复为了简化与清晰的目的，并非用以限定所讨论的不同实施例及/或结构之间有特定的关系。
此外，其与空间相关用词，例如“在…的下方”、“之下”、“下”、“在…的上方”、“之上”、“上”及类似的用词，为了便于描述附图中一个元件或部件与另一个(些)元件或部件之间的关系。除了在附图中示出的方位外，这些空间相关用词意欲包含使用中或操作中的装置的不同方位。装置可能被转向不同方位(旋转90度或其他方位)，且在此使用的空间相关词也可依此对应地解释。
本公开提供半导体结构和制造半导体结构的方法，包含在制造过程的期间使用钝化层以防止由于蚀刻剂(例如，可提供OH-及/或Cl-离子的酸)穿透可图案化层而可能出现的缺陷，其通常包含抗反射涂层(anti-reflective coating)(例如，一或多个BARC层)。蚀刻剂的这种穿透(例如，通过BARC层)可能与设置于BARC层的下方的氧化物基(oxide-based)硬掩模层或功函数金属层发生化学反应(例如，OH-及/或Cl-离子交换反应)，其不利地产生水溶性副产物(例如氯化铝(AlCl3))。这种副产物通常保留在硬掩模层(或功函数金属层)的表面上，甚至将BARC层移除。因此，在硬掩模层的表面上可能会形成许多泡(blister)(或气泡(bubble))，其会对调谐半导体结构(例如晶体管)的临界电压的可控性产生不利影响。在如本文所公开的各种实施例中，钝化层可取代氧化物基硬掩模层或可形成于氧化物基硬掩模层的上方。举例来说，钝化层可包含氮化物基(nitride-based)材料，其可显著地限制其与蚀刻剂的化学反应，部分原因在于其更牢固地附着到BARC层。因此，可以避免前述气泡问题。
参照图1A，根据一些实施例示出半导体结构100的范例的剖面图。半导体结构100通常是鳍式场效晶体管(fin field-effect transistor,FinFET)结构。然而，本文描述的方式也可在其他晶体管结构中实施，例如全绕式栅极场效晶体管(gate-all-aroundfield-effect transistor,GAAFET)结构和其他类似类型的晶体管结构。半导体结构100通常在集成电路(integrated circuit,IC)中实施。半导体结构100可在IC制造程序的前端(front-end-of-line,FEOL)工艺期间形成。半导体结构100包含钝化层，钝化层用于在制造程序的期间增加保护，如下文将更详细讨论。
半导体结构100被示出为包含基板110。基板110可以n型基板或p型基板实施。举例来说，基板110可由掺杂n型掺杂剂的硅材料(例如，结晶硅)所形成，n型掺杂剂例如包含砷、磷和其他类似掺杂剂。基板110也可掺杂p型掺杂剂，p型掺杂剂例如包含硼和其他类似的掺杂剂。基板110可使用绝缘体上硅(silicon-on-insulator,SOI)结构、蓝宝石上硅(silicon-on-sapphire,SOS)结构、块状(bulk)半导体结构、合金半导体、化合物半导体、锗、各种其他合适的材料及其组合来实施。此外，可在基板110的上方形成源极区和漏极区。在一些实施例中，使用外延生长工艺形成源极区和漏极区，可选择地随后是离子注入工艺。包含n型和p型前驱物材料的任何合适的掺杂材料可用于形成源极区和漏极区，例如磷、磷化氢(phosphine)、硼、镓、铟和其他类似材料。基板110可进一步在其外围包含隔离结构，以防止装置之间的串扰(crosstalk)。
半导体结构100也被示出为包含鳍片122。鳍片122通常由半导体材料所形成，并为电流在半导体结构100中流动提供通路。可使用例如硅(Si)、硅锗(SiGe)、其他合适的导电材料及其组合的材料来形成鳍片122。举例来说，可在鳍片122周围形成一或多个栅极结构，以在FinFET结构中形成单独的晶体管装置。应当理解，图1A中提供的剖面图示出在形成这种栅极结构和其他结构之前的半导体结构100。也就是说，图1A中提供的剖面图示出在制造程序完成之前的制造程序的期间的某个时间点的半导体结构100。
半导体结构100也被示出为包含第一功函数层132。第一功函数层132可以各种不同的方式实施，包含使用各种合适的材料及其组合。第一功函数层132通常用于为半导体装置(例如，晶体管)提供期望的功函数，以控制在半导体结构100内移动电子所需的能量的量。通过使用第一功函数层132控制功函数，例如通过改善操作半导体结构100中的半导体装置所需的临界电压，可提升半导体装置性能。第一功函数层132可为n型金属层(例如，用于NMOS晶体管)，举例来说，其使用例如氮化钛、钽、氮化钽、其他合适的材料及其组合的材料所形成。第一功函数层132也可为p型金属层(例如，用于PMOS晶体管)，举例来说，使用例如氮化钽、氮化钨、钛、氮化钛、其他合适的材料及其组合的材料形成第一功函数层132。也可使用例如铪、锆、钛、钽、铝、金属碳化物(例如，碳化铪、碳化锆、碳化钛、碳化铝等)、铝化物(aluminide)、钌、钯、铂、钴、镍、导电金属氧化物、其他合适的材料及其组合的材料形成第一功函数层132。可微调第一功函数层132的厚度及/或组成以调整功函数的层级。可使用各种合适的沉积工艺形成第一功函数层132，包含物理气相沉积、化学气相沉积、电化学沉积、原子层沉积、其他合适的工艺及其组合。
半导体结构100也被示出为包含第二功函数层142。第二功函数层142通常与第一功函数层132一起用于为半导体装置提供期望的功函数，以控制在半导体结构100内移动电子所需的能量的量。第一功函数层132和第二功函数层142两者的使用可通过使用两种不同的材料来提供额外的功函数控制。应当理解，本文描述的技术广泛地适用于各种半导体结构，并且可使用任意数量的功函数层(或根本不使用功函数层)。如本文所述的两个功函数层的使用仅是范例性的实施方式。通过使用第二功函数层142控制功函数，例如通过改善操作半导体结构100中的半导体装置所需的临界电压，可提升半导体装置性能。第二功函数层142可为n型金属层(例如，用于NMOS晶体管)，举例来说，使用例如氮化钛、钽、氮化钽、其他合适的材料及其组合的材料形成第二功函数层142。第二功函数层142也可为p型金属层(例如，用于PMOS晶体管)，举例来说，使用例如氮化钽、氮化钨、钛、氮化钛、其他合适的材料及其组合的材料形成第二功函数层142。也可使用例如铪、锆、钛、钽、铝、金属碳化物(例如，碳化铪、碳化锆、碳化钛、碳化铝等)、铝化物、钌、钯、铂、钴、镍、导电金属氧化物、其他合适的材料及其组合的材料形成第二功函数层142。可微调第二功函数层142的厚度及/或组成以调整功函数的层级。应当理解，图1A(以及以下一些图)中所示的第一和第二功函数层的形状是非限制性的范例，这些功函数层可各自形成为各种形状中的任何一种，并保持在本公开的范围内。举例来说，虽然第二功函数层142(如图所示)形成为沿着第一功函数层132的表面离散设置的多个岛，在一些其他的实施例中，第二功函数层142可形成为在第一功函数层132的上方的连续(例如，顺应性)层。可使用各种合适的沉积工艺形成第二功函数层142，包含物理气相沉积、化学气相沉积、电化学沉积、原子层沉积、其他合适的工艺及其组合。
半导体结构100也被示出为包含钝化层152。在各种实施例中，钝化层152可为氮化物基的(nitride-based)。在一些实施例中，钝化层152也可作为功函数层(例如，在第一功函数层132和第二功函数层142的上方的第三功函数层，以共同调整采用鳍片122作为其通道的晶体管的临界电压)。钝化层152可使用各种氮化物基金属材料及其组合所形成，例如氮化铝(AlN)、氮化钛(TiN)、氮化硅(SiN)、氮化钽(TaN)、氮化镓(GaN)、氮化镁(Mg3N2)、氮化硼(BN)及其他的含氮金属薄膜。钝化层152通常是取代传统硬掩模层(例如，下文描述的掩模层252)的膜。由于钝化层152的化学组成，使用钝化层152可防止缺陷，例如在抗反射涂层170中及/或在钝化层152的表面上形成气泡(其将在下文讨论)。可使用各种合适的沉积工艺形成钝化层152，包含物理气相沉积(PVD)、化学气相沉积(CVD)、电化学沉积、原子层沉积(ALD)、其他合适的工艺及其组合。在图1A所示的实施例中，使用钝化层152取代分开的硬掩模层。
半导体结构100也被示出为包含抗反射涂层(anti-reflective coating)170，其为可图案化层。举例来说，抗反射涂层170可以底部抗反射涂层(bottom anti-reflectivecoating,BARC)层实施。抗反射涂层170通常用于通过控制反射率来促进光刻工艺。抗反射涂层170可通过仔细选择材料控制抗反射涂层170的折射率以及抗反射涂层170的厚度，以控制反射率。可使用各种材料形成抗反射涂层170，例如氧化硅、氮化硅、氮氧化硅、非结晶(amorphous)碳、氧化钛、氮氧化钛、其他合适的材料及其组合。可使用各种合适的工艺形成抗反射涂层170，例如化学气相沉积、物理气相沉积、电化学沉积、原子层沉积、其他合适的工艺及其组合。
半导体结构100也被示出为包含鳍片124、第一功函数层134、第二功函数层144及钝化层154。这些结构分别与鳍片122、第一功函数层132、第二功函数层142及钝化层152类似或相同。这些结构形成于应用抗反射涂层170的半导体结构100的暗区192中。半导体结构100也被示出为包含未应用抗反射涂层170的开放区194。开放区194被示出为包含鳍片126、第一功函数层136、第二功函数层146、钝化层156、鳍片128、第一功函数层138、第二功函数层148及钝化层158。这些结构也分别与鳍片122、第一功函数层132、第二功函数层142及钝化层152类似或相同。
如本文所公开，通过形成氮化物基钝化层152/154，抗反射涂层170可牢固地附着到氮化物基钝化层152/154。因此，即使蚀刻剂穿透抗反射涂层170，被配置以将形成在开放区194中的鳍片上方的钝化层(例如，156、158)图案化的蚀刻剂也几乎不会与钝化层152/154反应。因此，可以避免上述气泡问题，其可确保半导体结构100的临界电压的精确可控性。在没有气泡问题的情况下，蚀刻剂的窗口(例如，可用的蚀刻剂的数量、每种蚀刻剂的蚀刻条件等)可显著地增加，其可促进半导体结构100的制造。
参照图1B，根据一些实施例示出半导体结构200的范例的剖面图。与图1A所示的实施例相比，半导体结构200在掩模层的上方使用钝化层。半导体结构200通常是鳍式场效晶体管(FinFET)结构。然而，本文描述的方式也可在其他晶体管结构中实施，例如全绕式栅极场效晶体管(GAAFET)结构和其他类似类型的晶体管结构。半导体结构200通常在集成电路(IC)中实施。半导体结构200可在IC制造程序的前端(FEOL)工艺期间形成。半导体结构200包含形成于硬掩模层的上方的钝化层，钝化层用于在制造程序的期间增加保护，如下文将更详细讨论。
半导体结构200被示出为包含基板210。基板210可以n型基板或p型基板实施。举例来说，基板210可由掺杂n型掺杂剂的硅材料(例如，结晶硅)所形成，n型掺杂剂例如包含砷、磷和其他类似掺杂剂。基板210也可掺杂p型掺杂剂，p型掺杂剂例如包含硼和其他类似的掺杂剂。基板210可使用绝缘体上硅SOI)结构、蓝宝石上硅(SOS)结构、块状半导体结构、合金半导体、化合物半导体、锗、各种其他合适的材料及其组合来实施。此外，可在基板210中形成源极区和漏极区。在一些实施例中，使用离子注入工艺形成源极区和漏极区。包含n型和p型前驱物材料的任何合适的掺杂材料可用于形成源极区和漏极区，例如磷、磷化氢、硼、镓、铟和其他类似材料。基板210可进一步在其外围包含隔离结构，以防止装置之间的串扰。
半导体结构200也被示出为包含鳍片222。鳍片222通常由半导体材料所形成，并为电流在半导体结构200中流动提供通路。可使用例如硅(Si)、硅锗(SiGe)、其他合适的导电材料及其组合的材料来形成鳍片222。举例来说，可在鳍片222周围形成一或多个栅极结构，以在FinFET结构中形成单独的晶体管装置。应当理解，图1B中提供的剖面图示出在形成这种栅极结构和其他结构之前的半导体结构200。也就是说，图1B中提供的剖面图示出在制造程序完成之前的制造程序的期间的某个时间点的半导体结构200。
半导体结构200也被示出为包含第一功函数层232。第一功函数层232可以各种不同的方式实施，包含使用各种合适的材料及其组合。第一功函数层232通常用于为半导体装置(例如，晶体管)提供期望的功函数，以控制在半导体结构200内移动电子所需的能量的量。通过使用第一功函数层232控制功函数，例如通过改善操作半导体结构200中的半导体装置所需的临界电压，可提升半导体装置性能。第一功函数层232可为n型金属层(例如，用于NMOS晶体管)，举例来说，其使用例如氮化钛、钽、氮化钽、其他合适的材料及其组合的材料所形成。第一功函数层232也可为p型金属层(例如，用于PMOS晶体管)，举例来说，使用例如氮化钽、氮化钨、钛、氮化钛、其他合适的材料及其组合的材料形成第一功函数层232。也可使用例如铪、锆、钛、钽、铝、金属碳化物(例如，碳化铪、碳化锆、碳化钛、碳化铝等)、铝化物、钌、钯、铂、钴、镍、导电金属氧化物、其他合适的材料及其组合的材料形成第一功函数层232。可微调第一功函数层232的厚度及/或组成以调整功函数的层级。可使用各种合适的沉积工艺形成第一功函数层232，包含物理气相沉积、化学气相沉积、电化学沉积、原子层沉积、其他合适的工艺及其组合。
半导体结构200也被示出为包含第二功函数层242。第二功函数层242通常与第一功函数层232一起用于为半导体装置提供期望的功函数，以控制在半导体结构200内移动电子所需的能量的量。第一功函数层232和第二功函数层242两者的使用可通过使用两种不同的材料来提供额外的功函数控制。应当理解，本文描述的技术广泛地适用于各种半导体结构，并且可使用任意数量的功函数层(或根本不使用功函数层)。如本文所述的两个功函数层的使用仅是范例性的实施方式。通过使用第二功函数层242控制功函数，例如通过改善操作半导体结构200中的半导体装置所需的临界电压，可提升半导体装置性能。第二功函数层242可为n型金属层(例如，用于NMOS晶体管)，举例来说，使用例如氮化钛、钽、氮化钽、其他合适的材料及其组合的材料形成第二功函数层242。第二功函数层242也可为p型金属层(例如，用于PMOS晶体管)，举例来说，使用例如氮化钽、氮化钨、钛、氮化钛、其他合适的材料及其组合的材料形成第二功函数层242。也可使用例如铪、锆、钛、钽、铝、金属碳化物(例如，碳化铪、碳化锆、碳化钛、碳化铝等)、铝化物、钌、钯、铂、钴、镍、导电金属氧化物、其他合适的材料及其组合的材料形成第二功函数层242。可微调第二功函数层242的厚度及/或组成以调整功函数的层级。应当理解，图1B(以及以下一些图)中所示的第一和第二功函数层的形状是非限制性的范例，这些功函数层可各自形成为各种形状中的任何一种，并保持在本公开的范围内。举例来说，虽然第二功函数层242(如图所示)形成为沿着第一功函数层232的表面离散设置的多个岛，在一些其他的实施例中，第二功函数层242可形成为在第一功函数层232的上方的连续(例如，顺应性)层。可使用各种合适的沉积工艺形成第二功函数层242，包含物理气相沉积、化学气相沉积、电化学沉积、原子层沉积、其他合适的工艺及其组合。
半导体结构200也被示出为包含掩模层252。可使用包含金属和金属化合物的各种材料形成掩模层252，例如氧化铝、氧化钛、氧化硅、氧化钽、氧化镓、其他合适的材料及其组合。可使用各种合适的沉积工艺形成掩模层252，包含物理气相沉积、化学气相沉积、电化学沉积、原子层沉积、其他合适的工艺及其组合。在一些实施例中，掩模层252是在蚀刻步骤的期间保护鳍片222的硬掩模层。举例来说，硬掩模相比于较软的掩模更适合用于涉及强蚀刻剂的湿式蚀刻工艺。这些强蚀刻剂可穿透抗反射涂层(下文讨论)并与掩模层252产生化学反应。这种化学反应可产生附着到抗反射涂层270上的金属副产物，从而形成一或多个泡(气泡缺陷)。这些缺陷会在半导体结构200内产生偏离目标的(off-target)功函数，以及其他不良的影响。
为了帮助解决这些问题，半导体结构200也被示出为包含钝化层262，钝化层262可为氮化物基的。这种氮化物基钝化层262可在制造过程的期间保护鳍片222(以及第一功函数层232和第二功函数层242)。可使用例如含氮等离子体处理及/或热处理工艺形成钝化层262，以在掩模层252的上方形成含氮的钝化层或结晶。举例来说，钝化层262可包含氮化物基材料，例如氮化铝(AlN)、氮化钛(TiN)、氮化硅(SiN)、氮化钽(TaN)、氮化镓(GaN)、氮化镁(Mg3N2)、氮化硼(BN)及其他的含氮金属薄膜。钝化层262通常是形成于掩模层252的顶部之上的膜，以防止在制造过程的期间形成如上所述的气泡以及其他不良的影响。钝化层262的使用可提供与钝化层152(及154～158)可提供的类似的优点，因此不再重复讨论。
半导体结构200也被示出为包含抗反射涂层270，其为可图案化层。举例来说，抗反射涂层270可以底部抗反射涂层(BARC)层实施。抗反射涂层270通常用于通过控制反射率来促进光刻工艺。抗反射涂层270可通过仔细选择材料控制抗反射涂层270的折射率以及抗反射涂层270的厚度，以控制反射率。可使用各种材料形成抗反射涂层270，例如氧化硅、氮化硅、氮氧化硅、非结晶碳、氧化钛、氮氧化钛、其他合适的材料及其组合。可使用各种合适的工艺形成抗反射涂层270，例如化学气相沉积、物理气相沉积、电化学沉积、原子层沉积、其他合适的工艺及其组合。
半导体结构200也被示出为包含鳍片224、第一功函数层234、第二功函数层244、掩模层254及钝化层264。这些结构分别与鳍片222、第一功函数层232、第二功函数层242、掩模层252及钝化层262类似或相同。这些结构形成于应用抗反射涂层270的半导体结构200的暗区292中。半导体结构200也被示出为包含未应用抗反射涂层270的开放区294。开放区294被示出为包含鳍片226、第一功函数层236、第二功函数层246、掩模层256、钝化层266、鳍片228、第一功函数层238、第二功函数层248、掩模层258及钝化层268。这些结构也分别与鳍片122、第一功函数层132、第二功函数层142及钝化层152类似或相同。
现在参照图2A，根据一些实施例示出用于制造半导体结构100的范例性工艺10的流程图。图2B～图2D是根据各种实施例示出在工艺10的各种操作中的半导体结构100的剖面。工艺10通常用于防止在半导体结构100的制造期间可能形成的缺陷。举例来说，当在现有技术中使用例如氧化铝掩模层的硬掩模层时，在湿式蚀刻工艺的期间，抗反射涂层170和这种氧化物基硬掩模层之间可能发生化学反应。这些化学反应会导致不良的缺陷，例如起泡和气泡缺陷。工艺10通常涉及使用钝化层取代这样的硬掩模层来形成，以防止这样的化学反应和相关的缺陷。
应注意的是，工艺10仅为范例，并非用以限制本公开。因此可以理解，可在图2A的工艺10之前、期间和之后提供额外的操作，并且一些其他的操作在本文中可仅简要描述。举例来说，在工艺10之前，可在从基板突出的鳍片的(例如，中心)部分的上方形成虚设(dummy)栅极结构。接着，可将鳍片的非重叠部分移除，以形成源极/漏极凹槽，其使得源极/漏极结构能够分别从源极/漏极凹槽外延生长。接着，在源极/漏极结构的上方形成层间电介质(interlayer dielectric,ILD)。接着，将虚设栅极结构移除，以形成栅极沟槽，其暴露先前覆盖的鳍片部分。可执行将在下文讨论的工艺10的操作，以在栅极沟槽的上方形成各种部件。
在操作11中，将钝化层形成为与鳍片相邻(图2B)。如图2B所示，钝化层152形成为与鳍片122相邻。钝化层152也形成为与第一功函数层132和第二功函数层142相邻。在图2B中也示出，钝化层154形成为与鳍片124相邻，钝化层156形成为与鳍片126形成，钝化层158形成为与鳍片128相邻。可使用各种合适的沉积工艺形成钝化层152、钝化层154、钝化层156及钝化层158，包含物理气相沉积、化学气相沉积、电化学沉积、原子层沉积、其他合适的工艺及其组合。可使用各种合适的材料及其组合形成钝化层152、钝化层154、钝化层156及钝化层158，例如氮化铝、氮化钛、氮化硅、氮化钽、氮化镓、氮化镁和氮化硼和其他合适的材料。钝化层152、钝化层154、钝化层156及钝化层158通常取代可以其他方式使用的传统的硬掩模层(例如，氧化铝层)。
在操作12中，将抗反射涂层形成为与钝化层相邻(图2B)。如图2B所示，抗反射涂层170形成为在半导体结构100的暗区192中与钝化层152与钝化层154相邻，但不在半导体结构100的开放区194中。在一些实施例中，抗反射涂层170是BARC层。可使用各种材料形成抗反射涂层170，例如氧化硅、氮化硅、氮氧化硅、非结晶碳、氧化钛、氮氧化钛、其他合适的材料及其组合。可使用各种合适的工艺形成抗反射涂层170，例如化学气相沉积、物理气相沉积、电化学沉积、原子层沉积、其他合适的工艺及其组合。抗反射涂层170通常用于通过控制反射率来促进光刻工艺。抗反射涂层170可通过仔细选择材料控制抗反射涂层170的折射率以及抗反射涂层170的厚度，以控制反射率，这取决于预期的应用。
在操作13中，将抗反射涂层暴露于蚀刻剂(图2C)。如图2C所示，蚀刻剂180施加于半导体结构100的暗区192和开放区194上。蚀刻剂180可为各种不同类型的蚀刻剂，包含湿式蚀刻剂溶液(例如氯化氢水溶液)以及其他类型的蚀刻剂(例如氢氟酸、磷酸、硫酸、过氧化氢和氢氧化铵)。高强度光可与操作13中的其他光刻操作一起使用。如图2C所示，当开放区194暴露于蚀刻剂180时，分别将钝化层156与钝化层158从鳍片126与鳍片128移除。在一些实施例中，也可在操作13中将第二功函数层146与第二功函数层148移除。然而，在暗区192中，钝化层152与钝化层154在操作13中可保持实质上完整，因为它们受到抗反射涂层170的保护。此外，通过形成氮化物基钝化层152与钝化层154，抗反射涂层170可牢固地附着于钝化层152与钝化层154上，这使得蚀刻剂180难以与钝化层152与钝化层154反应。
在操作14中，将抗反射涂层移除(图2D)。如图2D所示，抗反射涂层170已从暗区192移除。可使用各种合适的工艺将抗反射涂层170移除，包含干式蚀刻工艺、湿式蚀刻工艺、灰化工艺及其各种组合。此外，各种不同类型的蚀刻剂可用于在操作14中将抗反射涂层170移除。在操作14中将抗反射涂层170移除之后，钝化层152和钝化层154通常保持完整，没有由于其与蚀刻剂180的化学反应而可能发生的缺陷。
现在参照图3A，根据一些实施例示出用于制造半导体结构200的范例性工艺20的流程图。图3B～图3G是根据各种实施例示出在工艺20的各种操作中的半导体结构200的剖面。工艺20通常用于防止在半导体结构200的制造期间可能形成的缺陷。举例来说，当在现有技术中使用例如氧化铝掩模层的硬掩模层时，在湿式蚀刻工艺的期间，抗反射涂层170和这种氧化物基硬掩模层之间可能发生化学反应。这些化学反应会导致不良的缺陷，例如起泡和气泡缺陷。工艺20通常涉及在氧化物基硬掩模层的上方形成氮化物基钝化层，以防止这样的化学反应和相关的缺陷。
应注意的是，工艺20仅为范例，并非用以限制本公开。因此可以理解，可在图3A的工艺20之前、期间和之后提供额外的操作，并且一些其他的操作在本文中可仅简要描述。举例来说，在工艺20之前，可在从基板突出的鳍片的(例如，中心)部分的上方形成虚设栅极结构。接着，可将鳍片的非重叠部分移除，以形成源极/漏极凹槽，其使得源极/漏极结构能够分别从源极/漏极凹槽外延生长。接着，在源极/漏极结构的上方形成层间电介质(ILD)。接着，将虚设栅极结构移除，以形成栅极沟槽，其暴露先前覆盖的鳍片部分。可执行将在下文讨论的工艺20的操作，以在栅极沟槽的上方形成各种部件。
在操作21中，将掩模层形成为与鳍片相邻(图3B)。如图3B所示，掩模层252形成为与鳍片222相邻。掩模层252也形成为与第一功函数层232和第二功函数层242相邻。在图3B中也示出，掩模层254形成为与鳍片224相邻，掩模层256形成为与鳍片226相邻，并且掩模层258形成为与鳍片228相邻。可使用各种合适的沉积工艺形成掩模层252、掩模层254、掩模层256及掩模层258，包含物理气相沉积(PVD)、化学气相沉积(CVD)、电化学沉积、原子层沉积(ALD)、其他合适的工艺及其组合。可使用各种材料形成掩模层252、掩模层254、掩模层256及掩模层258，包含金属和金属化合物，例如氧化铝、氧化钛、氧化硅、氧化钽、氧化镓、其他合适的材料及其组合。掩模层252、掩模层254、掩模层256及掩模层258通常在各种蚀刻操作的期间保护鳍片222、鳍片224、鳍片226及鳍片228。
在操作22中，将氮化物基的钝化层形成为与掩模层相邻(图3C)。如图3C所示，钝化层262形成为与掩模层252相邻。在图3C中还示出，钝化层264形成为与掩模层254相邻，钝化层266形成为与掩模层256相邻，而钝化层268形成为与掩模层258相邻。可使用例如等离子体处理及/或热处理的工艺形成钝化层262、钝化层264、钝化层266和钝化层268，以在掩模层252、掩模层254、掩模层256和掩模层258的相应的表面的上方形成含氮(N2)钝化层或结晶。通过调整等离子体处理及/或热处理的条件，这样的钝化层262至268可具有实质上薄的厚度，其不大于约20埃
Figure BDA0003748960180000141
可使用各种合适的材料及其组合形成钝化层262、钝化层264、钝化层266和钝化层268，例如氮化铝、氮化钛、氮化硅、氮化钽、氮化镓、氮化镁、氮化硼、其他含氮的金属薄膜或其他合适的材料。钝化层262、钝化层264、钝化层266和钝化层268通常是用于防止在制造过程中形成气泡和其他不良的影响的膜。
在操作23中，将抗反射涂层形成为与钝化层相邻(图3D)。如图3D所示，抗反射涂层270形成为与在半导体结构200的暗区292中的钝化层262和钝化层264相邻，但不在半导体结构200的开放区294中。在一些实施例中，抗反射涂层270是BARC层。可使用各种材料形成抗反射涂层270，例如氧化硅、氮化硅、氮氧化硅、非结晶碳、氧化钛、氮氧化钛、其他合适的材料及其组合。可使用各种合适的工艺形成抗反射涂层270，例如化学气相沉积、物理气相沉积、电化学沉积、原子层沉积、其他合适的工艺及其组合。抗反射涂层270通常用于通过控制反射率来促进光刻工艺。取决于预期的应用，抗反射涂层270可通过仔细选择材料控制抗反射涂层270的折射率以及抗反射涂层270的厚度，以控制反射率。
在操作24中，将抗反射涂层暴露于蚀刻剂(图3E)。如图3E所示，蚀刻剂280施加于半导体结构200的暗区292和开放区294的上方。蚀刻剂280可为各种不同类型的蚀刻剂，包含湿式蚀刻剂溶液(例如氯化氢水溶液)以及其他类型的蚀刻剂(例如氢氟酸、磷酸、硫酸、过氧化氢和氢氧化铵)。高强度光可与操作24中的其他光刻操作一起使用。如图3E所示，当开放区294暴露于蚀刻剂280时，分别将掩模层256、钝化层266、掩模层258和钝化层268从鳍片226和鳍片228移除。在一些实施例中，也可在操作24中将第二功函数层246与第二功函数层248移除。然而，在暗区292中，钝化层262与钝化层264在操作24中可保持实质上完整，因为它们受到抗反射涂层270的保护。此外，通过形成氮化物基钝化层262与钝化层264，抗反射涂层270可牢固地附着于钝化层262与钝化层264上，这使得蚀刻剂280难以与钝化层262与钝化层264反应。
在操作25中，将抗反射涂层移除(图3F)。如图3F所示，抗反射涂层270已从暗区292移除。可使用各种合适的工艺将抗反射涂层270移除，包含干式蚀刻工艺、湿式蚀刻工艺、灰化工艺及其各种组合。此外，各种不同类型的蚀刻剂可用于在操作25中将抗反射涂层270移除。在操作25中将抗反射涂层270移除之后，掩模层252、钝化层262、掩模层254和钝化层264通常保持完整，没有由于蚀刻剂280与抗反射涂层270的化学反应而可能发生的缺陷。
在操作26中，将钝化层移除(图3G)。如图3G所示，钝化层262和钝化层264已被移除。可使用各种合适的工艺将钝化层262和钝化层264移除，包含干式蚀刻工艺、湿式蚀刻工艺及其各种组合。此外，各种不同类型的蚀刻剂可用于在操作26中将钝化层262和钝化层264移除。在操作26中将钝化层262和钝化层264移除之后，掩模层252和掩模层254在剩余的制造过程中继续分别保护鳍片222和鳍片224。然而，在工艺20中钝化层262和钝化层264的使用防止出现气泡缺陷和其他不良的影响。
本公开的一种实施方式是一种制造半导体结构的方法。此方法包含将掩模层形成为与鳍片相邻，将钝化层形成为与掩模层相邻，将抗反射涂层形成为与钝化层相邻，将抗反射涂层暴露于蚀刻剂，将抗反射涂层移除，以及将钝化层移除。
本公开的另一种实施方式是另一种制造半导体结构的方法。此方法包含将钝化层形成为与鳍片相邻，将抗反射涂层形成为与钝化层相邻，将抗反射涂层暴露于蚀刻剂，以及将抗反射涂层移除。
本公开的又一种实施方式是又一种制造半导体结构的方法。此方法包含将氮化铝层形成为与鳍片相邻，将抗反射涂层形成为与氮化铝层相邻，将抗反射涂层暴露于蚀刻剂，以及将抗反射涂层移除。
本公开的一些实施例包含一种半导体结构的制造方法。半导体结构的制造方法包含以下步骤。在基板的上方形成第一鳍片及第二鳍片。在第一鳍片及第二鳍片的上方形成一或多个功函数层。在一或多个功函数层的上方形成氮化物基金属膜。以可图案化层覆盖第一鳍片。将氮化物基金属膜的第二部分从第二鳍片移除，并在第一鳍片的上方留下实质上完整的氮化物基金属膜的第一部分。
在一些实施例中，可图案化层包含抗反射涂层。
在一些实施例中，氮化物基金属膜包含选自由以下材料所组成的群组：氮化铝、氮化钛、氮化硅、氮化钽、氮化镓、氮化镁、氮化硼及其组合。
在一些实施例中，氮化物基金属膜与一或多个功函数层的至少一层接触。
在一些实施例中，氮化物基金属膜与设置于一或多个功函数层的上方的氧化物基金属膜接触。
在一些实施例中，半导体结构的制造方法还包含对氧化物基金属膜进行含氮等离子体处理及/或热处理，以形成氮化物基金属膜。
在一些实施例中，半导体结构的制造方法还包含将氮化物基金属膜从第一鳍片移除。
在一些实施例中，氧化物基金属膜包含选自由以下材料所组成的群组：氧化铝、氧化钛、氧化硅、氧化钽、氧化镓及其组合。
在一些实施例中，氮化物基金属膜的厚度不大于约20埃。
本公开的一些实施例包含一种半导体结构的制造方法。半导体结构的制造方法包含以下步骤。通过分别形成第一栅极沟槽与第二栅极沟槽以暴露第一鳍片的一部分与第二鳍片的一部分。在第一栅极沟槽与第二栅极沟槽的上方形成至少一功函数金属。在第一栅极沟槽与第二栅极沟槽的上方形成氧化物基金属膜。对氧化物基金属膜进行处理，以在氧化物基金属膜的表面的上方形成氮化物基金属膜。将可图案化层附着到氮化物基金属膜的第一部分。氮化物基金属膜的第二部分与氧化物基金属膜的第二部分从第二栅极沟槽移除，并在第一栅极沟槽的上方留下实质上完整的氮化物基金属膜的第一部分。
在一些实施例中，半导体结构的制造方法还包含将氮化物基金属膜的第一部分从第一栅极沟槽移除。
在一些实施例中，氮化物基金属膜包含选自由以下材料所组成的群组：氮化铝、氮化钛、氮化硅、氮化钽、氮化镓、氮化镁、氮化硼及其组合。
在一些实施例中，氧化物基金属膜包含选自由以下材料所组成的群组：氧化铝、氧化钛、氧化硅、氧化钽、氧化镓及其组合。
在一些实施例中，氮化物基金属膜的厚度不大于约20埃。
在一些实施例中，可图案化层包含抗反射涂层。
在一些实施例中，对氧化物基金属膜进行处理的步骤还包含进行含氮等离子体处理及/或热处理。
本公开的一些实施例包含一种半导体结构的制造方法。半导体结构的制造方法包含以下步骤。通过分别形成第一栅极沟槽与第二栅极沟槽以暴露第一鳍片的一部分与第二鳍片的一部分。在第一栅极沟槽与第二栅极沟槽的上方形成至少一功函数金属。在第一栅极沟槽与第二栅极沟槽的上方形成氮化物基金属膜。将可图案化层附着到氮化物基金属膜的第一部分。将氮化物基金属膜的第二部分从第二栅极沟槽移除，并在第一栅极沟槽的上方留下实质上完整的氮化物基金属膜的第一部分。
在一些实施例中，氮化物基金属膜包含选自由以下材料所组成的群组：氮化铝、氮化钛、氮化硅、氮化钽、氮化镓、氮化镁、氮化硼及其组合。
在一些实施例中，可图案化层包含抗反射涂层。
在一些实施例中，氮化物基金属膜与至少一功函数金属接触。
前述内文概述了许多实施例的部件，使本技术领域中技术人员可以从各个方面更佳地了解本公开。本技术领域中技术人员应可理解，且可轻易地以本公开为基础来设计或修饰其他工艺及结构，并以此达到相同的目的及/或达到与在此介绍的实施例等相同的优点。本技术领域中技术人员也应了解这些相等的结构并未背离本公开的发明精神与范围。在不背离本公开的发明精神与范围的前提下，可对本公开进行各种改变、置换或修改。

Claims (1)

1.一种半导体结构的制造方法，包括：
在基板的上方形成第一鳍片及第二鳍片；
在所述第一鳍片及所述第二鳍片的上方形成一或多个功函数层；
在所述一或多个功函数层的上方形成氮化物基金属膜；
以可图案化层覆盖所述第一鳍片；以及
将所述氮化物基金属膜的第二部分从所述第二鳍片移除，并在所述第一鳍片的上方留下实质上完整的所述氮化物基金属膜的第一部分。
CN202210837071.1A 2021-08-05 2022-07-15 半导体结构的制造方法 Pending CN115472568A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17/395,157 2021-08-05
US17/395,157 US11996340B2 (en) 2021-08-05 2021-08-05 Passivation layer for protecting semiconductor structures

Publications (1)

Publication Number Publication Date
CN115472568A true CN115472568A (zh) 2022-12-13

Family

ID=84367571

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210837071.1A Pending CN115472568A (zh) 2021-08-05 2022-07-15 半导体结构的制造方法

Country Status (3)

Country Link
US (1) US11996340B2 (zh)
CN (1) CN115472568A (zh)
TW (1) TW202307970A (zh)

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101851199B1 (ko) * 2011-12-28 2018-04-25 삼성전자주식회사 질화된 게이트 절연층을 포함하는 반도체 소자 및 그 제조 방법
US10453844B2 (en) * 2017-12-06 2019-10-22 International Business Machines Corporation Techniques for enhancing vertical gate-all-around FET performance
US11069564B2 (en) * 2019-04-09 2021-07-20 International Business Machines Corporation Double metal patterning
US11335770B2 (en) * 2020-05-28 2022-05-17 Winbond Electronics Corp. Semiconductor isolation structures having different configurations in different device regions and method of forming the same

Also Published As

Publication number Publication date
US11996340B2 (en) 2024-05-28
US20230039596A1 (en) 2023-02-09
TW202307970A (zh) 2023-02-16

Similar Documents

Publication Publication Date Title
US9455325B2 (en) Fin field-effect transistors having controlled fin height
CN107123680B (zh) 鳍式场效应晶体管及其制造方法
US9349831B2 (en) Integrated circuit device with well controlled surface proximity and method of manufacturing same
CN108122980B (zh) 半导体装置与半导体装置形成方法
CN107919327B (zh) 半导体结构及其形成方法
CN109216354A (zh) 金属栅极结构切割工艺
US11652005B2 (en) Semiconductor device with cut metal gate and method of manufacture
US20080303060A1 (en) Semiconductor devices and methods of manufacturing thereof
US11348839B2 (en) Method of manufacturing semiconductor devices with multiple silicide regions
KR101491301B1 (ko) 반도체 디바이스의 격리 구조물
US20230343648A1 (en) Semiconductor Device and Method
CN113745223B (zh) 半导体器件及其形成方法
CN113764351B (zh) 半导体器件和制造方法
CN115472568A (zh) 半导体结构的制造方法
US11515403B2 (en) Semiconductor device and method
TWI814794B (zh) 形成半導體裝置的方法
US11798939B2 (en) Fin field effect transistor (FinFET) device with protection layer
CN109461657B (zh) 用于晶体管的基板接点
CN107591367B (zh) 半导体结构的制造方法
CN110571190B (zh) 接触插塞的形成方法和刻蚀方法
US20230047598A1 (en) Semiconductor devices and methods of manufacture
TWI521709B (zh) 半導體結構及積體電路之製造方法
DE102023105499A1 (de) Transistorkontakte und verfahren zum bilden derselben

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication