JP2016518723A5

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Info

Publication number: JP2016518723A5
Application number: JP2016512988A
Authority: JP
Filing date: 2014-05-05
Publication date: 2017-06-08

Claims

半導体デバイスであって、
ＩＩＩ−Ｎ半導体材料を含む基板と、
前記基板上に配置されるＩＩＩ−Ｎ半導体材料の低欠陥層と、
前記低欠陥層上に配置されるＩＩＩ−Ｎ半導体材料の障壁層と、
ガリウム窒化物電界効果トランジスタ（ＧａＮＦＥＴ）であって、
前記障壁層の上に配置されるゲートと、
前記低欠陥層の上に配置されるドレインコンタクトと、
前記低欠陥層の上に配置されるソースコンタクトと、
を含む、前記ＧａＮＦＥＴと、
前記ゲートと同じ構造を有する、前記障壁層の上に配置されるゲート隔離構造であって、前記半導体デバイスの第１の領域を前記半導体デバイスの第２の領域から電気的に隔離するように動作し得る、前記ゲート隔離構造と、
を含む、半導体デバイス。
請求項１に記載の半導体デバイスであって、
前記ゲート隔離構造が前記ゲートと連続的である、半導体デバイス。
請求項１に記載の半導体デバイスであって、
前記ゲート隔離構造が前記ゲートから離れている、半導体デバイス。
請求項１に記載の半導体デバイスであって、
前記第１の領域が前記ドレインコンタクトと連続的であり、前記第２の領域が前記ソースコンタクトと連続的である、半導体デバイス。
請求項１に記載の半導体デバイスであって、
第２のＧａＮＦＥＴを更に含み、
前記ＧａＮＦＥＴが第１のＧａＮＦＥＴであり、前記第１の領域が前記第１のＧａＮＦＥＴと連続的であり、前記第２の領域が前記第２のＧａＮＦＥＴと連続的である、半導体デバイス。
請求項１に記載の半導体デバイスであって、
隔離構造を更に含み、
前記ゲート隔離構造が、前記隔離構造まで延在して前記隔離構造に部分的に重なる、半導体デバイス。
請求項１に記載の半導体デバイスであって、
前記ゲート隔離構造が入力／出力（Ｉ／Ｏ）構造を囲む、半導体デバイス。
請求項１に記載の半導体デバイスであって、
前記ゲート隔離構造が前記ＧａＮＦＥＴを囲む、半導体デバイス。
請求項１に記載の半導体デバイスであって、
前記ゲート隔離構造が金属ゲート層を含む、半導体デバイス。
請求項１に記載の半導体デバイスであって、
前記ゲート隔離構造が、ＩＩＩ−Ｎ半導体材料の半導体ゲート層を含む、半導体デバイス。
半導体デバイスを形成する方法であって、
ＩＩＩ−Ｎ半導体材料を含む基板を提供する工程と、
前記基板上にＩＩＩ−Ｎ半導体材料の低欠陥層を形成する工程と、
前記低欠陥層上にＩＩＩ−Ｎ半導体材料の障壁層を形成する工程と、
ＧａＮＦＥＴを形成する工程であって、
前記障壁層の上にゲートを形成する工程と、
前記低欠陥層の上にドレインコンタクトを形成する工程と、
前記低欠陥層の上にソースコンタクトを形成する工程と、
を含むプロセスにより、前記ＧａＮＦＥＴを形成する工程と、
前記ゲートと同時に前記障壁層の上にゲート隔離構造を形成する工程であって、前記ゲート隔離構造が、前記半導体デバイスの第１の領域を前記半導体デバイスの第２の領域から電気的に隔離するように動作し得る工程と、
を含む、方法。
請求項１１に記載の方法であって、
前記ゲート隔離構造が前記ゲートと連続的である、方法。
請求項１１に記載の方法であって、
前記ゲート隔離構造が前記ゲートから離れている、方法。
請求項１１に記載の方法であって、
前記第１の領域が前記ドレインコンタクトと連続的であり、前記第２の領域が前記ソースコンタクトと連続的である、方法。
請求項１１に記載の方法であって、
第２のＧａＮＦＥＴを形成する工程を更に含み、
前記ＧａＮＦＥＴが第１のＧａＮＦＥＴであり、
前記第１の領域が前記第１のＧａＮＦＥＴと連続的であり、前記第２の領域が前記第２のＧａＮＦＥＴと連続的である、方法。
請求項１１に記載の方法であって、
隔離構造を形成する工程を更に含み、
前記ゲート隔離構造が、前記隔離構造まで延在して前記隔離構造に重なるように形成される、方法。
請求項１１に記載の方法であって、
前記ゲート隔離構造が入力／出力（Ｉ／Ｏ）構造を囲む、方法。
請求項１１に記載の方法であって、
前記ゲート隔離構造が前記ＧａＮＦＥＴを囲む、方法。
請求項１１に記載の方法であって、
前記ゲート隔離構造を形成する前記工程が、金属ゲート層を形成することを含む、方法。
請求項１１に記載の方法であって、
前記ゲート隔離構造を形成する前記工程が、ＩＩＩ−Ｎ半導体材料の半導体ゲート層を形成することを含む、方法。