JP2016118664A - 表示装置用の駆動回路および表示装置 - Google Patents

Abstract

【課題】低消費電力化およびベゼル幅の低減化を実現できる表示装置用の駆動回路および表示装置を得る。【解決手段】外部クロックに従って、活性化するゲートラインごとに順々にパルスを出力するシフトレジスタ部（１０）と、外部クロックおよびシフトレジスタから出力されるパルスに応じて、複数のゲート線のそれぞれを駆動する複数段のゲートドライバ部（２０）とを備え、シフトレジスタ部は、連続する２以上のゲート線に対応するゲートドライバ部に対して、１つのシフトレジスタを共用化し、１つのシフトレジスタは、２以上のゲート線を活性化する期間に相当する第１活性化期間に渡ってパルスを出力し、それぞれのゲートドライバ部は、周期が同じで位相が異なる個別のクロック信号により特定される個別活性化期間において、自身のゲート線を活性化する。【選択図】図１

Description

本発明は、液晶表示装置あるいは有機ＥＬ表示装置の駆動回路に関し、特に、低消費電力化およびベゼル幅の低減化を実現するゲート線のパーシャル駆動回路技術に関する。

近年、酸化物半導体をバックプレーンＴＦＴに採用した、ＴＶや携帯／スマートフォンが商品化されるに至っている。酸化物半導体は、オフリーク特性が良好であり、リフレッシュレートを低周波化することで、低消費電力化が可能である。ローリフレッシュレート（Ｌｏｗ Ｒｅｆｒｅｓｈ Ｒａｔｅ：ＬＲＲ）技術には、以下の２つがある。

（１）フルスクリーンＬＲＲ
前画面と今度表示しようとする画面のビデオデータが同じ場合を検出して、映像データ書き込みレート（リフレッシュレート）を低下させる方法である。この技術は、静止画像表示の場合に有効であり、通常、６０Ｈｚ動作から１０Ｈｚ以下のレートに低下させる。この場合、パネル駆動アルゴリズムを変える必要はあるが、パネル内部の回路を変える必要はない。

（２）パーシャルＬＲＲ
ゲート線毎に前画面データとの差異を検出して、異なる場合にのみ映像データを書き込む方法である。ほとんど静止画であるが、部分的にリフレッシュする必要がある画像の場合に有効である。この場合、パネル駆動アルゴリズムおよびパネル内部の回路（ゲート線駆動回路）を変える必要がある。パーシャルＬＲＲ回路を搭載した商品は、まだ市場には出回っておらず、現在、各社において、信頼性ある回路技術が開発されつつあるところと考えられる。

また、ＬＲＲ駆動にすることで、ビデオデータを書き込まない時間にタッチ検出を行うことが可能となる。この結果、より小さいポイントの検出（Ｐｅｎ先認識など）や、これまでＳ／Ｎ比が取れなかったものでの検出が可能となり、より快適なユーザインタフェース機能を提供できる。

図６は、ゲート線を部分的に駆動する従来のパーシャル駆動回路の構成図である。図６に示した従来のパーシャル駆動回路は、それぞれのゲート線ごとに、シフトレジスタ回路とゲートドライバ回路とが、１対１に対応している。

また、図７は、シフトレジスタの駆動方法に関する従来技術を示した説明図である（例えば、特許文献１参照）。図７の構成によれば、１つのシフトレジスタ回路列をスタート（ＳＷ１）〜エンド（ＳＲ５８）まで使用し、その後、同一のシフトレジスタ回路列を逆方向（ＳＲ５８→ＳＲ５９→ＳＲ６０→・・・→ＳＲ１１８）に駆動している。

従って、このような構成を利用することで、以下のような２点のメリットを得ることができる。
（１）シフト方向を切り替える（双方向）ことで、同一のシフトレジスタ回路を複数回使用することができる。
（２）従来と同様にゲート線を所定の電圧レベルで順次駆動する機能を有しながら、比較的簡単な方法によって、シフトレジスタ回路や他の回路（デコード回路、出力レベルシフト回路）を複数の出力チャンネルで共有することができる。

この結果、回路数を従来に比べて大幅に削減でき、チップサイズを大幅に縮小させることができるとともに、製造コストの低減やチップサイズの小型化を図ることができる。

特開２００２−２７８４９４号公報

しかしながら、従来技術には、以下のような課題がある。
部分的にゲート線を駆動するパーシャル駆動機能は、図６のような構成により、シフトレジスタ回路の出力をゲートドライバ信号に送るか否かを制御するＯＥ（Ｏｕｔｐｕｔ Ｅｎａｂｌｅ）信号を用意する方法で制御できる。

しかしながら、従来のノーマル駆動を行う回路構成と比較すると、パーシャル駆動を実現するためには、図６に示した回路では、回路数、制御信号線（Ｖｓｔ、ＣＬＫｃ、ＣＬＫｇ）が多くなる。従って、駆動消費電力が大きくなるとともに、ベゼル幅も大きくなり、コスト増につながる結果となっていた。

また、図７に示した従来のシフトレジスタ回路は、必要なゲート線のみを活性化したり、不活性化したりする機能はなく、パーシャル駆動には適用できなかった。

すなわち、必要な部分のみをパーシャル駆動させるためには、シフトレジスタ回路とゲートドライバ回路をゲートラインごとに構成することで実現できるものの、以下の点が課題となっていた。
（課題１）回路数、信号数の増加に伴い、消費電力が増加してしまう。
（課題２）回路構成数が増加することで、ベゼル幅が、例えば、１．５倍〜２倍程度、増加してしまう。

本発明は、前記のような課題を解決するためになされたものであり、低消費電力化およびベゼル幅の低減化を実現できる表示装置用の駆動回路および表示装置を得ることを目的とする。

本発明に係る表示装置用の駆動回路は、外部クロックに従って、活性化するゲートラインごとに順々にパルスを出力するシフトレジスタ部と、外部クロックおよびシフトレジスタから出力されるパルスに応じて、複数のゲート線のそれぞれを駆動する複数段のゲートドライバ部とを備え、複数のゲート線のパーシャル駆動が可能な表示装置用の駆動回路であって、シフトレジスタ部は、連続する２以上のゲート線に対応するゲートドライバ部に対して、１つのシフトレジスタを共用化し、１つのシフトレジスタは、２以上のゲート線を活性化する期間に相当する第１活性化期間に渡ってパルスを出力し、複数段のゲートドライバ部のうち、２以上のゲート線に対応するそれぞれのゲートドライバ部は、周期が同じで位相が異なる個別のクロック信号により特定される個別活性化期間において、自身のゲート線を活性化するものである。

本発明によれば、複数のゲートドライバ部で、１つのシフトレジスタを共用する構成を備えることにより、低消費電力化およびベゼル幅の低減化を実現できる表示装置用の駆動回路および表示装置を得ることができる。

本発明の実施の形態１におけるパーシャル駆動のＧＩＰ回路構成を示した図である。 本発明の実施の形態１における先の図１に示したパーシャルＧＩＰ回路の各部の駆動波形を示した図である。 本発明の実施の形態１における図１に示したシフトレジスタ部および１つのゲートドライバ部の詳細回路構成を示した図である。 本発明の実施の形態１におけるパーシャル駆動のＧＩＰ回路構成による効果をまとめた説明図である。 本発明の実施の形態２におけるパーシャル駆動のＧＩＰ回路構成を示した図である。 ゲート線を部分的に駆動する従来のパーシャル駆動回路の構成図である。 シフトレジスタの駆動方法に関する従来技術を示した説明図である。

本発明は、以下の特徴１を備えることで、上述した課題の解決を図っている。
（特徴１）４つのゲートドライバ回路で、１つのシフトレジスタ回路を共用する。
さらに、以下の特徴２を備えることによって、安定動作を確保することができる。
（特徴２）ゲートドライバの活性化タイミングの前後に、均等なマージンを設ける。
そこで、このような特徴を備えた本発明の表示装置用の駆動回路および表示装置の好適な実施の形態につき、図面を用いて以下に詳細を説明する。

実施の形態１．
図１は、本発明の実施の形態１におけるパーシャル駆動のＧＩＰ（Ｇａｔｅ ｄｒｉｖｅｒ Ｉｎ Ｐａｎｅｌ）回路構成を示した図である。この図１に示すパーシャルＧＩＰ回路は、シフトレジスタ部１０、ゲートドライバ部２０、およびゲート信号供給部３０を備えて構成されている。

より具体的には、本実施の形態１では、図１に示したように、４つのゲートドライバ部２０で、１つのシフトレジスタ部１０を共用する場合を例示している。また、信号線として、１つのスタート信号Ｖｓｔ１、対（Ｔｒｕｅ、Ｂａｒ）信号である２つの信号ＣＬＫｃ、ゲート線を駆動する４つの信号ＣＬＫｇが用いられている。また、本構成の場合、所望のゲート線のみを駆動する機能は、ゲートドライバ部２０内に備えられている。

なお、本実施の形態１では、４つのゲートドライバ部２０で１個のシフトレジスタ部１０を共有した場合を示したが、本発明の構成は、これに限定されるものではない。例えば、２つのゲートドライバ部２０で１個のシフトレジスタ部１０を共有する場合などもある。

図２は、本発明の実施の形態１における先の図１に示したパーシャルＧＩＰ回路の各部の駆動波形を示した図である。また、図３は、本発明の実施の形態１における図１に示したシフトレジスタ部１０および１つのゲートドライバ部２０の詳細回路構成を示した図である。

シフトレジスタ部１０の出力（Ｖｓｒ）が「Ｈ」のときに、ゲートドライバ部２０のｑノードを「Ｈ」にする。図２に示すＧＤｎ−ｑ、ＧＤｎ−ｑｂは、図３に示した回路図内のｑノードおよびｑｂノードの電位波形に相当する。

Ｖｓｒ１が「Ｈ」になることで、ゲートドライバ部２０が活性化し（すなわち、ＧＤ１、３、５、７におけるｑノードが「Ｈ」状態、ｑｂノードが「Ｌ」状態となり）、ＣＬＫ１，３，５，７を待つ状態となる。

この時、４つのゲートドライバ部２０のｑ、ｑｂノードの電圧ストレス（すなわち、ＧＤ１−ｑとＧＤ１−ｑｂ、ＧＤ３−ｑとＧＤ３−ｑｂ、ＧＤ５−ｑとＧＤ５−ｑｂ、ＧＤ７−ｑとＧＤ７−ｑｂの電圧ストレス）は、同じである。

２つのクロックＣＬＫｃｔとＣＬＫｃｂからなるＣＬＫｃ、および４つのクロックＣＬＫ１、ＣＬＫ３、ＣＬＫ５、ＣＬＫ７からなるＣＬＫｇの最適なタイミングは、ＣＬＫ１のスタート前とＣＬＫ７のエンド後に、１Ｈ以上の時間をマージンとして設定することで安定動作を確保している。ここで、１Ｈとは、画素に対して映像データを書き込むために必要な時間に相当する。

図４は、本発明の実施の形態１におけるパーシャル駆動のＧＩＰ回路構成による効果をまとめた説明図である。より具体的には、１つのシフトレジスタ部１０を、４つのゲートドライバ部２０に対して共用化した際の低減効果を、従来の構成を１として相対的にまとめたものである。図４に示すように、回路数、駆動回数、制御信号数、ベゼル幅のそれぞれについて、低減効果を得ることができる。

低消費電力化、ベゼル幅縮小化、動作安定化の観点からまとめると、以下の効果が得られる。
（１）低消費電力化
シフトレジスタ部１０の回路数が１／４になることで、ＣＬＫｃのトグリング回数が１／４になる。この結果、充放電量が１／４に減少し、低消費電力化が可能となる。

（２）ベゼル幅短縮化
シフトレジスタ部１０の回路数は、１／４に減るが、出力負荷が４倍になるので、最終段ＴＦＴのサイズは２倍程度が必要となる。従って、占有面積は、１／４まではならないが、１／２以下は可能である。

（３）動作安定化
ＣＬＫ１のスタート前と、ＣＬＫ７のエンド後に、１Ｈ以上の時間を設定することで、安定動作が可能となる。

以上のように、実施の形態１によれば、対信号であるＣＬＫｃ、および周期が同じで位相が異なり、個別のゲート線を駆動するための信号であるＣＬＫｇを用いることで、複数のゲートドライバ部で、１つのシフトレジスタを共用することができる。さらに、ゲートドライバの活性化タイミングの前後に均等なマージンを設けるように、ＣＬＫｃとＣＬＫｇのタイミングを適切に設定することで、安定動作を確保することができる。

この結果、パーシャル駆動回路における回路数、信号数の増加を抑えることができ、低消費電力化およびベゼル幅の低減化を実現できる表示装置用の駆動回路および表示装置を得ることができる。さらに、チップサイズを大幅に縮小させることができ、製造コストの
低減を図ることもできる。

実施の形態２．
図５は、本発明の実施の形態２におけるパーシャル駆動のＧＩＰ回路構成を示した図である。先の実施の形態１における図１の構成と比較すると、本実施の形態２における図５の構成は、ＣＬＫｇの出力許可を行うＯＥ（Ｏｕｔｐｕｔ Ｅｎａｂｌｅ）信号がそれぞれのゲートドライバ部２０に接続されている点が異なっている。

本実施の形態２における図５の構成において、所望のゲート線のみを駆動する機能は、ＯＥ信号にて制御される回路に存在する。すなわち、本実施の形態２におけるゲートドライバ部２０は、シフトレジスタ部１０の出力信号とＯＥ信号との論理積を取ることで、所望のゲート線のみを駆動する機能を実現している。

以上のように、実施の形態２によれば、ＯＥ信号を用いた構成によっても、先の実施の形態１と同様の効果を得ることができる。

１０ シフトレジスタ部、２０ ゲートドライバ部、３０ ゲート信号供給部。

Claims (5)

1. 外部クロックに従って、活性化するゲートラインごとに順々にパルスを出力するシフトレジスタ部と、
   前記外部クロックおよび前記シフトレジスタから出力される前記パルスに応じて、複数のゲート線のそれぞれを駆動する複数段のゲートドライバ部と
   を備え、前記複数のゲート線のパーシャル駆動が可能な表示装置用の駆動回路であって、
   前記シフトレジスタ部は、連続する２以上のゲート線に対応するゲートドライバ部に対して、１つのシフトレジスタを共用化し、
   前記１つのシフトレジスタは、前記２以上のゲート線を活性化する期間に相当する第１活性化期間に渡ってパルスを出力し、
   前記複数段のゲートドライバ部のうち、前記２以上のゲート線に対応するそれぞれのゲートドライバ部は、周期が同じで位相が異なる個別のクロック信号により特定される個別活性化期間において、自身のゲート線を活性化する
   表示装置用の駆動回路。
2. 前記２以上のゲート信号のそれぞれに対する前記個別活性期間の少なくともいずれか１つが活性化している期間を第２活性化期間とした際に、前記第１活性化期間は、前記第２活性化期間より大きい
   請求項１に記載の表示装置用の駆動回路。
3. 画素への映像データ書き込みに必要な時間を１Ｈとした場合に、前記第１活性化期間は、前記第２活性化期間の前後のそれぞれに１Ｈ分、合わせて２Ｈ分のマージン期間を有する
   請求項１または２に記載の表示装置用の駆動回路。
4. 前記ゲートドライバ部は、ゲート線駆動許可信号を読み込み、前記シフトレジスタ部から出力される前記パルスと、前記ゲート線駆動許可信号との論理積を取ることで、所望のゲート線を活性化する
   請求項１から請求項３のいずれか１項に記載の表示装置用の駆動回路。
5. 請求項１から請求項４のいずれか１項に記載の表示装置用の駆動回路を含む表示装置。

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