JP2016112819A - 液体吐出部品および液体吐出装置 - Google Patents

Abstract

【課題】消費電力の抑制に有利な構成を有する液体吐出部品を提供する。【解決手段】液体吐出部品は、第１方向に沿った複数の列および第２方向に沿った複数の行を構成するように配列された複数の吐出部を備える。吐出部は、吐出口と、吐出口に連通した液室と、液室の中の液体にエネルギーを与える記録素子と、記録素子を駆動する駆動回路と、を含み、液体吐出部品は、複数の吐出部のそれぞれの駆動回路を制御する論理回路を備え、列の数は、行の数より大きく、論理回路は、複数の吐出部の駆動回路に供給するデータを第２方向に転送する複数のシフトレジスタを含み、各シフトレジスタは、少なくとも１つの行の吐出部に対してデータを供給するように構成され、各シフトレジスタは、複数の列に対応する複数のフリップフロップの直列接続を含み、各フリップフロップからフリップフロップに対応する行および対応する列の吐出部の駆動回路に対してデータが供給される。【選択図】図２

Description

本発明は、液体吐出部品および液体吐出装置に関する。

特許文献１には、インクを吐出する記録ヘッドなどの液体吐出ヘッドが記載されている。特許文献１に記載された液体吐出ヘッドは、所定方向に延びたインク供給口に沿って配列された複数の吐出口と、複数の吐出口にそれぞれ対応する複数の記録素子と、複数の記録素子をそれぞれ駆動する複数のドライバとを有する。また、液体吐出ヘッドは、複数のドライバに信号を供給する処理ブロックを有する。このような構成において、所定方向に沿ってデータを転送するシフトレジスタで処理ブロックが構成された場合、インク供給口に沿って配列された複数の吐出口の個数に応じた回数だけシフトレジスタにおいてデータをシフトする必要がある。そのため、インク供給口に沿って配列された複数の吐出口の個数に応じた電力がシフト動作によって消費される。

特開２００６−１５９８９３号公報 特開２０１０−１７９６０８号公報

本発明は、上記の課題認識を契機としてなされたものであり、消費電力の抑制に有利な構成を有する液体吐出部品および液体吐出装置を提供することを目的とする。

本発明の１つの側面は、第１方向にそれぞれ沿った複数の列および第２方向にそれぞれ沿った複数の行を構成するように配列された複数の吐出部を備える液体吐出部品に係り、前記吐出部は、吐出口と、前記吐出口に連通した液室と、前記液室の中の液体にエネルギーを与える記録素子と、前記記録素子を駆動する駆動回路と、を含み、前記液体吐出部品は、前記複数の吐出部のそれぞれの駆動回路を制御する論理回路を備え、前記複数の列の数は、前記複数の行の数より大きく、前記論理回路は、前記複数の吐出部のそれぞれの前記駆動回路に供給するデータを前記第２方向に転送する複数のシフトレジスタを含み、各シフトレジスタは、少なくとも１つの行の吐出部に対してデータを供給するように構成され、各シフトレジスタは、前記複数の列にそれぞれ対応する複数のフリップフロップの直列接続を含み、各フリップフロップから当該フリップフロップに対応する行および対応する列の吐出部の前記駆動回路に対してデータが供給される。

本発明によれば、消費電力の抑制に有利な構成を有する液体吐出部品および液体吐出装置が提供される。

本発明の第１実施形態のインク吐出装置を構成する列ユニットの構成を示す図。 本発明の第１実施形態のインク吐出装置の構成を示す図。 本発明の第１実施形態のインク吐出装置の部分的な構成を示す図。 本発明の第１実施形態のインク吐出装置の動作を示すタイミングチャート。 本発明の第２実施形態のインク吐出装置の構成を示す図。 クロック生成回路の構成例を示す図。 本発明の第２実施形態のインク吐出装置の動作を示すタイミングチャート。 本発明の第３実施形態のインク吐出装置の構成を示す図。 データ並べ替え回路の構成例を示す図。 本発明の第３実施形態のインク吐出装置の動作を示すタイミングチャート。 比較例を示す図。

以下、添付図面を参照しながら本発明をその例示的な実施形態を通して説明する。なお、以下では、本発明の液体吐出部品をインク吐出部品に適用した例を説明するが、本発明の液体吐出部品は、インクに代えて他の液体を吐出する構成にも適用することができる。液体には、固体が混ざっていてもよい。

図１（ａ）には、本発明の第１実施形態のインク吐出部品の基本構成、より詳しくは、１列分のユニット（以下、列ユニット）ＣＵが示されている。図２には、複数の列ユニットで構成されたインク吐出部品の構成が示されている。インク吐出部品は、第１方向（ｘ方向）にそれぞれ沿った複数の列および第２方向（ｙ方向）にそれぞれ沿った複数の行を構成するように配列された複数の吐出部ＤＵを備えている。列ユニットＣＵは、第１方向（ｘ方向）に沿って配列された所定個数の吐出部ＤＵを有する。図３（ａ）、図３（ｂ）に例示されているように、吐出部ＤＵは、吐出口１５１と、吐出口１５１に連通した液室１５２と、液室１５２の中のインク（液体）にエネルギーを与えるヒータ（記録素子）１０１と、ヒータ１０１を駆動する駆動回路１０２とを含む。ヒータ１０１が液室１５２の中のインクにエネルギー（熱）を与えることによって吐出口１５１からインクが吐出する。列ユニットＣＵは、その他、複数の駆動回路１０２を制御する論理回路ＬＣを含む。なお、図３（ｂ）は、図３（ａ）をＹ−Ｙ線で切断した断面図である。また、図３（ａ）では、オリフィスプレート１５０が省略されている。

図１（ａ）および図２に示された例では、複数の吐出部ＤＵは、複数（ｎ個）のブロックに分けられ、各ブロックは、少なくとも２つの行（この例では４つの行）の吐出部ＣＵで構成されている。なお、複数の吐出部ＣＵのブロック分けはなされなくてもよい。論理回路ＬＣは、各ブロックを構成する少なくとも２つの行のうちの１つの行の吐出部ＤＵを選択する選択回路ＳＣおよび複数のゲート回路（この例ではＡＮＤ回路）１０３を備えうる。選択回路ＳＣは、シフトレジスタ２１_{（ｎ＋１）}、２１_{（ｎ＋２）}、および、複数の列にそれぞれ対応する複数のデコーダ１０８を含む。

シフトレジスタ２１_{（ｎ＋１）}は、複数のシフトレジスタ要素１０６ａ〜１０６ｄで構成される。同様に、シフトレジスタ２１_{（ｎ＋２）}は、複数のシフトレジスタ要素１０７ａ〜１０７ｄで構成される。１０６ａ〜１０６ｄのように１０６の後ろの添え字は、シフトレジスタ要素１０６を相互に区別するために付されたものである。同様に、１０７ａ〜１０７ｄのように１０７の後ろの添え字は、シフトレジスタ要素１０７を相互に区別するために付されたものである。

シフトレジスタ２１_{（ｎ＋１）}は、制御データＤＡＴＡ（ｎ＋１）をクロック信号ＣＬＫに従ってシフトするシフトレジスタである。シフトレジスタ２１_{（ｎ＋２）}は、制御データＤＡＴＡ（ｎ＋２）をクロック信号ＣＬＫに従ってシフトするシフトレジスタである。デコーダ１０８は、シフトレジスタ要素１０６、１０７から供給される２ビットの制御データＤＡＴＡ（ｎ＋１）、ＤＡＴＡ（ｎ＋２）をデコードして選択信号１０９−１〜１０９−４のいずれかを活性化する。シフトレジスタ要素１０６、１０７およびデコーダ１０８は、１つの列についての選択回路１０５を構成している。１０５ａ〜１０５ｄのように１０５の後ろの添え字は、選択回路１０５を相互に区別するために付されたものである。

各ゲート回路（ＡＮＤ回路）１０３は、デコーダ１０８から供給される選択信号１０９−１〜１０９−４のうちの２つと、ブロック制御回路１０４からの信号と、ヒートタイミング信号ＨＥとの論理積を対応する駆動回路１０２に供給する。つまり、各ゲート回路１０３は、制御データＤＡＴＡ（ｎ＋１）およびＤＡＴＡ（ｎ+２）によって指定される駆動回路１０２をブロック制御回路１０４から提供されるデータに応じて動作させる。この例では、４つの吐出部ＤＵに対して１つのブロック制御回路１０４が設けられている。

ヒータ１０１の一方の端子には、第１電圧ＶＨ（例えば２４〜３２Ｖ）が供給され、ヒータ１０１の他方の端子には、駆動回路１０２を構成する高耐圧ＮＭＯＳトランジスタのドレインが接続されている。高耐圧ＮＭＯＳトランジスタのソースには、第２電圧ＧＮＤＨ（例えば０Ｖ）が供給され、高耐圧ＮＭＯＳトランジスタのゲートには、ゲート回路（ＡＮＤ回路）１０３の出力端子が接続されている。

図１（ｂ）には、１つのブロック制御回路１０４の構成例が示されている。ブロック制御回路１０４は、例えば、１つのＤフリップフロップ（フリップフロップの一例）１０４１と、１つのＤラッチ１０４２とで構成されうる。一例において、Ｄフリップフロップ１０４１は、インバータ回路とアナログスイッチとで構成され、Ｄラッチ１０４２もまた、インバータ回路とアナログスイッチとで構成されうる。Ｄフリップフロップ１０４１は、データＤＩが入力される入力端子Ｄ、クロック信号ＣＬＫが入力される入力端子ＣＫ、データＦＤＯを出力する出力端子Ｑを有する。Ｄラッチ１０４２は、Ｄフリップフロップ１０４１の出力端子Ｑに接続された入力端子Ｄ、ラッチデータＬＤＯを出力する出力端子Ｑ、ラッチ信号ＬＴが入力される入力端子Ｇを有する。Ｄフリップフロップ１０４１の出力端子Ｑに出力されるデータは、ブロック制御回路１０４の外部に出力される他、Ｄラッチ１０４２の入力端子Ｄに出力される。

インク吐出部品は、第１〜第ｎシフトレジスタ２１_１〜２１_ｎを備えている。第１シフトレジスタ２１_１は、データＤａｔａ１をクロック信号ＣＬＫに従ってシフトさせる。第２シフトレジスタ２１_２は、データＤａｔａ２をクロック信号ＣＬＫに従ってシフトさせる。第ｎシフトレジスタ２１_ｎは、データＤａｔａ（ｎ）をクロック信号ＣＬＫに従ってシフトさせる。第１シフトレジスタ２１_１は、ブロック制御回路１０４ａ１、１０４ｂ１、１０４ｃ１、１０４ｄ１のそれぞれのＤフリップフロップ１０４１を信号線１０４３で直列接続して構成される。第２シフトレジスタ２１_２は、ブロック制御回路１０４ａ２、１０４ｂ２、１０４ｃ２、１０４ｄ２のそれぞれのＤフリップフロップ１０４１を直列接続して構成される。第ｎシフトレジスタ２１_ｎは、ブロック制御回路１０４ａｎ、１０４ｂｎ、１０４ｃｎ、１０４ｄｎのそれぞれのＤフリップフロップ１０４１を直列接続して構成される。ここで、ブロック制御回路１０４ａ１、１０４ｂ１、１０４ｃ１、１０４ｄ１のように、１０４の後ろに添え字は、ブロック制御回路１０４を相互に区別する目的で付されたものである。なお、この例では、列ユニットＣＵの個数、即ち列数が４であり、第１〜第ｎシフトレジスタ２１_１〜２１_ｎのそれぞれの段数は４である。第１〜第ｎシフトレジスタ２１_１〜２１_ｎのそれぞれは、一般的には、１つのブロックを構成する少なくとも１つの行の吐出部ＤＵに対してデータを供給するように構成されうる。第１実施形態では、第１〜第ｎシフトレジスタ２１_１〜２１_ｎのそれぞれは、１つのブロックを構成する４つの行の吐出部ＤＵに対してデータを供給するように構成される。

第１〜第ｎシフトレジスタ２１_１〜２１_ｎは、第ｉシフトレジスタ（ｉ＝１〜ｎ）としても記載される。第ｉシフトレジスタ（ｉ＝１〜ｎ）は、データＤＡＴＡ（ｉ）がブロック制御回路１０４ａｉのＤフリップフロップ１０４１の入力端子ＤＩに入力され、これをクロック端子ＣＫに供給されるクロック信号ＣＬＫに従って取り込む。そして、第ｉシフトレジスタ（ｉ＝１〜ｎ）は、取り込んだデータＤＡＴＡ（ｉ）をクロック信号ＣＬＫに従ってブロック制御回路１０４ｂｉ、１０４ｃｉ、１０４ｄｉを通して順次にシフトさせる。ブロック制御回路１０４ａｉ、１０４ｂｉ、１０４ｃｉ、１０４ｄｉのＤラッチ１０４２は、入力端子Ｇに入力されるラッチ信号ＬＴに従って、Ｄラッチ１０４２の入力端子Ｄに接続されたＤフリッププロップ１０４１のＱ端子に出力されるデータをラッチする。

シフトレジスタ２１_{（ｎ＋１）}、２１_{（ｎ＋２）}は、第１〜第ｎシフトレジスタと同様の構成を有しうる。換言すると、シフトレジスタ要素１０６（１０６ａ〜１０６ｄ）、１０７（１０７ａ〜１０７ｄ）は、ブロック制御回路１０４と同様の構成を有しうる。

図２、図３（ａ）、図３（ｂ）に示された例では、２つの列ユニットＣＵが、インク（液体）を供給するための１つの供給口１１０を共有している。ただし、他の例において、１つ列の列ユニットＣＵのみが１つの供給口１１０を共有してもよい。１つの供給口１１０は、第１方向（ｘ方向）に延びた第１部分１１１と、第１部分１１１と複数の液室１５２とを接続する複数の第２部分１１２とを有する。複数の第２部分１１２における隣り合う第２部分１１２と第２部分１１２との間には、梁１６０が設けられている。供給口１１０の第１部分１１１が延びた方向、即ち第１方向（ｘ方向）は、吐出部ＤＵによって構成される列が延びる方向であり、また、複数の梁１６０が配列された方向でもある。そして、複数の列の数は、複数の行の数より大きい。

図３（ａ）、（ｂ）に例示されるように、シリコン基板などの基板Ｓに供給口１１０、液室１５２、ヒータ１０１、駆動回路１０２等が設けられ、基板Ｓ上には、液室１５２および供給口１１０を画定するようにオリフィスプレート１５０が設けられている。オリフィスプレート１５０には、吐出口１５１が設けられている。梁１６０を通して第２方向（ｙ方向）に延びた複数の配線パターンＡ、Ｂ、Ｃが設けられている。一例において、配線パターンＡ、Ｃは、ＧＮＤＨ線であり、配線パターンＢは、第１〜第ｎシフトレジスタおよびシフトレジスタ２１_{（ｎ＋１）}、２１_{（ｎ＋２）}のそれぞれにおいて、Ｄフリップフロップ１０４１間を接続する信号線１０４３を構成する。即ち、第１〜第ｎシフトレジスタおよびシフトレジスタ２１_{（ｎ＋１）}、２１_{（ｎ＋２）}は、梁１６０に設けられた配線パターンＢを通してデータを転送する。

図１１は、第１方向（ｘ方向）に延びていて梁を有しない供給口１１０を備える比較例が示されている。比較例では、シフトレジスタＳＲは、供給口１１０が延びた第１方向にＤフリップフロップを連ねて構成され、第１方向にデータをシフトする。したがって、比較例では、１列中のブロックの個数をＮ、デコーダ１０８に供給するデータのビット数をＭとすると、各シフトレジスタＳＲは、駆動回路１０２およびデコーダ１０８にデータを与えるために（Ｎ＋Ｍ）段のＤフリップフロップを要する。よって、全てのＤフリップフロップにデータを設定するために必要なクロック信号ＣＬＫの立ち上がりエッジ（又は立ち下がりエッジ）の個数（クロック）数は（Ｎ＋Ｍ）個である。

一方、第１実施形態では、第１〜第ｎシフトレジスタ２１_１〜２１_ｎおよびシフトレジスタ２１_{（ｎ＋１）}、２１_{（ｎ＋２）}の段数は、列ユニットＣＵの個数Ｌ（図２では４）と等しい。第１実施形態において、ブロックの個数をＮ、デコーダ１０８に供給するデータのビット数をＭとすると、各シフトレジスタの段数を少なくする観点において、Ｎ＋Ｍ＞Ｌであることが好ましい。ここで、各シフトレジスタを構成するＤフリップフロップの段数を少なくすることは、各シフトレジスタへのデータの設定を高速化することができることを意味する。

図４には、第１実施形態のインク吐出部品の動作を示すタイミングチャートが示されている。ここでは、Ｎ＝４としている。図４では、全ての吐出部ＤＵが１回選択される。制御データＤａｔａ１〜Ｄａｔａ（ｎ＋２）は、形成するべき画像に従って生成されたものである。Ｄａｔａ（１）〜Ｄａｔａ（ｎ）は、形成するべき画像に応じた画像データであり、Ｄａｔａ（ｎ＋１）、Ｄａｔａ（ｎ＋２）は、ブロックにおける吐出部ＤＵを選択するためのデータである。

まず、クロック信号ＣＬＫに同期してＤａｔａ（１）〜Ｄａｔａ（ｎ＋２）がシフトレジスタ２１_１〜２１_{（ｎ＋２）}に連続的に供給され、ラッチ信号ＬＴに従ってブロック制御回路１０４、選択回路１０５、１０７内のＤラッチ１０４２によってラッチされる。これは、全てのＤラッチ１０４２に目的とするデータが書き込まれることを意味する。ＤＡＴＡＯＵＴは、Ｄラッチ１０４２によってラッチされ出力されるデータを示している。デコーダ１０８は、ラッチされたＤａｔａ（ｎ＋１）、Ｄａｔａ（ｎ＋２）に従って、選択信号１０９−１〜１０９−４のうちの１つを活性化し、ブロック内の１つの吐出部ＤＵを選択する。選択された吐出部ＤＵにおけるゲート回路１０３は、画像データがアクティブレベル（この例ではハイレベル）であると、ヒート待機状態となり、ヒートタイミング信号ＨＥに従ってヒータ１０１に電流Ｉを流す。以上の動作がブロック内の選択する吐出部ＤＵを変更しながら繰り返される。

次にインク吐出部品における消費電力について説明する。インク吐出部品では、吐出周期毎にブロック制御回路１０４内のＤラッチ１０４２の状態、および、選択回路１０５におけるシフトレジスタ要素１０６、１０７内のＤラッチ１０４２の状態が更新される。そのために、吐出周期毎にシフトレジスタの段数分のシフト動作が必要になる。すなわち、吐出周期毎のシフトレジスタ２１_１〜２１_{（ｎ＋２）}におけるＤフリップフロップ１０４１の延べ駆動回数は、Ｄフリップフロップ数×クロック数×シフトレジスタ数となる。なお、Ｄフリップフロップ数は、１つのシフトレジスタを構成するＤフリップフロップ１０４１の数、クロック数は、データをシフトレジスタの最終段までシフトさせるためにＤフリップフロップ１０４１に供給されるクロック信号ＣＬＫの数である。シフトレジスタ数は、第１実施形態では、第１〜第ｎシフトレジスタ２１_１〜２１_ｎおよびシフトレジスタ２１_{（ｎ＋１）}、２１_{（ｎ＋２）}の数であり、比較例では、シフトレジスタＳＲの数である。

Ｄフリップフロップ１０４１では、クロック信号ＣＬＫの論理によりアナログスイッチが駆動され、そのたびに内部論理が更新されることにより電力が消費される。吐出周期が一定の条件では、第１〜第ｎシフトレジスタおよびシフトレジスタ_{（ｎ＋１）}、２１_{（ｎ＋２）}におけるＤフリップフロップ１０４１の消費電力は、Ｄフリップフロップ１０４１の延べ駆動回数に比例する。

Ｌ＝４、Ｍ＝２、Ｎ＝４として第１実施形態と前述の比較例とを比較する。第１実施形態では、各シフトレジスタを構成するＤフリップフロップ１０４１の数およびクロック数は４、シフトレジスタ数は６であるので、延べ駆動回数は９６（＝４×４×６）になる。一方、比較例では、Ｄフリップフロップ数およびクロック数は６、シフトレジスタ数は４であるので、延べ駆動回数は１４４（＝６×６×４）である。以上より、第１実施形態によれば、比較例に比べて消費電力が小さくなる。これは、ブロック分けがなされない場合にもあてはまる。

第１実施形態における具体例では、第２方向（ｙ方向）に並んだ４つのＤフリップフロップ１０４１が梁１６０に設けられた配線パターンＢで構成される信号線１０４３によって接続されることでシフトレジスタが構成される。しかし、他の例において、第１方向（ｘ方向）に隣り合う二つのシフトレジスタを繋いで、合計８個のＤフリップフロップで一つのシフトレジスタを構成してもよい。このような構成は、１つの列ユニットＣＵのＤフリップフロップ数（第１実施形態ではＮ＋２）を上回らない場合に特に有効である。

第１実施形態において具体例を通して説明されたように、全シフトレジスタにおいてＤフリップフロップの個数を同数にすることで、全Ｄラッチにデータを設定するために要するクロック数を最小にすることができる。

第１実施形態では、全てのシフトレジスタが同一の段数で構成されているが、本発明はこれに限定されるものではない。フリップフロップの総数がシフトレジスタ２１_１〜２１_{（ｎ＋２）}の数で割り切れない場合は次のようにするとよい。即ち、シフトレジスタ２１_１〜２１_{（ｎ＋２）}の有するフリップフロップ数のうちの最大値からシフトレジスタ２１_１〜２１_{（ｎ＋２）}の有するフリップフロップ数の平均値を引いた数が１より小さくなるように構成すればよい。これにより、最も少ないクロック数で全ラッチにデータを設定することができる。あるいは、フリップフロップの総数がシフトレジスタ２１_１〜２１_ｎの数で割り切れない場合は次のようにするとよい。即ち、シフトレジスタ２１_１〜２１_ｎの有するフリップフロップ数のうちの最大値からシフトレジスタ２１_１〜２１_ｎの有するフリップフロップ数の平均値を引いた数が１より小さくなるように構成すればよい。また、シフトレジスタ211〜21nの有するフリップフロップ数の最大値がＭ＋Ｎより小さくなるように構成すれば比較例に対して消費電力の低減効果が得られる。

図５には、本発明の第２実施形態のインク吐出部品が示されている。第２実施形態は、シフトレジスタを２つのグループに分け、該２つのグループの一方に第１クロック信号ＣＬＫ１を供給し、他方に第２クロック信号ＣＬＫ２を供給する点で第１実施形態と異なる。第２実施形態として特に言及しない事項は、第１実施形態に従いうる。第２実施系チアのインク吐出部品は、第１クロック信号ＣＬＫ１および第２クロック信号ＣＬＫ２を生成するクロック生成部２０１を備えている。

第１〜第ｎシフトレジスタ２１_１〜２１ｎおよびシフトレジスタ２１_{（ｎ＋１）}、２１_{（ｎ＋２）}は、第ｉシフトレジスタ（ｉ＝１〜ｎ＋２）としても記載される。シフトレジスタ２１_１〜２１_{（ｎ＋２）}は、例えば、ｉが奇数のシフトレジスタからなる第１グループと、ｉが偶数のシフトレジスタからなる第２グループとにグループ分けされうる。ここで、ｉが奇数のシフトレジスタは、シフトレジスタ２１_１〜２１_{（ｎ＋２）}の並びにおいて奇数番目のシフトレジスタであり、ｉが偶数のシフトレジスタは、シフトレジスタ２１_１〜２１_{（ｎ＋２）}の並びにおいて偶数番目のシフトレジスタである。

第１グループのシフトレジスタには、第１クロック信号ＣＬＫ１が供給され、第２グループのシフトレジスタには、第２クロック信号ＣＬＫ２が供給される。図６には、第１クロック信号ＣＬＫ１および第２クロック信号ＣＬＫを発生するクロック生成部２０１の構成例が示されている。クロック生成部２０１は、例えば、バッファ２０２、２０３およびディレイ回路２０４を備える。バッファ２０２およびバッファ２０３には、クロック信号ＣＬＫが供給される。バッファ２０２は、クロック信号ＣＬＫをバッファリングして第１クロック信号ＣＬＫ１を生成する。バッファ２０３は、クロック信号ＣＬＫをバッファリングしてディレイ回路２０４に供給する。ディレイ回路２０４は、入力されたクロック信号にΔｔの遅延を与えて第２クロックＣＬＫ２を生成する。ＣＬＫ１とＣＬＫ２の間にはΔｔの時間差が生じる。なお、このような第１クロック信号ＣＬＫ１および第２クロック信号ＣＬＫ２は、種々の構成によって生成されうる。

以上のように、シフトレジスタ２１_１〜２１_{（ｎ＋２）}を複数（２以上の任意の数）のグループにグループ分けに、複数のグループを互いに異なる期間に動作させることによって消費電力のピークを小さくすることができる。ここで、グループ分けは、シフトレジスタ２１_１〜２１_ｎに対してなされてもよい。

図７には、第２実施形態の変形例の動作が示されている。この変形例では、クロック信号ＣＬＫを部分的にマスクすることによって第１クロック信号ＣＬＫ１および第２クロック信号ＣＬＫ２が生成される。その他の変形例において、第１クロック信号ＣＬＫ１および第２クロック信号ＣＬＫ２は、外部から供給されてもよい。更に他の例において、複数のグループへの分割は、奇数番目のシフトレジスタのグループおよび偶数番目のシフトレジスタのグループに限られるものではなく、例えば、近接する所定個数のシフトレジスタを１つのグループとしてもよい。各グループを構成するシフトレジスタの個数は、互いに同じであることが消費電力ピークを小さくするために効果的である。

図８には、第３実施形態のインク吐出部品が示されている。第３実施形態は、基板Ｓの小型化に有利なインク吐出部品の構成を提供する。各列ユニットにおけるブロック数（即ち、ｎの値）が多くなると、シフトレジスタ２１_１〜２１_{（ｎ＋２）}に供給するべきデータのビット幅（ｎ＋２）も大きくなる。このビット幅の分だけ基板Ｓに入力パッドを設けると、その分だけ基板Ｓの面積が大きくなりうる。

第３実施形態のインク吐出部品は、データ並べ替え回路３０１、３０２、インバータ回路３０３を備える点で第１及び第２実施形態と異なる。第３実施形態として特に言及しない事項は、第１又は第２実施形態に従いうる。データ並べ替え回路３０１、３０２は、シフトレジスタ２１_１〜２１_{（ｎ＋２）}の各々の段数に対応するビット幅を有するデータをシフトレジスタ２１_１〜２１_{（ｎ＋２）}の数に対応するビット幅を有するデータに変換する。変換されたデータは、データ並べ替え回路３０１、３０２からシフトレジスタ２１_１〜２１_{（ｎ＋２）}に供給される。

シフトレジスタ２１_１〜２１_{（ｎ＋２）}には、クロック信号ＣＬＫ＿Ｉが供給される。データ並べ替え回路３０１、３０２には、クロック信号ＣＬＫ＿Ｉ、クロック信号ＣＬＫ＿Ｅ、選択信号ＭＯＤＥおよびデータＤＡＴＡ＿ａ〜ＤＡＴＡ＿ｄが供給される。データ並べ替え回路３０１、３０２は、データＤＡＴＡ＿ａ〜ＤＡＴＡ＿ｄとして供給されたデータを並べ替えてＤＡＴＡ１〜ＤＡＴＡ（ｎ＋２）を生成する。選択信号ＭＯＤＥは、データ並べ替え回路３０１およびインバータ回路３０３に供給され。インバータ回路３０３の出力は、データ並べ替え回路３０２に供給される。データ並べ替え回路３０１、３０２は、２つの動作モードを持つ回路で、選択信号ＭＯＤＥによって２つの動作モードのうちの１つの選択することができる。

データ並べ替え回路３０１、３０２は、同一の構成を有しうる。図９には、データ並べ替え回路３０１、３０２の構成が例示されている。この構成例では、データ並べ替え回路３０１、３０２は、それぞれ、４×（ｎ＋２）個のＤフリップフロップＦＦ_ｐｑ（ｐおよびｑは１≦ｐ≦４および１≦ｑ≦ｎ＋２を満たす整数）を備える。隣り合うＤフリップフロップは、スイッチによって接続されており、選択信号ＭＯＤＥの論理によって接続が変更される。図９中のスイッチに付記されたφ１は、φ１がハイレベルであるときにオンすることを示し、図９中のスイッチに付記されたφ２は、φ２がハイレベルであるときにオンすることを示す。

φ２が付記されたスイッチがオンになっている場合、ＤフリップフロップＦＦ_ｐｑは、クロック信号ＣＬＫ＿Ｅに従って動作する。ＤフリップフロップＦＦ_ｐｑ（１＜ｑ≦ｎ＋２）のＤ入力端子は、ＤフリップフロップＦＦ_{ｐ（ｑ−１）}のＱ出力端子と接続されている。また、ＤフリップフロップＦＦ_ｐ１のＤ入力端子には、データＤＡＴＡ＿Ａ、ＤＡＴＡ＿Ｂ、ＤＡＴＡ＿Ｃ、ＤＡＴＡ＿Ｄが供給される。φ２が付記されたスイッチがオンになっている場合、データ並べ替え回路３０１、３０２は、クロック信号ＣＬＫ＿Ｅに従って、画像データに応じたデータであるＤＡＴＡ＿Ａ、ＤＡＴＡ＿Ｂ、ＤＡＴＡ＿Ｃ、ＤＡＴＡ＿ＤをＦＦ_ｐｑ内にシリアル転送し保持する。

一方、φ１が付記されたスイッチがオンになっている場合、ＤフリップフロップＦＦ_ｐｑは、クロック信号ＣＬＫ＿Ｉに従って動作する。ＤフリップフロップＦＦ_ｐｑ（２＜ｐ≦４）のＤ入力端子は、ＤフリップフロップＦＦ_{（ｐ−１）ｑ}のＱ出力端子と接続されている。また、ＤフリップフロップＦＦ_１ｑのＤ入力端子には、第４電圧ＶＳＳが供給される（すなわち、ローレベルが供給される）。φ１が付記されたスイッチがオンになっている場合、データ並べ替え回路３０１、３０２は、クロック信号ＣＬＫ＿Ｉに従って、４×（ｎ＋２）個のＤフリップフロップＦＦ_ｐｑ内に保持されたデータをシフトレジスタ２１_１〜２１_{（ｎ＋２）}に対して供給する。

図１０は、図８および図９に示された第３実施形態のインク吐出部品の動作が示されている。最初は、選択信号ＭＯＤＥがハイレベルであり、データ並べ替え回路３０１がＣＬＫ＿Ｅに従って動作し、データＤＡＴＡ＿Ａ、ＤＡＴＡ＿Ｂ、ＤＡＴＡ＿Ｃ、ＤＡＴＡ＿Ｄとして与えられるデータを取り込む。これを第１動作と呼ぶ。選択信号ＭＯＤＥがローレベルになると、データ並べ替え回路３０１は、クロック信号ＣＬＫ＿Ｉに従って動作し、既に保持したデータをシフトレジスタ２１_１〜２１_{（ｎ＋２）}に供給する。これを第２動作と呼ぶ。以降は、選択信号ＭＯＤＥの論理の切り替わり毎にデータ並べ替え回路３０１が第１動作と第２動作とを繰り返す。データ並べ替え回路３０２には、選択信号ＭＯＤＥの論理を反転させて入力されているので、データ並べ替え回路３０１と３０２は、交互に役割を入れ替えながら第１動作と第２動作を繰り返すことになる。つまり、データ並べ替え回路３０１、３０２の一方がデータを受け取り他方でシフトレジスタ２１_１〜２１_{（ｎ＋２）}にデータを供給する動作が吐出周期毎に交互に繰り返えされ、シフトレジスタ２１_１〜２１_{（ｎ＋２）}に対して連続してデータが供給される。

第３実施形態によれば、列ユニットＣＵの数分のビット幅を有するデータがシフトレジスタの数に相当するビット幅を有するデータに並べ替えられる。シフトレジスタ２１_１〜２１_{（ｎ＋２）}を駆動するクロック信号ＣＬＫ＿Ｉは、データの並べ替えのためのクロック信号ＣＬＫ＿Ｅよりも低い周波数でよい。したがって、シフトレジスタ２１_１〜２１_{（ｎ＋２）}による消費電力を低減しつつ入力パッド数の増加を抑制することができる。

第３実施形態では、高いクロック信号ＣＬＫ＿Ｅを用いて画像データを並べ替え、低い周波数のクロック信号ＣＬＫ＿Ｉを用いてシフトレジスタ２１_１〜２１_{（ｎ＋２）}を動作させる。これにより、吐出周波数を上げるために画像データを早く送り込む必要がある場合でも、高い周波数で動作する箇所はデータ並べ替え回路までの限定された範囲となり、それ以外の部分は低い周波数で動作させることができる。このため、インク吐出部品の全体を高い周波数で動作させる場合に比べて、転送エラーの発生による画像形成不良を回避することが容易になる。第３実施形態では、チップ全体ではシフトレジスタ数の増加により消費電力が増大するが、インク吐出口に沿って配列された論理回路については第１、第２実施形態と同様の構成であるため、データ転送時の消費電力の低減が期待できる。

選択回路ＳＣを備えない場合、データ並べ替え回路３０１、３０２は、シフトレジスタ２１_１〜２１_ｎの各々の段数に対応するビット幅を有するデータをシフトレジスタ２１_１〜２１_ｎの数に対応するビット幅を有するデータに変換するように構成されうる。

本発明の第４実施形態は、第１乃至第３実施形態で説明されたインク吐出部品（液体吐出部品）を備える吐出装置または記録装置を提供する。吐出装置または記録装置は、例えば、第１乃至第３実施形態で説明されたインク吐出部品（液体吐出部品）の他、該インク吐出部品に対してデータを供給するデータ供給部を備えうる。

１０１：ヒータ、１０２：駆動回路、１０３：ゲート回路、１０４：論理回路、１０５：選択回路、１０６：シフトレジスタ要素、１０７：シフトレジスタ要素、１０８：デコーダ、１５１：吐出口、１５２：液室、１１０：供給口、１１１：第１部分、１１２：第2部分、１６０：梁、２１_１〜２１_{（ｎ＋２）}：シフトレジスタ

Claims (12)

1. 第１方向にそれぞれ沿った複数の列および第２方向にそれぞれ沿った複数の行を構成するように配列された複数の吐出部を備える液体吐出部品であって、
   前記吐出部は、吐出口と、前記吐出口に連通した液室と、前記液室の中の液体にエネルギーを与える記録素子と、前記記録素子を駆動する駆動回路と、を含み、
   前記液体吐出部品は、前記複数の吐出部のそれぞれの駆動回路を制御する論理回路を備え、前記複数の列の数は、前記複数の行の数より大きく、
   前記論理回路は、前記複数の吐出部のそれぞれの前記駆動回路に供給するデータを前記第２方向に転送する複数のシフトレジスタを含み、各シフトレジスタは、少なくとも１つの行の吐出部に対してデータを供給するように構成され、各シフトレジスタは、前記複数の列にそれぞれ対応する複数のフリップフロップの直列接続を含み、各フリップフロップから当該フリップフロップに対応する行および対応する列の吐出部の前記駆動回路に対してデータが供給される、
   ことを特徴とする液体吐出部品。
2. 前記複数の吐出部のうち１つの列を構成する吐出部のそれぞれの前記液室は、液体を供給するための供給口に接続され、前記供給口は、前記第１方向に延びた第１部分と、前記複数の吐出部のうち１つの列を構成する吐出部のそれぞれの前記液室と前記第１部分とを接続する複数の第２部分と、前記複数の第２部分における互いに隣り合う第２部分の間に設けられた梁とを含み、
   前記シフトレジスタは、前記梁に設けられた配線パターンを通してデータを転送する、
   ことを特徴とする請求項１に記載の液体吐出部品。
3. 各シフトレジスタは、少なくとも２つの行のインク吐出部に対してデータを供給するように構成され、前記論理回路は、各シフトレジスタに対応する前記少なくとも２つの行のうちの１つの行を選択する選択回路を更に備える、
   ことを特徴とする請求項１又は２に記載の液体吐出部品。
4. 前記選択回路は、シフトレジスタを含む、
   ことを特徴とする請求項３に記載の液体吐出部品。
5. 前記複数のシフトレジスタの数と前記選択回路に含まれる前記シフトレジスタの数との合計が前記複数の列の数より大きい、
   ことを特徴とする請求項４に記載の液体吐出部品。
6. 前記複数のシフトレジスタおよび前記選択回路に含まれる前記シフトレジスタのそれぞれが有するフリップフロップの数のうちの最大値から前記複数のシフトレジスタおよび前記選択回路に含まれる前記シフトレジスタのそれぞれが有するフリップフロップの数の平均値を引いた数が１より小さい、
   ことを特徴とする請求項４又は５のいずれか１項に記載の液体吐出部品。
7. 前記複数のシフトレジスタおよびのそれぞれが有するフリップフロップの数のうちの最大値から前記複数のシフトレジスタのそれぞれが有するフリップフロップの数の平均値を引いた数が１より小さい、
   ことを特徴とする請求項１乃至５のいずれか１項に記載の液体吐出部品。
8. 前記複数のシフトレジスタおよび前記選択回路に含まれる前記シフトレジスタは、
   複数のグループに分けられ、前記複数のグループに対して互いに異なるクロック信号が供給される、
   ことを特徴とする請求項４乃至７のいずれか１項に記載の液体吐出部品。
9. 前記複数のシフトレジスタは、複数のグループに分けられ、前記複数のグループに対して互いに異なるクロック信号が供給される、
   ことを特徴とする請求項１乃至７のいずれか１項に記載の液体吐出部品。
10. 前記複数のシフトレジスタおよび前記選択回路に含まれる前記シフトレジスタの各々の段数に対応するビット幅を有するデータを前記複数のシフトレジスタおよび前記選択回路に含まれる前記シフトレジスタの数に対応するビット幅を有するデータに変換して前記複数のシフトレジスタに対して供給するデータ並べ替え回路を更に備える、
    ことを特徴とする請求項４乃至８のいずれか１項に記載の液体吐出部品。
11. 前記複数のシフトレジスタの各々の段数に対応するビット幅を有するデータを前記複数のシフトレジスタの数に対応するビット幅を有するデータに変換して前記複数のシフトレジスタに対して供給するデータ並べ替え回路を更に備える、
    ことを特徴とする請求項１乃至３のいずれか１項に記載の液体吐出部品。
12. 請求項１乃至１１のいずれか１項に記載の液体吐出部品を備えることを特徴とする液体吐出装置。

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