JP2016111303A - 配線基板、半導体装置及び半導体装置の製造方法 - Google Patents

配線基板、半導体装置及び半導体装置の製造方法 Download PDF

Info

Publication number
JP2016111303A
JP2016111303A JP2014250171A JP2014250171A JP2016111303A JP 2016111303 A JP2016111303 A JP 2016111303A JP 2014250171 A JP2014250171 A JP 2014250171A JP 2014250171 A JP2014250171 A JP 2014250171A JP 2016111303 A JP2016111303 A JP 2016111303A
Authority
JP
Japan
Prior art keywords
layer
resin
support
wiring board
wiring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2014250171A
Other languages
English (en)
Other versions
JP6447075B2 (ja
Inventor
徹勇起 土田
Tetsuyuki Tsuchida
徹勇起 土田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toppan Inc
Original Assignee
Toppan Printing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toppan Printing Co Ltd filed Critical Toppan Printing Co Ltd
Priority to JP2014250171A priority Critical patent/JP6447075B2/ja
Publication of JP2016111303A publication Critical patent/JP2016111303A/ja
Application granted granted Critical
Publication of JP6447075B2 publication Critical patent/JP6447075B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation

Abstract

【課題】微細配線を形成可能な配線基板、配線基板を用いた半導体装置及びその製造方法を提供する。【解決手段】配線基板11は、支持体12と、接着剤層13と、積層体101と、積層体102とを備えている。積層体101は、第1樹脂層14と、第2樹脂層19と、接続パッド15と、配線パターン18とを有する。積層体102は、第3樹脂層21と、第4樹脂層26と、配線パターン25と、接合パッド27と、半導体チップ29と電気的な接続をするための接続端子28とを有する。また、積層体101と積層体102とは、ガラス層20内に設けた、導体などで充填された貫通ビア22を介して電気的に接続される。【選択図】図2

Description

本発明は、配線基板、半導体装置及び半導体装置の製造方法に関する。
近年、半導体チップ及び外部接続部材を用いた半導体装置が、電子機器及び自動車等の様々な分野に用いられている。下記特許文献1には、半導体チップ上に再配線層及び外部接続端子を有する外部接続部材が直接形成される半導体装置の製造方法が記載されている。この製造方法では、再配線層及び外部接続端子を有する外部接続部材が半導体チップ領域内に形成される。当該製造方法によって設けられた半導体装置は、Fan−in型のWLP(Wafer Level Package:ウエハレベルパッケージ)と呼ばれている。
また、下記特許文献2には、支持基板に固定された半導体チップの周囲を覆う絶縁層を形成し、当該半導体チップ上及び当該絶縁層上に再配線層及び外部接続端子を有する外部接続部材が形成される半導体装置の製造方法が記載されている。この製造方法では、半導体チップの外縁より外側の周辺領域にも再配線層及び外部接続端子を有する外部接続部材が形成される。当該製造方法によって設けられた半導体装置は、Fan−out型のWLPと呼ばれている。
特開平11−111896号公報 特開2011−187473号公報 特開2014−7315号公報 特開2007−242888号公報
上記特許文献1に記載される製造方法では、外部接続部材は半導体チップ領域内に形成されるため、外部接続端子の数及び位置が制限される。また、特許文献1、2に記載される製造方法では、個片化された半導体チップ上に直接外部接続部材を形成するので、半導体装置の製造効率が低くなる。
上記特許文献4に記載される半導体パッケージ基板では、配線の微細化に限界があり、例えば、L/S(ライン/スペース)=5/5μmを達成するのが難しかった。
本発明は、微細配線を形成可能な配線基板、配線基板を用いた半導体装置及びその製造方法を提供することを目的とする。
本発明に係る配線基板は、透明性を有する支持体と、支持体上に設けられ、光の照射により分解可能な樹脂を含む接着剤層と、接着剤層上に設けられる第1積層体であって、2層以上の樹脂層と、樹脂層の層間に設けられる1層以上の第1配線パターンとを有する第1積層体と、第1積層体上に設けられるガラス層と、ガラス層上に設けられる第2積層体であって、2層以上の樹脂層と、樹脂層の層間に設けられる1層以上の第2配線パターンとを有する第2積層体とを備える。
平滑なガラス層を樹脂層上に設けることで、更なる配線の微細化が可能となる。
この配線基板はガラス層をコアとするが、支持体上に第1積層体とガラス層と第2積層体とを積層しているため、ハンドリング性を向上させることができると共に、配線基板や半導体装置の製造過程におけるガラスコア材料の破損を抑制できる。また、支持体が透明性を有しており、支持体を通して接着剤層に光を照射することによって接着剤層中の樹脂が分解し、接着剤層の接着力を弱めることができる。これにより、ガラスコアを有する配線基板を支持体から容易に剥離することができる。
また、この配線基板には、半導体チップを外部装置と接続するための外部接続部材として機能する積層体が設けられている。半導体チップと外部接続部材を有する配線基板とを別々に製造することができるため、半導体装置の製造効率の改善に供される。また、この配線基板では支持体が透明性を有している。接着剤層に光を照射することによって接着剤層の接着力を弱めることができるので、半導体チップと配線基板の積層体とを接合した後に、容易に支持体を積層体から剥離することができる。
また、支持体の線膨張係数は、−1ppm/℃以上10ppm/℃以下であることが好ましい。半導体チップはシリコン基板等の無機物を主成分とした基板によって製造されているので、半導体チップの線膨張係数と支持体の線膨張係数とが互いに近い値となる。したがって、配線基板に半導体チップを搭載した際に発生する位置ずれを抑制することができる。
また、支持体はガラス基板であってもよい。この場合、支持体は、安価であり、強度を高くすることが可能であり、大型化も容易となる。また、支持体の表面の粗さを容易に調整することができる。
支持体の主面の最大高さ粗さは、0.01μm以上5μm以下であることが好ましい。この場合、支持体上に設けられる積層体の凹凸が小さくなるため、配線パターンの断線及び短絡等を抑制できる。
また、接着剤層は、支持体の主面上に設けられ、光の照射により分解可能な樹脂を含む剥離層と、剥離層上に設けられ、光から第1積層体を保護する保護層とを有していてもよい。この場合、保護層が剥離層と第1積層体との間に設けられることによって、第1積層体に光のエネルギーが伝達することを抑制できる。したがって、積層体の樹脂層に含まれる樹脂が分解されることを抑制できる。
また、ガラス層上に設けられる第1積層体の厚さは、それぞれ0.001mm以上5mm以下であってもよい。この場合、積層体における配線パターンを複数の樹脂層によって保護できると共に、配線基板の反りを抑制できる。
ガラス層の厚みは、0.05mm以上1mm以下であってもよい。
また、本発明に係る半導体装置は、上記のいずれかの配線基板を用いて製造されるものであって、第1積層体と、第1積層体上に設けられるガラス層と、ガラス層上に設けられる第2積層体と、表面に突起電極が設けられており、突起電極を介して第2積層体の第2配線パターンに接続される半導体チップとを備える。
また、第2配線パターンと半導体チップとは、はんだを含む接続端子を介して互いに接続されていてもよい。この場合、配線パターンと半導体チップとの間に位置ずれが発生した場合であっても、はんだを含む接続端子によってずれを埋めることができ、半導体チップと積層体との間に発生する接続不良を抑制できる。
また、配線パターンと半導体チップとは、金を含む接続端子を介して互いに接続されていてもよい。この場合、接続端子の導電性が向上すると共に、当該接続端子の腐食が抑制される。
また、本発明に係る半導体装置の製造方法は、上記のいずれかの配線基板を用いるものであって、配線基板の第2積層体上に半導体チップを搭載すると共に、第2配線パターンに半導体チップを接合する工程と、支持体を通して接着剤層に光を照射することによって、支持体を第1積層体から剥離する工程とを備える
この半導体装置の製造方法によれば、支持体を介して接着剤層に光が照射されることによって樹脂が分解し、接着剤層の接着力を弱めることができる。したがって、半導体チップと配線基板の積層体とを接合した後に、容易に支持体を積層体から剥離することができるため、当該配線基板を用いて製造される半導体装置の薄型化が可能になる。さらに積層体に半導体チップを搭載する際に支持体を有する配線基板を用いることによって、ハンドリングを容易にすることができる。
また、光はレーザー光であることが好ましく、レーザー媒質やレーザー波長は限定されない。レーザー光の照射によって、接着層内の樹脂が分解するために必要な熱エネルギーを十分に加えることができ、接着剤の接着力を効果的に弱めることができる。
また、上記の半導体装置の製造方法は、第2配線パターンに接合された半導体チップを封止樹脂で覆う工程を更に備えてもよい。この場合、半導体チップを封止樹脂によって保護することができると共に、半導体チップの積層体からの脱離を抑制できる。
また、上記の半導体装置の製造方法は、支持体を第1積層体から剥離する工程の後に、第1積層体から接着剤層を除去する工程を更に備えてもよい。
また、上記の半導体装置の製造方法は、支持体を第1積層体から剥離する工程の後に、第1積層体に外部接続端子を設ける工程と、第1積層体とガラス層と第2積層体とを切断して個片化する工程とを更に備えてもよい。
本発明によれば、微細配線を形成可能な配線基板、配線基板を用いた半導体装置及びその製造方法を提供できる。
実施形態に係る配線基板を用いて製造された半導体装置を説明する図 実施形態に係る配線基板を説明する図 実施形態に係る配線基板の製造工程を説明する図 実施形態に係る配線基板の製造工程を説明する図 実施形態に係る半導体装置の製造工程を説明する図 実施形態に係る半導体装置の製造工程を説明する図 実施例に係る半導体装置の製造工程を説明する図 実施例に係る半導体装置の製造工程を説明する図
以下、添付図面を参照して、本発明の好適な実施形態について詳細に説明する。なお、以下の説明において、同一要素又は同一機能を有する要素には、同一符号を用いることとし、重複する説明は省略する。また、本明細書では、ガラス層(ガラスコア)の両面に、樹脂層を2層ずつ形成した例について説明する。
図1は、本実施形態の配線基板を用いて製造された半導体装置を説明する図である。図1に示されるように、半導体装置1は、積層体101、積層体102と、貫通ビア22を有するガラス層(ガラスコア)20と、半導体チップ29と、アンダーフィル30と、モールド樹脂31と、複数の外部接続端子32と、接続端子34とを備えている。なお、積層体101、積層体102、ガラス層20の詳細については、後述する。
半導体チップ29は、例えば半導体基板表面に形成されるトランジスタ又はダイオード等を有する集積回路(IC又はLSI)であり、略直方体形状を有している。半導体チップ29に用いられる半導体基板は、例えばシリコン基板(Si基板)、窒化ガリウム基板(GaN基板)、又は炭化ケイ素基板(SiC基板)等の無機物を主成分とした基板が用いられる。本実施形態では、半導体基板としてシリコン基板が用いられる。シリコン基板を用いて形成される半導体チップ29の線膨張係数(CTE:Coefficient of Thermal Expansion)は、約2〜4ppm/℃(例えば3ppm/℃)である。本実施形態における線膨張係数は、例えば20℃〜260℃の温度範囲内における温度の上昇に対応して変化する長さとする。
半導体チップ29の表面29aと積層体102に露出する配線パターンとは、接続端子34を介して電気的に接続される。接続端子34は、例えばAu、Ag、Cu、Al等の金属もしくはこれらの合金、CuにAuめっき等を施した金属複合体、又は、Sn、Sn−Pb、Sn−Ag、Sn−Cu、Sn−Ag−Cu、Sn−BiもしくはAu系等のはんだによって形成される。接続端子34は、半導体チップ29の領域内全体に配置されていてもよいし、半導体チップ29の周辺領域に配置されていてもよい。半導体チップ29と配線基板とを互いに接続する方式としては、例えばワイヤボンディング方式又はフリップチップ方式が挙げられる。本実施形態では、実装面積の縮小化及び作業の効率化の観点から、フリップチップ方式によって半導体チップ29及び積層体102が互いに接続されている。
アンダーフィル30は、半導体チップ29を積層体102上に固定及び封止するために用いられる接着剤である。アンダーフィル30としては、例えば、エポキシ樹脂、ポリウレタン樹脂、シリコーン樹脂、ポリエステル樹脂、オキセタン樹脂、及びマレイミド樹脂の内の1種又はこれらの樹脂の2種類以上が混合された樹脂に、フィラーとしてシリカ、酸化チタン、酸化アルミニウム、酸化マグネシウム、又は酸化亜鉛等を加えた材料が用いられる。アンダーフィル30は、液状であってもよいし、フィルム状であってもよい。
モールド樹脂31は、半導体チップ29を覆って封止及び保護するために用いられる封止樹脂である。モールド樹脂31としては、例えば、エポキシ樹脂、ポリウレタン樹脂、シリコーン樹脂、ポリエステル樹脂、オキセタン樹脂、及びマレイミド樹脂の内の1種又はこれらの樹脂の2種類以上が混合された樹脂に、フィラーとしてシリカ、酸化チタン、酸化アルミニウム、酸化マグネシウム、又は酸化亜鉛等を加えた材料が用いられる。
外部接続端子32は、積層体101上に設けられている。外部接続端子32は、積層体101内に設けられている配線パターン、及びガラス層20内に設けられた貫通ビア22を介して半導体チップ29と電気的に接続している。外部接続端子32は、例えばSn、Sn−Pb、Sn−Ag、Sn−Cu、Sn−Ag−Cu、又はSn−Bi等のはんだによって形成される。外部接続端子32がはんだから形成される場合、外部接続端子32を形成する前に、積層体101の主面101a上の配線パターンが露出した部分に、例えばNiめっき、Auめっき、又はSnめっきが施されてもよく、プレソルダー処理が施されてもよく、OSP(Organic Solderability Preservative)等の有機被膜処理が施されてもよい。
図2は、本実施形態の配線基板を説明する図である。図2に示されたように、配線基板11は、支持体12と、接着剤層13と、積層体101と、積層体102とを備えている。積層体101は、例えば2層の樹脂層から構成される場合、第1樹脂層14と、第2樹脂層19と、接続パッド15と、配線パターン18とを有する。積層体102は、例えば2層の樹脂層から構成される場合は、第3樹脂層21と、第4樹脂層26と、配線パターン25と、接続パッド27と、半導体チップ29と電気的な接続をするための接続端子28とを有する。また、積層体101と積層体102とは、ガラス層20内に設けた、導体などで充填された貫通ビア22を介して電気的に接続される。なお、積層体101または積層体103に新たな樹脂層を増やすことにより、配線数を増やすことが可能である。
支持体12は、例えば光を透過する性質(透明性)を有する材料から構成される基板である。支持体12の主面12aは、例えば略矩形状、略円形状、又は略楕円形状等である。支持体12が透過する光の波長の範囲は、例えば100nm以上2000nm以下でもよく、300nm以上1100nm以下でもよい。支持体12には、接着剤層13を分解することが可能な特定の波長を透過するものを用いてもよく、例えばガラス基板が用いられる。ガラス基板を用いる場合、ガラス中の成分種及び成分比率とその製造方法は問わない。例えば、成分種と成分比率の異なるガラスとしては、無アルカリガラス、アルカリガラス、ホウ珪酸ガラス、石英ガラス、サファイアガラス、感光性ガラスなどが挙げられるが、いずれのガラスを用いてもよい。また、製造方法としては、フロート法、ダウンドロー法、フュージョン法、アップドロー法、ロールアウト法などが挙げられるが、いずれの方法によって作製されたガラス基板を用いてもよい。ガラス基板の線膨張係数は、上述した半導体チップ29の線膨張係数と近い値であることが好ましく、例えば−1ppm/℃以上10.0ppm/℃以下(又は0.5ppm/℃以上5.0ppm/℃以下)である。JIS B 0601:2013に基づいた支持体12の主面12aにおける最大高さ粗さRzは、例えば0.01μm以上5μm以下でもよく、0.1μm以上3μm以下でもよい。支持体12の主面12aの最大高さ粗さRzが0.01μm以上であることによって、支持体12に要するコストの増加を抑制することができる。支持体12の主面12aの最大高さ粗さRzが5μm以下であることによって、主面12aの凹凸に起因した配線パターン18の断線及び短絡等を抑制できる。また、支持体12の形状は問わず、四角形、オリフラ付きの丸型ウエハ、もしくは丸型のウエハのいずれを用いてもよい。
接着剤層13は、支持体12と積層体101とを互いに接着するための層である。接着剤層13は、支持体12の主面12a上に設けられており、光の照射により分解可能な樹脂を含んでいる。本実施形態において、レーザー光を照射光として用いる。したがって、接着剤層13に含まれる樹脂には、レーザー光が照射されることによって熱分解可能な樹脂が用いられる。接着剤層13に含まれる樹脂としては、例えばエポキシ樹脂、ポリウレタン樹脂、シリコーン樹脂、ポリエステル樹脂、オキセタン樹脂、及びマレイミド樹脂の内の1種又はこれらの樹脂の2種類以上が混合された樹脂等が用いられる。接着剤層13の厚さは、例えば20μm〜100μmである。
第1樹脂層14は、接着剤層13上に設けられる樹脂層であり、開口部14aを有している。第1樹脂層14は、例えばエポキシ樹脂、ポリイミド、マレイミド樹脂、ポリエチレンテレフタラート、ポリフェニレンオキシド、液晶ポリマー、又はシリコーン等の樹脂材料及びこれらの複合材料を含む。また、第1樹脂層14は、無機フィラー又は有機フィラーが含まれていてもよい。第1樹脂層14は、例えばエポキシ樹脂及びガラス繊維が組み合わせた材料を含んでもよい。第1樹脂層14として、例えばエポキシ系の絶縁性樹脂等からなるソルダーレジストが用いられてもよい。第1樹脂層14の厚さは、例えば0.5μm〜30μmである。
接続パッド15は、例えばAu等の金属から構成される導電層であり、第1樹脂層14の開口部14a内に設けられている。接続パッド15は、開口部14a内において接着剤層13と接していてもよい。接続パッド15の厚さは、例えば0.001μm〜3μmである。接着剤層13側から設ける接続パッド15が1層以上を積層してなる場合、例えば単層の場合は、Au、Pd、Sn、Cuのいずれかを、2層の場合は、Au/Ni、Au/Pdの積層体を、3層の場合は、Au/Pd/Niの積層体を適用することができる。ここで、金属層の形成方法は、ウエット処理に代表されるめっき法や、真空プロセスに代表されるスパッタ法があるが、タクトの点で、めっき法を用いるのが望ましく、無電解めっき、電解めっきのいずれの方法を用いてもよい。
接着剤層13側から設ける接続パッド15が合金層からなる場合、Snと他の元素を含んでなるはんだ層、もしくはAuと他の元素含んでなるはんだ層を適用することができ、例えばSn−Ag、Sn−Cu、Sn−Bi、Sn−Pb、Sn−Ag−Cu、Au−Si、Au−Sn、Au−Geの合金からなるはんだ層などが挙げられる。なお、Snと他の元素の合金比率は問わない。
接続パッド15において、接着剤層13側から設ける金属層が1層以上を積層してなる金属層と合金層からなる場合、例えば、Au/無電解Ni−P、Au/無電解Ni−B、Au/無電解Pd−P/無電解Ni−Pといった様に、無電解Niめっき、もしくは無電解Pdめっきの無機物との合金皮膜が積層された皮膜を適用することができる。ただし、無電解Niめっき皮膜あるいは、無電解Pdめっき皮膜との合金皮膜は無機物に限定されず、W(タングステン)などの金属が含有されていてもよい。
配線パターン18は、例えばAu、Cu、Ni等の金属から構成される導電層であり、第1樹脂層14及び接続パッド15上に設けられている。配線パターン18は、第1樹脂層14の開口部14aを介して接続パッド15に電気的に接続されている。配線パターン18の厚さは、例えば1μm〜20μmである。なお、配線パターン18中には、PやSなどの無機不純物が含まれていてもよい。
第2樹脂層19は、第1樹脂層14、接続パッド15、及び配線パターン18上に設けられる樹脂層である。第2樹脂層19は、例えばエポキシ樹脂、ポリイミド、マレイミド樹脂、ポリエチレンテレフタラート、ポリフェニレンオキシド、液晶ポリマー、又はシリコーン等の樹脂材料及びこれらの複合材料を含む。また、第2樹脂層19には、無機フィラー又は有機フィラーが含まれていてもよい。第2樹脂層19に設けられている開口部19aは、第1樹脂層14の開口部14aと重なっておらず、配線パターン18の一部を露出するように設けられている。第2樹脂層19の厚さは、例えば0.5μm〜30μmである。
第2樹脂層19には、第2樹脂層19上に、ガラス層20及び第3樹脂層21を張り合わせた後、レーザーによって開口部を設けてもよい。このとき、第2樹脂層19と、ガラス層2と、第3樹脂層21には、一括して、ビアが形成される。このようにして、第3樹脂層21、ガラス層20、第2樹脂層19に形成されたビアは、少なくとも、Cu、Ni、Snなどから選ばれる1種類以上の金属、もしくは導電ペーストなどによって充填してもよい。更に、ビア内をコンフォーマルめっきによって導通化後、層間絶縁樹脂、もしくはソルダーレジストなどによって充填してもよい。なお、あらかじめ、ビアを設けたガラスを張り合わせた後に、ビア内を導通化させ、順次、積層体102を作製してもよい。
ガラス層20は、積層体101の第2樹脂層19の上に設けられる。ガラス層20には、例えば、石英ガラス、ホウケイ酸ガラス、無アルカリガラス、ソーダガラス、感光性ガラス又はサファイアガラス等を用いることができる。なお、例えば、フロート法やダウンドロー法といったようなガラスの製造方法は問わない。ガラス層20の厚みは、例えば0.05mm以上1mm以下である。
第3樹脂層21は、ガラス層20上に設けられる樹脂層である。第3樹脂層21は、例えばエポキシ樹脂、ポリイミド、マレイミド樹脂、ポリエチレンテレフタラート、ポリフェニレンオキシド、液晶ポリマー、又はシリコーン等の樹脂材料及びこれらの複合材料を含む。また、第3樹脂層21には、無機フィラー又は有機フィラーが含まれていてもよい。第3樹脂層21の厚さは、例えば0.5μm〜30μmである。
配線パターン25は、例えばAu、Cu、Ni等の金属から構成される導電層であり、第3樹脂層21上に設けられている。配線パターン25は、第3樹脂層21とガラス層20と第2樹脂層19とを貫通する貫通ビア22を介して配線パターン18に電気的に接続されている。配線パターン25の厚さは、例えば1μm〜20μmである。なお、配線パターン25中には、PやSなどの無機不純物が含まれていてもよい。
第4樹脂層26は、ガラス層20及び配線パターン25上に設けられる樹脂層である。第4樹脂層26は、例えばエポキシ樹脂、ポリイミド、マレイミド樹脂、ポリエチレンテレフタラート、ポリフェニレンオキシド、液晶ポリマー、又はシリコーン等の樹脂材料及びこれらの複合材料を含む。また、第4樹脂層26には、無機フィラー又は有機フィラーが含まれていてもよい。第4樹脂層26の厚さは、例えば0.5μm〜30μmである。
配線パターン25上に設けられた接続パッド27上には、接続端子28を形成するための表面処理を行うのが望ましい。接続パッド27は、例えばAu等の金属から構成される導電層であり、第4樹脂層26の開口部26a内に設けられている。接続パッド27の厚さは、例えば0.001μm〜3μmである。接続パッド27が1層以上を積層してなる場合、例えば単層の場合は、Au、Pd、Sn、Cuのいずれかを、2層の場合は、Au/Ni、Au/Pdの積層体を、3層の場合は、Au/Pd/Niの積層体を適用することができる。ここで、金属層の形成方法は、ウエット処理に代表されるめっき法や、真空プロセスに代表されるスパッタ法とがあるが、タクトの点で、めっき法を用いるのが望ましく、無電解めっき、電解めっきのいずれの方法を用いてもよい。
接続パッド27が合金層からなる場合、Snと他の元素を含んでなるはんだ層、もしくはAuと他の元素含んでなるはんだ層を適用することができ、例えばSn−Ag、Sn−Cu、Sn−Bi、Sn−Pb、Sn−Ag−Cu、Au−Si、Au−Sn、Au−Geの合金からなるはんだ層などが挙げられる。なお、Snと他の元素の合金比率は問わない。
接続パッド27において、金属層が1層以上を積層してなる金属層と合金層からなる場合、例えば、Au/無電解Ni−P、Au/無電解Ni−B、Au/無電解Pd−P/無電解Ni−Pといった様に、無電解Niめっき、もしくは無電解Pdめっきの無機物との合金皮膜が積層された皮膜を適用することができる。ただし、無電解Niめっき皮膜あるいは、無電解Pdめっき皮膜との合金皮膜は無機物に限定されず、Wなどの金属が含有されていてもよい。また、接続パッド27上には、OSPなどの有機皮膜処理を施してもよい。
接続パッド27上に設ける接続端子28は、第4樹脂層26の開口部26a内に設けられる端子であり、配線パターン25を半導体チップ29の接続端子と電気的に接続しやすいように設けられている。接続端子28は、例えば共晶はんだ又は鉛フリーはんだ(Sn−Ag、Sn−Cu、Sn−Ag−Cu、又はSn−Bi等)によって形成される。
尚、接続パッド27は、種々の金属からなる導電層上に共晶はんだ又は鉛フリーはんだが設けられた端子でもよい。また、開口部26aに、Ni、Au、Sn等のめっき処理を施す、又はOSP等の有機被膜処理を施すことにより、接続パッド27を形成してもよい。また、接続パッド27は、配線パターン25に金めっきを行うことにより形成してもよい。この場合、接続パッド27の導電性が向上すると共に、接続パッド27の腐食が抑制される。半導体チップ29の接続端子34が金ボール接続端子(例えば、Au、Auを含む合金、もしくは表面にAuめっきを施した金属複合体による金接続端子、又は、Au系のはんだによって形成された接続端子)である場合、当該接続端子28と金めっきが施された接続端子34との接合性が向上する。
次に、図3A及び図3Bを参照しながら、本実施形態に係る配線基板の製造方法を説明する。図3A(a)〜(k)は、配線基板の製造方法の一例を説明する図であり、図3B(l)〜(p)は、配線基板の製造方法の一例を説明する図であって、図3Aに続く工程を示す図である。
まず、図3A(a)に示されるように、支持体12の主面12a上に接着剤層13を形成する。接着剤層13は、例えば印刷法、真空プレス法、真空ラミネート法、ロールラミネート法、スピンコート法、ダイコート法、カーテンコート法、ローラーコート法、又はフォトリソグラフィー法等の公知の方法にて形成される。
次に、図3A(b)に示されるように、接着剤層13上に第1樹脂層14を設けた後、当該第1樹脂層14に開口部14aを形成する。そして、当該開口部14a内に接続パッド15を形成する。第1樹脂層14は、例えば印刷法、真空プレス法、真空ラミネート法、ロールラミネート法、スピンコート法、ダイコート法、カーテンコート法、ローラーコート法、又はフォトリソグラフィー法等の公知の方法にて形成される。開口部14aは、例えば第1樹脂層14に対してレーザーの照射、又はフォトリソグラフィーを行い、第1樹脂層14の一部を除去することによって形成される。接続パッド15は、例えばめっき処理によって設けられる。接続パッド15は、必ずしも設けなくてもよい。
次に、図3A(c)に示されるように、第1樹脂層14及び接続パッド15上にシード層16を設ける。シード層16は、第1樹脂層14の開口部14aを介して接続パッド15に接続されている。シード層16は、例えば無電解めっき法、スパッタ法、又はCVD法等によって形成される。また、第1樹脂層14にCu等から構成される導体箔を貼り付けることによって、シード層16を形成してもよい。シード層16は、例えばCu層、NiめっきがなされたCu層、AuめっきがなされたCu層、はんだめっきがなされたCu層、Al層、又はAg/Pd合金層等によって形成される。本実施形態では、コスト、電気特性、及び製造容易性の観点からCu層が用いられる。
次に、図3A(d)に示されるように、シード層16上に開口部17aを有するレジスト17を設ける。そして、開口部17aによって露出されたシード層16の一部に、例えばめっき処理を施すことによって当該一部を厚くする。ここで、シード層16における相対的に薄い領域を第1領域16aとし、相対的に厚い領域を第2領域16bとする。第1領域16aは、第1樹脂層14及びレジスト17の間に存在する領域である。第2領域16bは、例えばCu層、NiめっきがなされたCu層、AuめっきがなされたCu層、はんだめっきがなされたCu層、Al層、又はAg/Pd合金層等によって形成される。本実施形態では、コスト、電気特性、及び製造容易性の観点からCu層が用いられる。また、レジスト17としては、例えばネガ型又はポジ型のフォトレジストが用いられる。
次に、図3A(e)に示されるように、レジスト17及びシード層16における第1領域16aを除去することによって配線パターン18を形成する。レジスト17は、例えばリフトオフによって第1樹脂層14上から除去されてもよいし、エッチングによって除去されてもよい。第1領域16aは、例えばウェットエッチング又はドライエッチングによって除去される。第1領域16aが除去されることによって、第2領域16bが配線パターン18となる。第2領域16bの一部は、第1領域16aと同時にエッチングされてもよい。すなわち、本実施形態における配線パターン18は、セミアディティブ法によって形成される。セミアディティブ法とは、Cu層等のシード層を形成し、所望のパターンを有するレジストをシード層上に形成し、シード層における露出した部分を電解めっき法等により厚膜化し、レジストを除去した後、薄いシード層をエッチングして配線パターンを得る方法である。
また、図3A(f)に示されるように、配線パターン18の形成後、第2樹脂層19を第1樹脂層14及び配線パターン18上に形成する。第2樹脂層19は、例えば印刷法、真空プレス法、真空ラミネート法、ロールラミネート法、スピンコート法、ダイコート法、カーテンコート法、ローラーコート法、又はフォトリソグラフィー法等の公知の方法にて形成される。
次に、図3A(g)に示されるように、第2樹脂層19上に、ガラス層20を形成する。ガラス層20は、例えば、真空プレス法、真空ラミネート法、ロールラミネート法等の公知の方法にて形成される。また、第2樹脂層と、ガラスとの密着を向上させるため、第2樹脂層上に接着層、あるいは、シランカップリング剤層を設けてもよい。また、あらかじめ、片面、もしくは両面に接着剤層、もしくは樹脂層を設けておいたガラスをガラス層20として用いてもよい。
上述したように、ガラス層20には、例えば、石英ガラス、ホウケイ酸ガラス、無アルカリガラス、ソーダガラス、感光性ガラス又はサファイアガラス等を用いることができる。なお、例えば、フロート法やダウンドロー法といったようなガラスの製造方法は問わない。
次に、図3A(h)に示されるように、ガラス層20上に、第3樹脂層21を形成する。第3樹脂層21は、例えば印刷法、真空プレス法、真空ラミネート法、ロールラミネート法、スピンコート法、ダイコート法、カーテンコート法、ローラーコート法、又はフォトリソグラフィー法等の公知の方法にて形成される。
次に、図3A(i)に示されるように、第3樹脂層21と、ガラス層20と、第2樹脂層19とを、レーザーの照射によって開口させ、貫通ビア22を形成する。貫通ビア22は、UV−YAGレーザー、炭酸ガスレーザー、エキシマレーザーなどの公知のレーザー技術を用いて、形成することができる。
次に、図3A(j)に示されるように、貫通ビア22の側壁及び、第3樹脂層21の上面21aに、シード層23を設ける。シード層23は、例えば無電解めっき法、スパッタ法、又はCVD法等によって形成される。また、シード層23は、例えばCu層、NiめっきがなされたCu層、AuめっきがなされたCu層、はんだめっきがなされたCu層、Al層、又はAg/Pd合金層等によって形成される。本実施形態では、コスト、電気特性、及び製造容易性の観点からCu層が用いられる。
次に、図3A(k)に示されるように、貫通ビア22内を、シード層23を用いて通電させることにより、電解めっき法で、コンフォーマルめっき、もしくはビアフィリングめっきによって金属層24を形成する。ここで、コンフォーマルめっきによって貫通ビア22の側壁と、第3樹脂層の表層23aに、金属層24を形成した場合、貫通ビア22内の中空部分には、導電ペーストや、樹脂を充填する。導電ペーストは、その金属種や樹脂種は問わず、またその混合比についても限定されない。
次に、図3B(l)及び(m)に示されるように、第3樹脂層21上に、配線パターン18を形成した際と同様の手法により、レジスト17を形成した後、配線パターン25を形成する。
次に、図3B(n)に示されるように、第3樹脂層21及び配線パターン25の上に、第4樹脂層26を形成する。第4樹脂層26は、例えば印刷法、真空プレス法、真空ラミネート法、ロールラミネート法、スピンコート法、ダイコート法、カーテンコート法、ローラーコート法、又はフォトリソグラフィー法等の公知の方法にて形成される。また、第4樹脂層26は、ソルダーレジストであってもよい。
次に、図3B(o)に示されるように、第1樹脂層14に開口部14aを設けた際と同様の手法にて、第4樹脂層26にレーザー照射によって開口部26aを設ける。
最後に、図3B(p)及び(q)に示されるように、開口部14aに、接続パッド27に対し、めっき法により表面処理を行った後、例えば、印刷法、もしくはボール振込み、めっき法によって、接続端子28を形成する。以上によって、支持体12と、接着剤層13と、積層体101と、積層体102と、ガラス層20とを備える配線基板11を形成する。
次に、図4(a)〜(e)、図5(a)〜(d)を参照しながら、本実施形態に係る配線基板を用いて半導体装置を製造する方法を説明する。図4(a)〜(e)、図5(a)〜(d)は、半導体装置の製造方法の一例を説明する図である。
まず、図4(a)に示されるように、支持体12、接着剤層13、及び積層体101、ガラス層20及び積層体102を有する配線基板11を準備する。配線基板11は、図2又は図3B(p)によって示される配線基板11と同等である。
次に、図4(b)に示されるように、配線基板11に複数の半導体チップ29を搭載する。具体的には、配線基板11の一方の主面101a上に、半導体チップ29をフリップチップ方式にて搭載する。半導体チップ29を配線基板11に搭載する際、半導体チップ29の接続端子34と配線基板11の接続端子28(図2を参照)とが互いに接続される。また、半導体チップ29及び配線基板11の間にアンダーフィル30を設けておくことによって、半導体チップ29及び配線基板11を固定及び封止する。アンダーフィル30は、半導体チップ29を配線基板11に搭載した後に、半導体チップ29及び配線基板11の間に供給してもよい。また、半導体チップ29又は配線基板11に予めアンダーフィル30を付着しておき、半導体チップを配線基板に搭載すると同時にアンダーフィル30による封止を完了させてもよい。例えば、加熱又は光照射による硬化処理をアンダーフィル30に施すことによって、アンダーフィル30による半導体チップ29及び配線基板11の固定及び封止を行う。アンダーフィル30は、必ずしも設けなくてもよい。
次に、図4(c)に示されるように、配線基板11の一方の主面101a上にモールド樹脂31を形成する。この際、モールド樹脂31によって半導体チップ29を埋設する。モールド樹脂31は、例えばトランスファーモールド法又はポッティング法等の公知の方法にて形成される。半導体チップ29は、モールド樹脂31によって封止されるように覆われていてもよい。
次に、図4(d)に示されるように、支持体12を介して接着剤層13にレーザー光51を照射する。支持体12全体に渡ってレーザー光51を照射してもよいし、支持体12の所望の位置にレーザー光Lを照射してもよい。本実施形態では、接着剤層13内の樹脂を確実に分解する観点から、直線的に往復させながら支持体12全体にレーザー光Lを照射する。レーザー光Lは、例えば100nm以上2000nm以下の波長を有してもよく、300nm以上1500nm以下の波長を有していてもよく、300nm以上1100nm以下の波長を有していてもよい。レーザー光Lを出射する装置の一例として1064nmの波長の光を出射するYAGレーザー装置、532nmの波長の2倍高調波YAGレーザー装置、又は780〜1300nmの波長の光を出射する半導体レーザー装置等が挙げられる。支持体12は透明性を有しており、レーザー光Lを透過する。よって、支持体12を透過したレーザー光51のエネルギーは、接着剤層13に吸収される。吸収されたレーザー光Lのエネルギーは、接着剤層13内にて熱エネルギーに変換される。この熱エネルギーによって、接着剤層13の樹脂は熱分解温度に達し、熱分解する。これによって、接着剤層13が支持体12と積層体101とを接着する力が弱まる。
次に、図4(e)に示されるように、積層体101から支持体12を剥離する。支持体12を積層体101から剥離する方法は、手動でもよいし機械を用いて行ってもよい。積層体101に接着剤層13が付着している場合、積層体101から接着剤層13を除去する。例えば、積層体101の他方の主面101bに粘着テープを貼り付けた後ピールすることにより、他方の主面101b上に残存していた接着剤層13を積層体101から除去する。また、他方の主面101bを過マンガン酸カリウム水溶液及び水酸化ナトリウム水溶液の混合溶液等に浸漬して接着剤層13を除去してもよいし、当該混合溶液を他方の主面101bにスプレーすることによって接着剤層13を除去してもよい。また、他方の主面101bをアセトン又はメチルエチルケトン等の有機溶剤に浸漬して接着剤層13を除去してもよいし、当該有機溶剤を他方の主面101bにスプレーすることによって接着剤層13を除去してもよい。また、接着剤層13を他方の主面101bに残存したままでもよいが、この場合、レーザー光等を用いて外部接続端子32を設けるための開口部を形成させる必要がある。以上により、図4(e)に示されるように、積層体101から支持体12及び接着剤層13を除去する。
次に、図5(a)、(b)に示されるように、積層体101の他方の主面101b上に複数の外部接続端子32を形成する。具体的には、積層体101の接続パッド15(図2を参照)に相当する部分に、外部接続端子31を形成する。例えばはんだボール搭載法やはんだ印刷等によって外部接続端子32を形成する。
次に、図5(c)に示されるように、モールド樹脂31にダイシングテープ33を貼り付けた後、各半導体チップ29の間の領域に位置する積層体101、ガラス層20、積層体102及びモールド樹脂31を切断し、個片化する。例えばダイシングソー又はレーザー等を用いて積層体101、ガラス層20、積層体102及びモールド樹脂31を切断する。以上により、図5(d)に示されるように、配線基板11を用いて形成された半導体装置1が製造される。
以上に説明した本実施形態に係る配線基板11では、半導体装置1における半導体チップ29が外部装置と接続するための外部接続部材として機能する積層体101を備えている。これにより、半導体チップ29と外部接続部材を有する配線基板11とを別々に製造することができるため、半導体装置1の製造効率を改善できる。また、この配線基板11では支持体12が透明性を有している。これにより、支持体12を通して接着剤層13に光を照射することによって樹脂を分解し、接着剤層13の接着力を弱めることができる。したがって、半導体チップ29と配線基板11の積層体101とを接合した後に、容易に支持体12を積層体101から剥離することができ、当該配線基板11を用いて製造される半導体装置1の薄型化が可能になる。さらに支持体12を有する配線基板11を用いて半導体装置1を製造することによって、配線基板11のハンドリングを容易にすることができる。
また、支持体12の線膨張係数は、−1ppm/℃以上10ppm/℃以下であってもよい。この場合、半導体チップ29はシリコン基板等の無機物を主成分とした基板によって製造されているので、半導体チップ29の線膨張係数と支持体12の線膨張係数とが互いに近い値となる。このため、配線基板11に半導体チップ29を搭載した際に発生する位置ずれを抑制することができる。したがって、半導体チップ29が配線基板11に搭載不可能となること、及び半導体チップ29と配線基板11とを接合する部分が破壊することが抑制される。
また、支持体12がガラス基板である場合、支持体12を安価で強度を高くすると共に、支持体12の大型化が容易にできる。また、支持体12の表面の粗さを容易に調整することができる。
支持体12の主面12aの最大高さ粗さRzは、0.01μm以上5μm以下である場合、支持体12上に設けられる積層体101の凹凸が小さくなるため、配線パターン18の断線及び短絡等を抑制できる。
また、接着剤層13に照射する光がレーザー光である場合、接着剤層13内の樹脂が分解するために必要な熱エネルギーを十分に加えることができ、接着剤層13の接着力を効果的に弱めることができる。また、レーザー光は支持体12を介して接着剤層13に照射されるため、半導体チップ29にレーザー光によるダメージを与えずに接着剤層13の接着力を効果的に弱めることができる。
本発明による配線基板、半導体装置及び半導体装置の製造方法は、上述した実施形態に限られるものではなく、他に様々な変形が可能である。例えば、上記実施形態及び変形例を適宜組み合わせてもよい。また、積層体101に積層される半導体チップ29は、個片化される配線基板11の領域に複数搭載されてもよい。また、積層体101には、半導体チップ29以外の部材(例えばコンデンサ等の受動部品)が搭載されていてもよい。
また、例えば第1樹脂層14における開口部14aと第2樹脂層19における開口部19aとは、互いに重なっていてもよい。さらに、例えば積層体102における接続端子28は、必ずしも設けられていなくてもよい。
また、配線基板11における配線パターン18、25は、セミアディティブ法に限らず、例えばサブトラクティブ法又はフルアディティブ法等の公知の方法にて形成される。ここで、サブトラクティブ法とは、Cu層等の導体層上に所望のパターンを有するレジストを形成して不要な導体層をエッチングした後、レジストを剥離して配線パターンを得る方法である。また、フルアディティブ法は、樹脂層上に無電解めっき触媒を吸着させ、所望のパターンのレジストを樹脂層上に形成し、このレジストを絶縁膜として残したまま触媒を活性化させ、無電解めっき法によりレジスト開口部内にCu等の導体を析出させた後、レジストを除去して所望の配線パターンを得る方法である。
ガラス層20には、貫通ビア22を形成せず、ガラス層20の両面に樹脂層と、配線パターンを設けてもよい。
また、第2樹脂層19の上に、及び/または、第4樹脂層26の上に新たな樹脂層及び配線パターンを設けてもよい。これにより、配線パターンと樹脂層とが所望の層数だけ積層された多層の積層体101、102を得ることができる。
本発明を以下の実施例によりさらに詳細に説明するが、本発明はこれらの例に限定されるものではない。
(配線基板)
図6A及び図6Bは、実施例に係る半導体装置の製造方法を説明するための図である。
まず、図6A(a)に示されるように、支持体12の主面12a上に剥離層41及び保護層42を順に形成した。支持体12として、ガラス(OA−10G(日本電気硝子株式会社製)、1.1mm厚)を使用した。支持体12の線膨張係数は、約4ppm/℃であった。支持体12の主面12a上の剥離層41は、3M Light−To−Heat−Conversion(LTHC)Release Coating(住友スリーエム株式会社製)を用いて形成した。保護層42は、3M UV−Curable Adhesive LC−5200(住友スリーエム株式会社製)を用いて形成した。剥離層41及び保護層42は、いずれもスピンコート法により形成した。これらの剥離層41及び保護層42が、図2に示した接着剤層13に相当する。
次に、保護層42上に第1樹脂層14として、真空ラミネート法によって味の素ファインテクノ製のGX−T31(30μmt)を設けた後、レーザー照射により、φ500μmの開口部14aを形成した。次に該開口部14aに、接続パッド15を形成後(図6A(b))、セミアディティブ法により配線パターン18を形成した(図6A(c)〜(e))。次に、第2樹脂層19として、真空ラミネート法によってGX−T31(30μmt)を形成後(図6A(f))、第2樹脂層19上に100μm厚のガラス層20(OA−10G(日本電気硝子株式会社製)をラミネートした(図6A(g))。さらに該ガラス層20上に、第3樹脂層21として、真空ラミネート法によってGX−T31(30μmt)を形成後(図6A(h))、炭酸ガスレーザーによって、第2樹脂層19、ガラス層20、第3樹脂層21に対して、φ50μmの貫通ビア22を形成した(図6A(i))。次に、無電解銅めっきにより、貫通ビア22内を導通化させ、電解銅めっきによりフィリング後、配線パターン25を形成した(図6A(j)〜図6B(m))。その後、第4樹脂層26として、真空ラミネート法によってGX−T31(30μmt)を形成した(図6B(n))。次に、第4樹脂層26にレーザーによってφ90μmの開口部26aを設け(図6B(o))、配線パターン25の一部を露出させた。次に、露出させた配線パターン25に無電解Ni/Auめっきを施して接続パッド27を形成し(図6B(p))、φ90μmのSn−3wt%Ag−0.5wt%Cuはんだ(接続端子28)をピーク温度260℃にて実装し、本実施例に係る配線基板11Aを得ることができた(図6B(q))。積層体101、102の厚さは、約0.09mmであった。また、積層体102中の配線パターン25について、L/S=5/5μmのCuパターンを形成できることが確認された。
(半導体装置)
次に、得られた配線基板11Aに半導体チップ29を搭載した。半導体チップ29は、Cuポストの先端にSn−3.5Agはんだ層を形成した突起電極を有しているものを用いた。また、半導体チップ29の線膨張係数は、約3ppm/℃であった。配線基板11には予めアンダーフィル30を供給しておいた。半導体チップ29の突起電極と配線基板11Aの接続端子28との位置合わせを行った後、半導体チップ29を配線基板11に圧着させ、加熱した。この後、半導体チップ29を含む配線基板11Aの上面を、トランスファーモールド法により、モールド樹脂31を用いて封止した。そして、配線基板11の支持体12側より、直線的に往復させながら支持体全体に1064nmのYAGレーザーを照射し、支持体12を配線基板11より取り除いた。さらに、積層体101及び接着剤層13に粘着テープを貼り付けた後に当該粘着テープをピールすることにより、接着剤層13を配線基板11より除去した。次に、積層体101にSn−3wt%Ag−0.5wt%Cuはんだボールを搭載し、外部接続端子32を形成した。この構成体をダイシングテープに貼り付け、ダイシングすることによって、図1に示される半導体装置1を得た。
本発明は、半導体のウエハーレベルパッケージ及びその製造に利用できる。
1・・・半導体装置
11、11A・・・配線基板
101、101a・・・積層体
102、102a・・・積層体
12・・・支持体
13・・・接着層
14・・・第1樹脂層
15・・・接続パッド
16・・・シード層
17・・・レジスト
18・・・配線パターン
19・・・第2樹脂層
20・・・ガラス層
21、21a・・・第3樹脂層
22・・・ビア
23・・・シード層
24・・・めっき層
25・・・配線パターン
26、26a・・・第4樹脂層
27・・・接続パッド
28・・・接続端子
29・・・半導体チップ
30・・・アンダーフィル
31・・・モールド樹脂
32・・・接続端子
33・・・ダイシングテープ
34・・・接続端子
51・・・レーザー光

Claims (15)

  1. 配線基板であって、
    透明性を有する支持体と、
    前記支持体上に設けられ、光の照射により分解可能な樹脂を含む接着剤層と、
    前記接着剤層上に設けられる第1積層体であって、2層以上の樹脂層と、前記樹脂層の層間に設けられる1層以上の第1配線パターンとを有する第1積層体と、
    前記第1積層体上に設けられるガラス層と、
    前記ガラス層上に設けられる第2積層体であって、2層以上の樹脂層と、前記樹脂層の層間に設けられる1層以上の第2配線パターンとを有する第2積層体とを備える、配線基板。
  2. 前記支持体の線膨張係数は、−1ppm/℃以上10ppm/℃以下である、請求項1に記載の配線基板。
  3. 前記支持体は、ガラス基板である、請求項1又は2に記載の配線基板。
  4. 前記支持体の主面の最大高さ粗さは、0.01μm以上5μm以下である、請求項1〜3のいずれか1項に記載の配線基板。
  5. 前記ガラス層がビアを有し、
    前記第1配線パターンと前記第2配線パターンとが前記ガラス層内の前記ビアを介して導通していることを特徴とする、請求項1〜4のいずれか1項に記載の配線基板。
  6. 前記第2積層体上に半導体チップを搭載した、請求項1〜5のいずれか1項に記載の配線基板。
  7. 前記ガラス層の厚みが、0.05mm以上1mm以下である、請求項1〜6のいずれか1項に記載の配線基板。
  8. 前記接着剤層は、
    前記支持体の主面上に設けられ、光の照射により分解可能な樹脂を含む剥離層と、
    前記剥離層上に設けられ、前記光から前記第1積層体を保護する保護層とを有する、請求項1〜7のいずれか1項に記載の配線基板。
  9. 請求項1〜8のいずれか1項に記載の配線基板を用いて製造される半導体装置であって、
    前記第1積層体と、
    前記第1積層体上に設けられるガラス層と、
    前記ガラス層上に設けられる前記第2積層体と、
    表面に突起電極が設けられており、前記突起電極を介して前記第2積層体の前記第2配線パターンに接続される半導体チップとを備える、半導体装置。
  10. 前記第2配線パターンと前記半導体チップとは、はんだを含む接続端子を介して互いに接続されている、請求項9に記載の半導体装置。
  11. 請求項1〜8のいずれか1項に記載の配線基板を用いた半導体装置の製造方法であって、
    前記配線基板の前記第2積層体上に半導体チップを搭載すると共に、前記第2配線パターンに前記半導体チップを接合する工程と、
    前記支持体を通して前記接着剤層に光を照射することによって、前記支持体を前記第1積層体から剥離する工程とを備える、半導体装置の製造方法。
  12. 前記光は、レーザー光である、請求項11に記載の半導体装置の製造方法。
  13. 前記第2配線パターンに接合された前記半導体チップを封止樹脂で覆う工程を更に備える、請求項11又は12に半導体装置の製造方法。
  14. 前記支持体を前記第1積層体から剥離する工程の後に、前記第1積層体から前記接着剤層を除去する工程を更に備える、請求項11〜13のいずれか1項に記載の半導体装置の製造方法。
  15. 前記支持体を前記第1積層体から剥離する工程の後に、前記第1積層体に外部接続端子を設ける工程と、
    前記第1積層体と前記ガラス層と前記第2積層体とを切断して個片化する工程とを更に備える、請求項11〜14のいずれか1項に記載の半導体装置の製造方法。
JP2014250171A 2014-12-10 2014-12-10 配線基板、半導体装置及び半導体装置の製造方法 Active JP6447075B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2014250171A JP6447075B2 (ja) 2014-12-10 2014-12-10 配線基板、半導体装置及び半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2014250171A JP6447075B2 (ja) 2014-12-10 2014-12-10 配線基板、半導体装置及び半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2016111303A true JP2016111303A (ja) 2016-06-20
JP6447075B2 JP6447075B2 (ja) 2019-01-09

Family

ID=56124850

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014250171A Active JP6447075B2 (ja) 2014-12-10 2014-12-10 配線基板、半導体装置及び半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JP6447075B2 (ja)

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS502059B1 (ja) * 1969-04-02 1975-01-23
JP2007096260A (ja) * 2005-08-29 2007-04-12 Shinko Electric Ind Co Ltd 多層配線基板及びその製造方法
JP2007150171A (ja) * 2005-11-30 2007-06-14 Kyocer Slc Technologies Corp 配線基板の製造方法
JP2010153927A (ja) * 2002-05-23 2010-07-08 Schott Ag 高周波用途のためのガラス材料
JP2012069919A (ja) * 2010-08-25 2012-04-05 Toshiba Corp 半導体装置の製造方法
JP2012069734A (ja) * 2010-09-24 2012-04-05 Toshiba Corp 半導体装置の製造方法
JP2013042052A (ja) * 2011-08-19 2013-02-28 Nec Corp 半導体装置の製造方法
JP2013062314A (ja) * 2011-09-12 2013-04-04 Shinko Electric Ind Co Ltd 配線基板及び配線基板の製造方法
JP2013512583A (ja) * 2009-12-17 2013-04-11 インテル コーポレイション 多層ガラスコアを含む集積回路デバイス用基板、及びその製造方法
WO2014038326A1 (ja) * 2012-09-07 2014-03-13 旭硝子株式会社 インターポーザ用の中間品を製造する方法およびインターポーザ用の中間品

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS502059B1 (ja) * 1969-04-02 1975-01-23
JP2010153927A (ja) * 2002-05-23 2010-07-08 Schott Ag 高周波用途のためのガラス材料
JP2007096260A (ja) * 2005-08-29 2007-04-12 Shinko Electric Ind Co Ltd 多層配線基板及びその製造方法
JP2007150171A (ja) * 2005-11-30 2007-06-14 Kyocer Slc Technologies Corp 配線基板の製造方法
JP2013512583A (ja) * 2009-12-17 2013-04-11 インテル コーポレイション 多層ガラスコアを含む集積回路デバイス用基板、及びその製造方法
JP2012069919A (ja) * 2010-08-25 2012-04-05 Toshiba Corp 半導体装置の製造方法
JP2012069734A (ja) * 2010-09-24 2012-04-05 Toshiba Corp 半導体装置の製造方法
JP2013042052A (ja) * 2011-08-19 2013-02-28 Nec Corp 半導体装置の製造方法
JP2013062314A (ja) * 2011-09-12 2013-04-04 Shinko Electric Ind Co Ltd 配線基板及び配線基板の製造方法
WO2014038326A1 (ja) * 2012-09-07 2014-03-13 旭硝子株式会社 インターポーザ用の中間品を製造する方法およびインターポーザ用の中間品

Also Published As

Publication number Publication date
JP6447075B2 (ja) 2019-01-09

Similar Documents

Publication Publication Date Title
US9735099B2 (en) Wiring substrate, semiconductor device and method for manufacturing semiconductor device
JP5948795B2 (ja) 半導体装置の製造方法
JP2013004881A (ja) インターポーザ及びその製造方法と半導体装置
WO2016116980A1 (ja) 配線基板積層体及びこれを用いた半導体装置の製造方法
JP6455197B2 (ja) 配線基板、半導体装置及び半導体装置の製造方法
JP2011029602A (ja) 半導体装置及びその製造方法
KR20100109524A (ko) 플렉서블 프린트 배선 기판 및 이를 이용한 반도체 장치
JP2017050464A (ja) 配線基板積層体、その製造方法及び半導体装置の製造方法
JP6497149B2 (ja) 配線基板積層体、これを用いた半導体装置及び半導体装置の製造方法
JP5436837B2 (ja) 半導体装置内蔵基板の製造方法
JP2009016378A (ja) 多層配線板及び多層配線板製造方法
JP6447073B2 (ja) 配線基板及びラミネート装置
JP6447075B2 (ja) 配線基板、半導体装置及び半導体装置の製造方法
JP6963174B2 (ja) プリント基板、光源装置および半導体装置、ならびにそれらの製造方法
JP6776686B2 (ja) 配線基板及び配線基板、半導体装置の製造方法
JP2017168639A (ja) 配線基板及びこれを用いた半導体装置の製造方法
JP2008211254A (ja) 部品内蔵多層回路基板
JP6593136B2 (ja) 配線基板積層体、半導体装置、及び半導体装置の製造方法
JP6930073B2 (ja) 配線基板積層体
JP2018018933A (ja) デボンディング装置
JP2017022213A (ja) プリント配線基板
JP4161909B2 (ja) 半導体装置の製造方法
JP5214550B2 (ja) 電力半導体装置の製造方法
JP2016134496A (ja) 平板プレス装置及び基板の製造方法
JP6990029B2 (ja) 電子機器および電子機器の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20171121

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20180724

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20180807

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180912

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20181106

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20181119

R150 Certificate of patent or registration of utility model

Ref document number: 6447075

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250