JP2016092985A - 直流昇圧回路 - Google Patents

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Abstract

【課題】昇圧比が高い場合でも装置の小型化が可能な直流昇圧回路を提供する。
【解決手段】直流電源の電圧を半導体スイッチ素子のスイッチングにより昇圧して出力する直流昇圧回路であって、第1の半導体スイッチ素子と前記半導体スイッチ素子の一端に逆直列接続された第1のダイオードとを有する第1のアーム対と、前記第1のアーム対の接続点に一方の端子が接続され、他方の端子が前記直流電源に接続された第1のリアクトルと、前記第1のアーム対に並列接続された第1のコンデンサと、前記第1のアーム対の一端に直列に接続された第2のダイオードと第3のダイオードとの直列回路を有する第2のアーム対と、前記第1のアーム対の接続点と前記第2のアーム対の接続点の間に接続された第2のコンデンサと、を有する。
【選択図】図1

Description

本発明は、直流昇圧回路に関する。
従来、直流昇圧回路として、半導体スイッチング素子とリアクトルとを含むいわゆる昇圧チョッパ回路が知られている(例えば、特許文献1及び特許文献2参照)。
図16は、従来の直流昇圧回路900である昇圧チョッパ回路の概略構成図である。図に示す通り、直流昇圧回路900は、直流電源910、リアクトル920、アーム対930、コンデンサ940及び負荷950を備えている。
アーム対930は、ダイオードD2と半導体スイッチ素子(例えば、MOSFET)T2とを有している。リアクトル920は、ダイオードD2及び半導体スイッチ素子T2の接続点(接続点)と、直流電源2の正極との間に接続されている。直流電源910の負極は、アーム対930の外側端子(MOSFETのソース)に接続されている。また、アーム対930の両端には、コンデンサ940及び負荷950が並列に接続されている。
直流昇圧回路900は、スイッチ素子T2をオン状態にすると、直流電源910→リアクトル920→スイッチ素子T2→直流電源910の経路に電流が流れ、リアクトル920にエネルギーが蓄積される。次に、スイッチ素子T2をオフ状態にすると、スイッチ素子T2に流れていた電流は、ダイオードD2→コンデンサ940の経路に転流し、リアクトル920に蓄えられていたエネルギーによりコンデンサ940を直流電源910より高い電圧に充電する。このように直流昇圧回路900は、スイッチ素子T2のオン状態、又はオフ状態を繰り返すことで昇圧し、負荷950に直流電源910の電圧より高い電圧を供給している。
直流電源910の電圧V、電流Iと負荷950に供給する電圧V、電流Iとの関係は、変換回路が理想的なものであるとすれば、
×I=V×I(=変換電力)
の関係が成り立つ。また、V:V=I:Iと表すことができる。
特開平10−146048号公報 特開2001−309647号公報
しかしながら、従来の直流昇圧回路では、スイッチ素子T2及びダイオードD2は、直流電源910の電流Iをスイッチングし、かつ負荷950の電圧Vが印加される。したがって、昇圧比(V/V)を高くした場合、変換電力が一定であっても電圧V、電流Iiが大きくなる。そのためスイッチ素子T2及びダイオードD2を昇圧比を高くすることにより高圧・電流容量(電力)に対応させる必要がある。そのため、実際の装置を構成するにあっては、装置の大形化や高価格化を招く不都合があった。
本発明は、このような事情に鑑みてなされたもので、その目的は、昇圧比が高い場合でも装置の小型化が可能な直流昇圧回路を提供することである。
本発明の一態様は、直流電源の電圧を半導体スイッチ素子のスイッチングにより昇圧して出力する直流昇圧回路であって、第1の半導体スイッチ素子と前記半導体スイッチ素子の一端に逆直列接続された第1のダイオードとを有する第1のアーム対と、前記第1のアーム対の接続点に一方の端子が接続され、他方の端子が前記直流電源に接続された第1のリアクトルと、前記第1のアーム対に並列接続された第1のコンデンサと、前記第1のアーム対の一端に直列に接続された第2のダイオードと第3のダイオードとの直列回路を有する第2のアーム対と、前記第1のアーム対の接続点と前記第2のアーム対の接続点の間に接続された第2のコンデンサと、を有する直流昇圧回路である。
また、本発明の一態様は、上述の直流昇圧回路であって、前記第1のダイオードと第2のダイオードと第3のダイオードとに並列に接続された半導体スイッチ素子をさらに備える。
また、本発明の一態様は、上述の直流昇圧回路であって、前記半導体スイッチ素子、前記第1のコンデンサ、前記第2のコンデンサ及び前記第2のダイオードを有する閉回路の中に第2のリアクトルを新たに備える。
また、本発明の一態様は、上述の直流昇圧回路であって、第1のリアクトルと第2のリアクトルを同一鉄心上の巻線により構成し、磁気的に結合したリアクトルとする。
また、本発明の一態様は、上述の直流昇圧回路であって、直流昇圧回路を複数個有し、それぞれの前記直流昇圧回路の前記第1のコンデンサを共通化した直流昇圧回路であって、それぞれの前記直流昇圧回路をインターリーブ動作させる。
また、本発明の一態様は、上述の直流昇圧回路であって、直流昇圧回路を複数個有し、それぞれの前記直流昇圧回路の前記第1のコンデンサ及び前記第2のリアクトルを共通化した直流昇圧回路であって、それぞれの前記直流昇圧回路をインターリーブ動作させる。
以上説明したように、本発明によれば、昇圧比が高い場合でも装置の小型化が可能な直流昇圧回路を提供することができる。
本発明の第1の実施形態における直流昇圧回路の構成例を示す図である。 本発明の第1の実施形態における直流昇圧回路の昇圧動作を説明する図である。 本発明の第2の実施形態における直流昇圧回路の構成例を示す図である。 本発明の第3の実施形態における直流昇圧回路の構成例を示す図である。 本発明の第4の実施形態における直流昇圧回路の構成例を示す図である。 本発明の第5の実施形態における直流昇圧回路の構成例を示す図である。 本発明の第5の実施形態における直流昇圧回路の昇圧動作を説明する図である。 本発明の第6の実施形態における直流昇圧回路の構成例を示す図である。 本発明の第6の実施形態における直流昇圧回路の回生動作を説明する図である。 本発明の第7の実施形態における直流昇圧回路の構成例を示す図である。 本発明の第8の実施形態における直流昇圧回路の構成例を示す図である。 本発明の第9の実施形態における直流昇圧回路の構成例を示す図である。 本発明の第10の実施形態における直流昇圧回路の構成例を示す図である。 本発明の第11の実施形態における直流昇圧回路の構成例を示す図である。 本発明の第12の実施形態における直流昇圧回路の構成例を示す図である。 従来の直流昇圧回路の構成例を示す図である。
以下に、実施形態における直流昇圧回路を、図面を用いて説明する。
(第1の実施形態)
以下、第1の実施形態における直流昇圧回路1について、図面を用いて説明する。図1は、本発明の第1の実施形態における直流昇圧回路1の構成例を示す図である。
図1に示すように、直流昇圧回路1は、直流電源2と負荷3との間に並列に接続されている。本発明の第1の実施形態の直流昇圧回路1は、第1のアーム対11、第2のアーム対12、リアクトル13、コンデンサ14、コンデンサ15及びコンデンサ16を備えている。
第1のアーム対11は、半導体スイッチ素子112(第1の半導体スイッチ素子)及びダイオード111(第1のダイオード)を備えている。半導体スイッチ素子112は、スイッチ素子112_1及びダイオード112_2を有している。スイッチ素子112_1は、例えばバイポーラトランジスタ、MOSFET(metal-oxide-semiconductor field-effect transistor)、IGBT(Insulated Gate Bipolar Transistor)等である。スイッチ素子112_1は、ダイオード112_2に対して並列に接続されている。スイッチ素子112_1は、一端がダイオード111のアノードに接続され、他端が直流電源2の負極端子に接続されている。例えば、一端はドレインであり、他端がソースであり、制御端子がゲートである。
ダイオード111は、アノードがスイッチ素子112_1の一端に接続され、カソードがコンデンサ14の一端に接続されている。
第2のアーム対12は、ダイオード121(第3のダイオード)及びダイオード122(第2のダイオード)を備えている。ダイオード122は、アノードがダイオード111のカソードに接続され、カソードがダイオード121のアノードに接続されている。したがって、第2のアーム対12は、ダイオード121とダイオード122との直列回路を備えている。ダイオード121は、カソードが、コンデンサ16の一端に接続されている。
リアクトル13(第1のリアクトル)は、一端が直流電源2の正極端子に接続され、他端が第1のアーム対11の接続点に接続されている。第1のアーム対11の接続点は、ダイオード111のアノードと半導体スイッチ素子112の一端(ダイオード112_2)との接続点である。
コンデンサ14(第1のコンデンサ)は、第1のアーム対11に対して並列に接続されている。すなわち、コンデンサ14は、一端がダイオード111のカソードに接続され、他端がスイッチ素子112_1の一端及び直流電源2の負極端子に接続されている。
コンデンサ15(第2のコンデンサ)は、一端が第2のアーム対12の接続点に接続され、他端が第1のアーム対11の接続点に接続されている。第2のアーム対12の接続点は、ダイオード121のアノードとダイオード122のカソードとの接続点である。
コンデンサ16は、負荷3に対して並列に接続されている。コンデンサ16は、一端がダイオード121のカソードに接続され、他端がスイッチ素子112_1の他端及び直流電源2の負極端子に接続されている。
次に、本実施形態の直流昇圧回路1の昇圧動作について説明する。図2は、本実施形態の直流昇圧回路1の昇圧動作を説明する図である。なお、直流電源2が出力する電圧を出力電圧Vとする。
図2(a)は、スイッチ素子112_1がオン状態である場合の直流昇圧回路1に流れる電流経路を示す図である。図2(a)に示すように、スイッチ素子112_1をオン状態にすると、直流電源2から供給される電流Iは、直流電源2→リアクトル13→スイッチ素子112_1→直流電源2の経路200に流れる。その際、リアクトル13にはエネルギーが蓄積される。
また、スイッチ素子112_1がオン状態になると、コンデンサ14に蓄えられていたエネルギーは、コンデンサ14→ダイオード122→コンデンサ15→スイッチ素子112_1→コンデンサ14の経路201で一部放出される。したがって、スイッチ素子112_1がオン状態になると、コンデンサ15は、コンデンサ14に蓄えられたエネルギーにより充電され、コンデンサ14と同じ電位となる。
次に、スイッチ素子112_1がオフ状態である場合の直流昇圧回路1の昇圧動作について説明する。図2(b)は、スイッチ素子112_1がオフ状態である場合の直流昇圧回路1に流れる電流経路を示す図である。図2(b)に示すように、スイッチ素子112_1がオフ状態になると、リアクトル13に流れていた電流Iは、リアクトル13→ダイオード111→コンデンサ14→直流電源2→リアクトル13の経路202に転流する。したがって、直流電源2の電圧Vとリアクトル13に蓄積されたエネルギーとにより、コンデンサ14は、直流電源2の電圧Vより高い電圧Vに充電される。
また、スイッチ素子112_1がオフ状態である場合、リアクトル13に流れる電流は、リアクトル13→コンデンサ15→ダイオード121→コンデンサ16→直流電源2→リアクトル13の経路203にも転流する。したがって、直流電源2の電圧Vとリアクトル13に蓄積されたエネルギーとコンデンサ15に充電されたエネルギーとによりコンデンサ16を電圧Vよりも高い電圧Vに充電する。
このように、スイッチ素子112_1のオン状態とオフ状態とを一定の時間比率で繰り返すことにより、負荷3に安定した高い電圧を供給することができる。ここで、コンデンサ16の電圧Vについて説明する。
コンデンサ14の電圧及びコンデンサ15の電圧は、スイッチ素子112_1の通電率、すなわち、デューティ比に基づいて変化する。スイッチ素子112_1の通電率は、オン状態及びオフ状態の1周期に占めるオン状態の期間の割合である。したがって、スイッチ素子112_1の通電率が0.5、すなわちスイッチ素子112_1の制御端子(ゲート)にデューティ50%のPWM信号を供給した場合、コンデンサ14の電圧及びコンデンサ15の電圧は、それぞれ直流電源2の電圧Vの約2倍となる。したがって、コンデンサ16の電圧Vは、コンデンサ14の電圧とコンデンサ15の電圧とが直列加算された電圧となるため、直流電源2の電圧Viの約4倍の電圧となる。この時、第1のアーム対11を構成するダイオード111及び半導体スイッチ素子112に必要な素子耐圧は、コンデンサ14の電圧Vであり、コンデンサ16の電圧V2、すなわち直流昇圧回路1の出力電圧の約1/2となる。
上述したように、本実施形態の直流昇圧回路1は、直流電源2の電圧をスイッチ素子112_1のスイッチングにより昇圧して出力する直流昇圧回路であって、第1のアーム対11と、リアクトル13と、コンデンサ14と、第2のアーム対12と、コンデンサ15とを有する。第1のアーム対11は、スイッチ素子112_1と、スイッチ素子112_1の一端にアノードが接続(以下、「逆直列接続」という。)されたダイオード111とを有する。ここで、リアクトル13は、第1のアーム対11の接続点に一方の端子が接続され、他方の端子が直流電源2に接続されている。コンデンサ14は、第1のアーム対11に並列接続されている。第2のアーム対12は、第1のアーム対11の一端に直列に接続されたダイオード122とダイオード121との直列回路を有する。コンデンサ15は、第1のアーム対11の接続点と第2のアーム対12の接続点の間に接続されている。このため、第1のアーム対11及び第2のアーム対12に印加される電圧を、コンデンサ16の電圧V2、すなわち直流昇圧回路1の出力電圧より低い電圧にすることができる。したがって、スイッチ素子やダイオード等の半導導体素子の責務の軽減が可能になり、電力容量や耐電圧の低い素子を用いることができる。したがって、昇圧比の高い用途において装置の小型軽量化、低コスト化を図ることができる。また、半導体スイッチ素子として、FETを用いる場合、FETは、耐電圧が高くなるほど、オン抵抗が指数関数的に高くなる。そのため、耐電圧が高くなるほど、FET自体の消費電力が増大するため、直流昇圧回路に流す電流が制限されることになる。したがって、本実施形態では、より低いオン抵抗の半導体スイッチ素子を用いることができる。
(第2の実施形態)
以下、第2の実施形態における直流昇圧回路1Aについて、図面を用いて説明する。図3は、本発明の第2の実施形態における直流昇圧回路1Aの構成例を示す図である。第2の実施形態の直流昇圧回路1Aは、第1の実施形態からリアクトル17を新たに備えた構成である。なお、第1の実施形態と同じ構成には、同じ符号を付してその説明を省略する。
図3に示すように、直流昇圧回路1Aは、直流電源2と負荷3との間に並列に接続されている。本発明の第2の実施形態の直流昇圧回路1Aは、第1のアーム対11、第2のアーム対12、リアクトル13、コンデンサ14、コンデンサ15、コンデンサ16及びリアクトル17を備えている。
リアクトル17(第2のリアクトル)は、一端がコンデンサ15の他端に接続され、他端が第1のアーム対11の接続点に接続されている。
スイッチ素子112_1がオン状態の場合において、リアクトル17は、コンデンサ14に蓄えられたエネルギーをコンデンサ15に充電する際の突入電流を抑制する。さらに、スイッチ素子112_1がオン状態の場合に、コンデンサ14に蓄えられたエネルギーが放出され、コンデンサ15に充電される経路201A(コンデンサ14→ダイオード122→コンデンサ15→リアクトル17→スイッチ素子112_1→コンデンサ14)において、リアクトル17とコンデンサ14とコンデンサ15とは、LC直列共振回路を構成する。したがって、そのLC直列共振回路の共振周波数を適宜選定することでダイオード122の逆回復動作を回避することができる。なお、上記以外の昇圧動作については、第1の実施形態と同様のため省略する。
上述したように、本実施形態の直流昇圧回路1Aは、直流電源2の電圧をスイッチ素子112_1のスイッチングにより昇圧して出力する直流昇圧回路であって、第1のアーム対11と、リアクトル13と、コンデンサ14と、第2のアーム対12と、コンデンサ15と、リアクトル17とを有する。第1のアーム対11は、スイッチ素子112_1とスイッチ素子112_1の一端に逆直列接続されたダイオード111とを有する。リアクトル13は、第1のアーム対11の接続点に一方の端子が接続され、他方の端子が直流電源2に接続されている。コンデンサ14は、第1のアーム対11に並列接続されている。第2のアーム対12は、第1のアーム対11の一端に直列に接続されたダイオード122とダイオード121との直列回路を有する。コンデンサ15は、第1のアーム対11の接続点と第2のアーム対12の接続点の間に接続されている。リアクトル17は、一端がコンデンサ15の他端に接続され、他端が第1のアーム対11の接続点に接続されている。このため、第1のアーム対11及び第2のアーム対12に印加される電圧を、コンデンサ16の電圧V2、すなわち直流昇圧回路1Aの出力電圧より低い電圧にすることができる。したがって、スイッチ素子やダイオード等の半導導体素子の責務の軽減が可能になり、電力容量や耐電圧の低い素子を用いることができる。したがって、昇圧比の高い用途において装置の小型軽量化、低コスト化を図ることができる。また、半導体スイッチ素子として、FETを用いる場合、FETは、耐電圧が高くなるほど、オン抵抗が指数関数的に高くなる。そのため、耐電圧が高くなるほど、FET自体の消費電力が増大するため、直流昇圧回路に流す電流が制限されることになる。したがって、本実施形態では、より低いオン抵抗の半導体スイッチ素子を用いることができる。また、本実施形態の直流昇圧回路1Aは、リアクトル17によりコンデンサ14に蓄えられたエネルギーをコンデンサ15に充電する際の突入電流を抑制し、且つダイオード122の逆回復動作を回避することができる。
(第3の実施形態)
以下、第3の実施形態における直流昇圧回路1Bについて、図面を用いて説明する。図4は、本発明の第3の実施形態における直流昇圧回路1Bの構成例を示す図である。第3の実施形態の直流昇圧回路1Bは、第2の実施形態のリアクトル17の接続位置を変更したリアクトル17を備えた構成である。すなわち、第3の実施形態の直流昇圧回路1Bは、第1実施形態のダイオード111のカソード及びコンデンサ14の一端の接続点と、ダイオード122のアノードとの間にリアクトル17が挿入されている。なお、第1の実施形態と同じ構成には、同じ符号を付してその説明を省略する。
図4に示すように、直流昇圧回路1Bは、直流電源2と負荷3との間に並列に接続されている。本発明の第3の実施形態の直流昇圧回路1Bは、第1のアーム対11、第2のアーム対12、リアクトル13、コンデンサ14、コンデンサ15、コンデンサ16及びリアクトル17を備えている。
第1のアーム対11は、半導体スイッチ素子112及びダイオード111を備えている。ダイオード111は、アノードがスイッチ素子112_1の一端に接続され、カソードがコンデンサ14の一端及びリアクトル17の他端に接続されている。
第2のアーム対12は、ダイオード121及びダイオード122を備えている。ダイオード122のアノードがリアクトル17の一端に接続され、カソードがダイオード121のアノードに接続されている。したがって、第2のアーム対12は、ダイオード121とダイオード122との直列回路を備えている。ダイオード121は、カソードは、コンデンサ16の一端に接続されている。
リアクトル17は、一端がダイオード122のアノードに接続され、他端がダイオード111のカソード及びコンデンサ14に接続されている。
スイッチ素子112_1がオン状態の場合において、リアクトル17は、コンデンサ14に蓄えられたエネルギーをコンデンサ15に充電する際の突入電流を抑制する。さらに、スイッチ素子112_1がオン状態の場合に、コンデンサ14に蓄えられたエネルギーが放出され、コンデンサ15に充電される経路201B(コンデンサ14→リアクトル17→ダイオード122→コンデンサ15→スイッチ素子112_1→コンデンサ14)において、リアクトル17とコンデンサ14とコンデンサ15とは、LC直列共振回路を構成する。したがって、そのLC直列共振回路の共振周波数を適宜選定することでダイオード122の逆回復動作を回避することができる。なお、上記以外の昇圧動作については、第1の実施形態と同様のため省略する。
上述したように、本実施形態の直流昇圧回路1Bは、直流電源2の電圧をスイッチ素子112_1のスイッチングにより昇圧して出力する直流昇圧回路であって、第1のアーム対11と、リアクトル13と、コンデンサ14と、第2のアーム対12と、コンデンサ15と、リアクトル17とを有する。第1のアーム対11は、スイッチ素子112_1とスイッチ素子112_1の一端に逆直列接続されたダイオード111とを有する。リアクトル13は、第1のアーム対11の接続点に一方の端子が接続され、他方の端子が直流電源2に接続されている。コンデンサ14は、第1のアーム対11に並列接続されている。第2のアーム対12は、第1のアーム対11の一端に直列に接続されたダイオード122とダイオード121との直列回路を有する。コンデンサ15は、第1のアーム対11の接続点と第2のアーム対12の接続点の間に接続されている。リアクトル17は、一端がダイオード122のアノードに接続され、他端がダイオード111のカソード及びコンデンサ14に接続されている。このため、第1のアーム対11及び第2のアーム対12に印加される電圧を、コンデンサ16の電圧V2、すなわち直流昇圧回路1Bの出力電圧より低い電圧にすることができる。したがって、スイッチ素子やダイオード等の半導導体素子の責務の軽減が可能になり、電力容量や耐電圧の低い素子を用いることができる。したがって、昇圧比の高い用途において装置の小型軽量化、低コスト化を図ることができる。また、半導体スイッチ素子として、FETを用いる場合、FETは、耐電圧が高くなるほど、オン抵抗が指数関数的に高くなる。そのため、耐電圧が高くなるほど、FET自体の消費電力が増大するため、直流昇圧回路に流す電流が制限されることになる。したがって、本実施形態では、より低いオン抵抗の半導体スイッチ素子を用いることができる。また、本実施形態の直流昇圧回路1Bは、リアクトル17によりコンデンサ14に蓄えられたエネルギーをコンデンサ15に充電する際の突入電流を抑制し、且つダイオード122の逆回復動作を回避することができる。
(第4の実施形態)
以下、第4の実施形態における直流昇圧回路1Cについて、図面を用いて説明する。図5は、本発明の第4の実施形態における直流昇圧回路1Cの構成例を示す図である。第4の実施形態の直流昇圧回路1Cは、第2の実施形態のリアクトル17の接続位置を変更したリアクトル17を備えた構成である。すなわち、第4の実施形態の直流昇圧回路1Cは、第1実施形態のダイオード111のカソードとコンデンサ14の一端との間にリアクトル17が挿入されている。なお、第1の実施形態と同じ構成には、同じ符号を付してその説明を省略する。
図5に示すように、直流昇圧回路1Cは、直流電源2と負荷3との間に並列に接続されている。本発明の第4の実施形態の直流昇圧回路1Cは、第1のアーム対11、第2のアーム対12、リアクトル13、コンデンサ14、コンデンサ15、コンデンサ16及びリアクトル17を備えている。
リアクトル17は、一端がダイオード111のカソード及びダイオード122のアノードに接続され、他端がコンデンサ14の一端に接続されている。
コンデンサ14は、他端がスイッチ素子112_1の他端及び直流電源2の負極端子に接続されている。
スイッチ素子112_1がオン状態の場合において、リアクトル17は、コンデンサ14に蓄えられたエネルギーをコンデンサ15に充電する際の突入電流を抑制する。さらに、スイッチ素子112_1がオン状態の場合に、コンデンサ14に蓄えられたエネルギーが放出され、コンデンサ15に充電される経路201C(コンデンサ14→リアクトル17→ダイオード122→コンデンサ15→スイッチ素子112_1→コンデンサ14)において、リアクトル17とコンデンサ14とコンデンサ15とは、LC直列共振回路を構成する。したがって、そのLC直列共振回路の共振周波数を適宜選定することでダイオード122の逆回復動作を回避することができる。なお、上記以外の昇圧動作については、第1の実施形態と同様のため省略する。
上述したように、本実施形態の直流昇圧回路1Cは、直流電源2の電圧をスイッチ素子112_1のスイッチングにより昇圧して出力する直流昇圧回路であって、第1のアーム対11と、リアクトル13と、コンデンサ14と、第2のアーム対12と、コンデンサ15と、リアクトル17とを有する。第1のアーム対11は、スイッチ素子112_1とスイッチ素子112_1の一端に逆直列接続されたダイオード111とを有する。リアクトル13は、第1のアーム対11の接続点に一方の端子が接続され、他方の端子が直流電源2に接続されている。コンデンサ14は、第1のアーム対11に並列接続されている。第2のアーム対12は、第1のアーム対11の一端に直列に接続されたダイオード122とダイオード121との直列回路を有する。コンデンサ15は、第1のアーム対11の接続点と第2のアーム対12の接続点の間に接続されている。一端がダイオード111のカソード及びダイオード122のアノードに接続され、他端がコンデンサ14の一端に接続されている。リアクトル17は、一端がダイオード111のカソード及びダイオード122のアノードに接続され、他端がコンデンサ14の一端に接続されている。このため、第1のアーム対11及び第2のアーム対12に印加される電圧を、コンデンサ16の電圧V2、すなわち直流昇圧回路1Cの出力電圧より低い電圧にすることができる。したがって、スイッチ素子やダイオード等の半導導体素子の責務の軽減が可能になり、電力容量や耐電圧の低い素子を用いることができる。したがって、昇圧比の高い用途において装置の小型軽量化、低コスト化を図ることができる。また、半導体スイッチ素子として、FETを用いる場合、FETは、耐電圧が高くなるほど、オン抵抗が指数関数的に高くなる。そのため、耐電圧が高くなるほど、FET自体の消費電力が増大するため、直流昇圧回路に流す電流が制限されることになる。したがって、本実施形態では、より低いオン抵抗の半導体スイッチ素子を用いることができる。また、本実施形態の直流昇圧回路1Cは、リアクトル17によりコンデンサ14に蓄えられたエネルギーをコンデンサ15に充電する際の突入電流を抑制し、且つダイオード122の逆回復動作を回避することができる。
(第5の実施形態)
以下、第5の実施形態における直流昇圧回路1Dについて、図面を用いて説明する。図6は、本発明の第5の実施形態における直流昇圧回路1Dの構成例を示す図である。第5の実施形態の直流昇圧回路1Dは、第2の実施形態のリアクトル13及びリアクトル17の代わりに、2つの巻線(リアクトル130D及びリアクトル131D)を備える1つのリアクトル13Dに変更した構成である。なお、第2の実施形態と同じ構成には、同じ符号を付してその説明を省略する。
図6に示すように、直流昇圧回路1Dは、直流電源2と負荷3との間に並列に接続されている。本発明の第5の実施形態の直流昇圧回路1Dは、第1のアーム対11、第2のアーム対12、リアクトル13D、コンデンサ14、コンデンサ15及びコンデンサ16を備えている。
リアクトル13Dは、リアクトル130D及びリアクトル131Dを備えている。リアクトル13Dは、リアクトル130D及びリアクトル131Dの鉄心を共通化したリアクトルである。すなわち、リアクトル13Dは、リアクトル130D及びリアクトル131Dを同一鉄心上の巻線により構成し、磁気的に結合したリアクトルである。
リアクトル130Dは、一端が直流電源2の正極端子に接続され、他端がリアクトル131Dの一端に接続されている。
リアクトル131Dは、他端がコンデンサ15の他端に接続されている。また、リアクトル130Dとリアクトル131Dとの接続点は、第1のアーム対11の接続点に接続されている。
次に、本実施形態の直流昇圧回路1Dの昇圧動作について説明する。図7は、本実施形態の直流昇圧回路1Dの昇圧動作を説明する図である。なお、直流電源2が出力する電圧を電圧Vとする。
図7(a)は、スイッチ素子112_1がオン状態である場合の直流昇圧回路1Dに流れる電流経路を示す図である。図7(a)に示すように、スイッチ素子112_1をオン状態にすると、直流電源2から供給される電流Iは、直流電源2→リアクトル130D→スイッチ素子112_1→直流電源2の経路200Dに流れる。その際、リアクトル130Dが励磁され、リアクトル130Dに励磁エネルギーが蓄えられるのと同時にリアクトル131Dに誘起電圧が生じる。この誘起電圧とコンデンサ14の電圧とにより、コンデンサ14→ダイオード122→コンデンサ15→リアクトル131D→スイッチ素子112_1→コンデンサ14の経路201Dで電流が流れ、コンデンサ15がその誘起電圧とコンデンサ14の電圧とを加算した電圧に充電される。したがって、本実施形態の直流昇圧回路1Dは、第1の実施形態と比べて、スイッチ素子112_1の通電率が同一の場合に、コンデンサ15に対してリアクトル131Dの誘起電圧の分だけ高い電圧に充電する。
次に、スイッチ素子112_1がオフ状態である場合の直流昇圧回路1Dの昇圧動作について説明する。図7(b)は、スイッチ素子112_1がオフ状態である場合の直流昇圧回路1Dに流れる電流経路を示す図である。図7(b)に示すように、スイッチ素子112_1をオフ状態にすると、リアクトル130Dに流れていた電流は、リアクトル130D→ダイオード111→コンデンサ14→直流電源2→リアクトル130Dの経路202Dに転流する。その際、直流電源2の電圧Vとリアクトル130Dに蓄積された励起エネルギーとによりコンデンサ14を直流電源2の電圧Vより高い電圧Vに充電する。さらにリアクトル130Dの励起エネルギーは、リアクトル130D→リアクトル131D→コンデンサ15→ダイオード121→コンデンサ16→直流電源2→リアクトル130Dの経路203Dにも転流する。したがって、コンデンサ16は、直流電源2とリアクトル13Dとコンデンサ15のエネルギーにより、コンデンサ14の電圧とコンデンサ15の電圧との加算した電圧Vに充電される。
このように、スイッチ素子112_1のオン状態とオフ状態とを一定の時間比率で繰り返すことにより、負荷3に安定した高い電圧Vを供給することができる。ここで、コンデンサ16の電圧Vについて説明する。
コンデンサ14の電圧及びコンデンサ15の電圧は、スイッチ素子112_1の通電率、すなわち、デューティ比に基づいて変化する。また、コンデンサ15の電圧は、リアクトル130Dとリアクトル131Dとの巻き数比に基づいて変化する。例えば、通電率が0.5、かつリアクトル130Dとリアクトル131Dとの巻き数比が1:1である場合、コンデンサ14の電圧は、直流電源2の約2倍となる。一方、コンデンサ15の電圧は、直流電源の約3倍となる。したがって、コンデンサ16の電圧Vは、コンデンサ15の電圧とコンデンサ14の電圧とを直列加算した電圧となるため、直流電源2の約5倍の電圧が得られる。この時、第1のアーム対11を構成するダイオード111及び半導体スイッチ素子112に必要な素子耐圧は、コンデンサ14の電圧であり、コンデンサ16の電圧V2、すなわち直流昇圧回路1Dの出力電圧の半分以下となる。
上述したように、本実施形態の直流昇圧回路1Dは、直流電源2の電圧をスイッチ素子112_1のスイッチングにより昇圧して出力する直流昇圧回路であって、第1のアーム対11と、リアクトル13Dと、コンデンサ14と、第2のアーム対12と、コンデンサ15とを有する。第1のアーム対11は、スイッチ素子112_1とスイッチ素子112_1の一端に逆直列接続されたダイオード111とを有する。リアクトル13は、第1のアーム対11の接続点に一方の端子が接続され、他方の端子が直流電源2に接続されている。コンデンサ14は、第1のアーム対11に並列接続されている。第2のアーム対12は、第1のアーム対11の一端に直列に接続されたダイオード122とダイオード121との直列回路を有する。コンデンサ15は、第1のアーム対11の接続点と第2のアーム対12の接続点の間に接続されている。リアクトル13Dは、リアクトル130D及びリアクトル131Dを備えている。リアクトル13Dは、リアクトル130D及びリアクトル131Dの鉄心を共通化したリアクトルである。このため、第1のアーム対11及び第2のアーム対12に印加される電圧を、コンデンサ16の電圧V2、すなわち直流昇圧回路1Dの出力電圧より低い電圧にすることができる。したがって、スイッチ素子やダイオード等の半導導体素子の責務の軽減が可能になり、電力容量や耐電圧の低い素子を用いることができる。したがって、昇圧比の高い用途において装置の小型軽量化、低コスト化を図ることができる。また、半導体スイッチ素子として、FETを用いる場合、FETは、耐電圧が高くなるほど、オン抵抗が指数関数的に高くなる。そのため、耐電圧が高くなるほど、FET自体の消費電力が増大するため、直流昇圧回路に流す電流が制限されることになる。したがって、本実施形態では、より低いオン抵抗の半導体スイッチ素子を用いることができる。また、本実施形態の直流昇圧回路1Dは、リアクトル13Dによりコンデンサ14に蓄えられたエネルギーをコンデンサ15に充電する際の突入電流を抑制し、且つダイオード122の逆回復動作を回避することができる。
また、本実施形態の直流昇圧回路1Dは、リアクトル130D及びリアクトル131Dの鉄心を共通化したリアクトル13Dを用いるため、第2の実施形態から第4の実施形態と比較して、より装置の小型軽量化、高効率化及び低コスト化を図ることができる。
(第6の実施形態)
以下、第6の実施形態における直流昇圧回路1Eについて、図面を用いて説明する。図8は、本発明の第6の実施形態における直流昇圧回路1Eの構成例を示す図である。第6の実施形態の直流昇圧回路1Eは、第1の実施形態のダイオード111、121、122に対して並列にスイッチ素子を追加した構成である。なお、第1の実施形態と同じ構成には、同じ符号を付してその説明を省略する。
図8に示すように、直流昇圧回路1Eは、直流電源2と負荷3との間に並列に接続されている。本発明の第6の実施形態の直流昇圧回路1Eは、第1のアーム対21、第2のアーム対22、リアクトル13、コンデンサ14、コンデンサ15及びコンデンサ16を備えている。
第1のアーム対21は、半導体スイッチ素子112及び半導体スイッチ素子211を備えている。半導体スイッチ素子211は、スイッチ素子211_1及びダイオード111を有している。スイッチ素子211_1は、例えばバイポーラトランジスタ、MOSFET、IGBT等である。スイッチ素子211_1は、ダイオード111に対して並列に接続されている。スイッチ素子211_1の他端は、スイッチ素子112_1の一端及びダイオード112_2のカソードに接続されている。なお、スイッチ素子211_1がn型のMOSFETである場合、スイッチ素子211_1の他端は、ソース側である。また、スイッチ素子211_1の一端は、ドレイン側である。スイッチ素子211_1の一端は、第2のアーム対22に接続されている。
第2のアーム対22は、半導体スイッチ素子221及び半導体スイッチ素子222を備えている。半導体スイッチ素子221は、スイッチ素子221_1及びダイオード121を有している。半導体スイッチ素子222は、スイッチ素子222_1及びダイオード122を有している。スイッチ素子221_1及びスイッチ素子222_1は、例えばバイポーラトランジスタ、MOSFET、IGBT等である。
スイッチ素子221_1は、ダイオード121に対して並列に接続されている。スイッチ素子221_1は、一端がコンデンサ16の一端に接続され、他端がスイッチ素子222_1の一端及びダイオード122のカソードに接続されている。例えば、一端はドレインであり、他端がソースであり、制御端子がゲートである。
スイッチ素子222_1は、ダイオード122に対して並列に接続されている。スイッチ素子222_1は、一端がスイッチ素子221_1の他端に接続され、他端がスイッチ素子211_1の一端及びダイオード111のカソードに接続されている。例えば、一端はドレインであり、他端がソースであり、制御端子がゲートである。
リアクトル13は、一端が直流電源2の正極端子に接続され、他端が第1のアーム対21の接続点に接続されている。第1のアーム対21の接続点は、半導体スイッチ素子211と半導体スイッチ素子112との接続点である。
コンデンサ15は、一端が第2のアーム対22の接続点に接続され、他端が第1のアーム対21の接続点に接続されている。第2のアーム対22の接続点は、半導体スイッチ素子221と半導体スイッチ素子222との接続点である。
コンデンサ16は、負荷3に対して並列に接続されている。コンデンサ16は、一端がダイオード121のカソードに接続され、他端がスイッチ素子112_1の他端及び直流電源2の負極端子に接続されている。
本実施形態の直流昇圧回路1Eにおける昇圧動作は、第1の実施形態の昇圧動作と同様であるため、説明を省略する。
次に、負荷3側の高い電圧から低い電圧の直流電源2側に電力を回生する回生動作について、図9に基づいて説明する。図9は、本実施形態の直流昇圧回路1Eの回生動作を説明する図である。
図9(a)は、スイッチ素子221_1及びスイッチ素子211_1がオン状態である場合の直流昇圧回路1Eに流れる電流経路を示す図である。
まず、スイッチ素子221_1及びスイッチ素子211_1をオン状態にすると、負荷3側からの回生電力は、コンデンサ16→スイッチ素子221_1→コンデンサ15→リアクトル13→直流電源2→コンデンサ16の経路300Eに電流が流れる。そして、その回生電力は、直流電源2に回生される分を除くと、主にコンデンサ15とリアクトル13とに蓄えられる。
この時、スイッチ素子211_1もオンしているため、コンデンサ14のエネルギーにより、コンデンサ14→スイッチ素子211_1→リアクトル13→直流電源2→コンデンサ14の経路301Eで電流が流れコンデンサ14のエネルギーをリアクトル13と直流電源2とに転嫁しコンデンサ14の電圧は低下しエネルギーも減少する。
図9(b)は、スイッチ素子211_1及びスイッチ素子221_1がオフ状態である場合の直流昇圧回路1Eに流れる電流経路を示す図である。
次に、スイッチ素子211_1及びスイッチ素子221_1をオフ状態し、スイッチ素子222_1及びスイッチ素子112_1をオン状態にする。すると、コンデンサ15に蓄えられていたエネルギーにより、コンデンサ15→スイッチ素子222_1→コンデンサ14→スイッチ素子112_1→コンデンサ15の経路302Eで電流が流れる。そのため、コンデンサ14はコンデンサ15に蓄えられていたエネルギーにより充電され、電圧が回復する。
また、リアクトル13に蓄えられていたエネルギーにより、リアクトル13→直流電源2→スイッチ素子112_1→リアクトル13の経路303Eにも電流が流れ、リアクトル13に蓄えられていたエネルギーが直流電源2に回生される。このスイッチ素子221_1とスイッチ素子211_1及びスイッチ素子222_1とスイッチ素子112_1のオン・オフ動作を一定の通電率で繰り返すことにより、高い電圧の負荷3側からの低い電圧の直流電源2側に電力の回生が可能となる。
上述したように、本実施形態の直流昇圧回路1Eは、直流電源2の電圧をスイッチ素子112_1のスイッチングにより昇圧して出力する直流昇圧回路であって、第1のアーム対21と、リアクトル13と、コンデンサ14と、第2のアーム対22と、コンデンサ15とを有する。第1のアーム対21は、半導体スイッチ素子112と半導体スイッチ素子211とを有する。リアクトル13は、第1のアーム対21の接続点に一方の端子が接続され、他方の端子が直流電源2に接続されている。コンデンサ14は、第1のアーム対21に並列接続されている。第2のアーム対22は、第1のアーム対21の一端に直列に接続された半導体スイッチ素子222と半導体スイッチ素子221との直列回路を有する。コンデンサ15は、第1のアーム対21の接続点と第2のアーム対22の接続点の間に接続されている。このため、第1のアーム対21及び第2のアーム対22に印加される電圧を、コンデンサ16の電圧V2、すなわち直流昇圧回路1Eの出力電圧より低い電圧にすることができる。したがって、スイッチ素子やダイオード等の半導導体素子の責務の軽減が可能になり、電力容量や耐電圧の低い素子を用いることができる。したがって、昇圧比の高い用途において装置の小型軽量化、低コスト化を図ることができる。また、半導体スイッチ素子として、FETを用いる場合、FETは、耐電圧が高くなるほど、オン抵抗が指数関数的に高くなる。そのため、耐電圧が高くなるほど、FET自体の消費電力が増大するため、直流昇圧回路に流す電流が制限されることになる。したがって、本実施形態では、より低いオン抵抗の半導体スイッチ素子を用いることができる。
また、上述したように、本実施形態の直流昇圧回路1Eは、スイッチ素子221_1とスイッチ素子211_1及びスイッチ素子222_1とスイッチ素子112_1のオン・オフ動作を一定の通電率で繰り返すことにより、高い電圧の負荷3側からの低い電圧の直流電源2側に電力の回生が可能となる。
(第7の実施形態)
以下、第7の実施形態における直流昇圧回路1Fについて、図面を用いて説明する。図10は、本発明の第7の実施形態における直流昇圧回路1Fの構成例を示す図である。第7の実施形態の直流昇圧回路1Fは、第2の実施形態のダイオード111、121、122に対して並列にスイッチ素子を追加した構成である。なお、第2の実施形態及び第6の実施形態と同じ構成には、同じ符号を付してその説明を省略する。
本発明の第7の実施形態の直流昇圧回路1Fは、第1のアーム対21、第2のアーム対22、リアクトル13、コンデンサ14、コンデンサ15、コンデンサ16及びリアクトル17を備えている。
リアクトル17は、コンデンサ15の他端と他端が第1のアーム対21の接続点との間に挿入されている。すなわち、リアクトル17は、一端がリアクトル13の一端に接続され、他端がコンデンサ15の他端に接続されている。
本実施形態の直流昇圧回路1Fの昇圧動作は、第2の実施形態と同様であるため、説明は省略する。また、本実施形態の直流昇圧回路1Fの回生動作は、第6の実施形態と同様であるため、説明は省略する。
上述したように、本実施形態の直流昇圧回路1Fは、直流電源2の電圧をスイッチ素子112_1のスイッチングにより昇圧して出力する直流昇圧回路であって、第1のアーム対21と、リアクトル13と、コンデンサ14と、第2のアーム対22と、コンデンサ15と、リアクトル17を有する。第1のアーム対21は、半導体スイッチ素子112と半導体スイッチ素子211とを有する。リアクトル13は、第1のアーム対21の接続点に一方の端子が接続され、他方の端子が直流電源2に接続されている。コンデンサ14は、第1のアーム対21に並列接続されている。第2のアーム対12は、第1のアーム対21の一端に直列に接続された半導体スイッチ素子222と半導体スイッチ素子221との直列回路を有する。コンデンサ15は、第1のアーム対21の接続点と第2のアーム対22の接続点の間に接続されている。リアクトル17は、一端がコンデンサ15の他端に接続され、他端が第1のアーム対21の接続点に接続されている。このため、第1のアーム対21及び第2のアーム対22に印加される電圧を、コンデンサ16の電圧V2、すなわち直流昇圧回路1Fの出力電圧より低い電圧にすることができる。したがって、スイッチ素子やダイオード等の半導導体素子の責務の軽減が可能になり、電力容量や耐電圧の低い素子を用いることができる。したがって、昇圧比の高い用途において装置の小型軽量化、低コスト化を図ることができる。また、半導体スイッチ素子として、FETを用いる場合、FETは、耐電圧が高くなるほど、オン抵抗が指数関数的に高くなる。そのため、耐電圧が高くなるほど、FET自体の消費電力が増大するため、直流昇圧回路に流す電流が制限されることになる。したがって、本実施形態では、より低いオン抵抗の半導体スイッチ素子を用いることができる。
また、本実施形態の直流昇圧回路1Fは、リアクトル17によりコンデンサ14に蓄えられたエネルギーをコンデンサ15に充電する際の突入電流を抑制し、且つダイオード122の逆回復動作を回避することができる。
また、本実施形態の直流昇圧回路1Fは、スイッチ素子221_1とスイッチ素子211_1及びスイッチ素子222_1とスイッチ素子112_1のオン・オフ動作を一定の通電率で繰り返すことにより、高い電圧の負荷3側からの低い電圧の直流電源2側に電力の回生が可能となる。
(第8の実施形態)
以下、第8の実施形態における直流昇圧回路1Gについて、図面を用いて説明する。図11は、本発明の第8の実施形態における直流昇圧回路1Gの構成例を示す図である。第8の実施形態の直流昇圧回路1Gは、第4の実施形態のダイオード111、121、122に対して並列にスイッチ素子を追加した構成である。なお、第4の実施形態及び第6の実施形態と同じ構成には、同じ符号を付してその説明を省略する。
本発明の第8の実施形態の直流昇圧回路1Gは、第1のアーム対21、第2のアーム対22、リアクトル13、コンデンサ14、コンデンサ15、コンデンサ16及びリアクトル17を備えている。
本実施形態のリアクトル17は、半導体スイッチ素子222と半導体スイッチ素子211との接続点と、コンデンサ14の一端との間に挿入されている。
本実施形態の直流昇圧回路1Gの昇圧動作は、第4の実施形態と同様であるため、説明であるため、説明を省略する。また、本実施形態の直流昇圧回路1Gの回生動作は、第6の実施形態と同様であるため、説明を省略する。
上述したように、本実施形態の直流昇圧回路1Gは、直流電源2の電圧をスイッチ素子112_1のスイッチングにより昇圧して出力する直流昇圧回路であって、第1のアーム対21と、リアクトル13と、コンデンサ14と、第2のアーム対22と、コンデンサ15と、リアクトル17を有する。第1のアーム対21は、半導体スイッチ素子112と半導体スイッチ素子211とを有する。リアクトル13は、第1のアーム対11の接続点に一方の端子が接続され、他方の端子が直流電源2に接続されている。コンデンサ14は、第1のアーム対21に並列接続されている。第2のアーム対22は、第1のアーム対21の一端に直列に接続された半導体スイッチ素子222と半導体スイッチ素子221との直列回路を有する。コンデンサ15は、第1のアーム対21の接続点と第2のアーム対12の接続点の間に接続されている。リアクトル17は、一端がダイオード122のアノードに接続され、他端がダイオード111のカソード及びコンデンサ14に接続されている。このため、第1のアーム対21及び第2のアーム対22に印加される電圧を、コンデンサ16の電圧V2、すなわち直流昇圧回路1Gの出力電圧より低い電圧にすることができる。したがって、スイッチ素子やダイオード等の半導導体素子の責務の軽減が可能になり、電力容量や耐電圧の低い素子を用いることができる。したがって、昇圧比の高い用途において装置の小型軽量化、低コスト化を図ることができる。また、半導体スイッチ素子として、FETを用いる場合、FETは、耐電圧が高くなるほど、オン抵抗が指数関数的に高くなる。そのため、耐電圧が高くなるほど、FET自体の消費電力が増大するため、直流昇圧回路に流す電流が制限されることになる。したがって、本実施形態では、より低いオン抵抗の半導体スイッチ素子を用いることができる。
また、本実施形態の直流昇圧回路1Gは、リアクトル17によりコンデンサ14に蓄えられたエネルギーをコンデンサ15に充電する際の突入電流を抑制し、且つダイオード122の逆回復動作を回避することができる。
また、本実施形態の直流昇圧回路1Gは、スイッチ素子221_1とスイッチ素子211_1及びスイッチ素子222_1とスイッチ素子112_1のオン・オフ動作を一定の通電率で繰り返すことにより、高い電圧の負荷3側からの低い電圧の直流電源2側に電力の回生が可能となる。
(第9の実施形態)
以下、第9の実施形態における直流昇圧回路1Hについて、図面を用いて説明する。図12は、本発明の第9の実施形態における直流昇圧回路1Hの構成例を示す図である。第9の実施形態の直流昇圧回路1Hは、直流昇圧回路1を2つ備え、それぞれのコンデンサ14を1つのコンデンサ140に集約した構成である。なお、第1の実施形態と同じ構成には、同じ符号を付してその説明を省略する。
図12に示すように、直流昇圧回路1Hは、直流電源2と負荷3との間に並列に接続されている。直流昇圧回路1Hは、負荷3に印加する電圧、すなわち昇圧した電圧Vのリプル電流の低減及び損失の改善を目的としてインターリーブ方式が採用された構成を備えている。
直流昇圧回路1Hは、昇圧部10、昇圧部10a、コンデンサ140及びコンデンサ16を有する。
昇圧部10は、直流電源2及び負荷3の間に並列に接続されている。
昇圧部10は、第1のアーム対11、第2のアーム対12、リアクトル13及びコンデンサ15を備えている。
昇圧部10aは、直流電源2及び負荷3の間に並列に接続されている。また、昇圧部10aは、昇圧部10に対して並列に接続されている。
昇圧部10aは、第1のアーム対11a、第2のアーム対12a、リアクトル13a及びコンデンサ15aを備えている。なお、昇圧部10aは、昇圧部10と同様の構成であるため、説明は省略する。
コンデンサ140は、昇圧部10及び昇圧部10aの間に並列に接続されている。具体的には、コンデンサ140は、一端がダイオード111のカソード及びダイオード111aのカソードに接続され、他端がスイッチ素子112_1の他端及びスイッチ素子112a_1の他端に接続されている。これにより、直流昇圧回路1Hは、複数の直流昇圧回路1を使用する場合において、複数のコンデンサ14の役割を1つコンデンサ140で併用することができる。
本実施形態の直流昇圧回路1Hの昇圧動作について説明する。直流昇圧回路1Hの昇圧動作は、スイッチ素子112_1とスイッチ素子112a_1のオン状態、又はオフ状態の位相をずらすインターリーブ動作を実施する。したがって、直流昇圧回路1Hのスイッチング周期の間に、昇圧部10で昇圧した電圧と昇圧部10aで昇圧した電圧とが負荷3に交互に印加される。すなわち、直流昇圧回路1Hのスイッチング周波数に対して見かけ上リプル電流の周波数が倍になり、リプル電流が低減される。なお、直流昇圧回路1Hの昇圧部10及び昇圧部10aの昇圧動作は、第1の実施形態と同様であるため、説明を省略する。
上述したように、本実施形態の直流昇圧回路1Hは、第1の実施形態の直流昇圧回路を複数個有し、それぞれの直流昇圧回路のコンデンサ14を共通化したコンデンサ140を有する。そして、本実施形態の直流昇圧回路1Hは、それぞれの直流昇圧回路をインターリーブ動作させる。このため、第1のアーム対及び第2のアーム対に印加される電圧を、コンデンサ16の電圧V2、すなわち直流昇圧回路1Hの出力電圧より低い電圧にすることができる。したがって、スイッチ素子やダイオード等の半導導体素子の責務の軽減が可能になり、電力容量や耐電圧の低い素子を用いることができる。したがって、昇圧比の高い用途において装置の小型軽量化、低コスト化を図ることができる。また、半導体スイッチ素子として、FETを用いる場合、FETは、耐電圧が高くなるほど、オン抵抗が指数関数的に高くなる。そのため、耐電圧が高くなるほど、FET自体の消費電力が増大するため、直流昇圧回路に流す電流が制限されることになる。したがって、本実施形態では、より低いオン抵抗の半導体スイッチ素子を用いることができる。
また、本実施形態の直流昇圧回路1Hは、複数の直流昇圧回路を用いてインターリーブ動作を実施する際に、それぞれの直流昇圧回路のコンデンサ14を共通化したコンデンサ140を有することで、従来の直流昇圧回路と比較して更なる装置の小型化及び低コスト化を図ることができる。
(第10の実施形態)
以下、第10の実施形態における直流昇圧回路1Iについて、図面を用いて説明する。図13は、本発明の第10の実施形態における直流昇圧回路1Iの構成例を示す図である。第10の実施形態の直流昇圧回路1Iは、直流昇圧回路1Aを2つ備え、2つの直流昇圧回路1Aのコンデンサ14を1つのコンデンサ140に集約した構成である。なお、第2の実施形態と同じ構成には、同じ符号を付してその説明を省略する。
図13に示すように、直流昇圧回路1Iは、直流電源2と負荷3との間に並列に接続されている。直流昇圧回路1Iは、負荷3に印加する電圧、すなわち昇圧した電圧Vのリプル電流の低減及び損失の改善を目的としてインターリーブ方式が採用された構成を備えている。
直流昇圧回路1Iは、昇圧部10I、昇圧部10Ia、コンデンサ140及びコンデンサ16を有する。
昇圧部10Iは、直流電源2及び負荷3の間に並列に接続されている。
昇圧部10Iは、第1のアーム対11、第2のアーム対12、リアクトル13、コンデンサ15及びリアクトル17を備えている。
昇圧部10Iaは、直流電源2及び負荷3の間に並列に接続されている。また、昇圧部10Iaは、昇圧部10Iに対して並列に接続されている。
昇圧部10Iaは、第1のアーム対11a、第2のアーム対12a、リアクトル13a、コンデンサ15a及びリアクトル17aを備えている。なお、昇圧部10Iaは、昇圧部10Iと同様の構成であるため、説明は省略する。
本実施形態の直流昇圧回路1Iの昇圧動作について説明する。直流昇圧回路1Iの昇圧動作は、スイッチ素子112_1とスイッチ素子112a_1のオン状態、又はオフ状態の位相をずらすインターリーブ動作を実施する。したがって、直流昇圧回路1Iのスイッチング周期の間に、昇圧部10で昇圧した電圧と昇圧部10aで昇圧した電圧とが負荷3に交互に印加される。すなわち、直流昇圧回路1Iのスイッチング周波数に対して見かけ上リプル電流の周波数が倍になり、リプル電流が低減される。なお、直流昇圧回路1Iの昇圧部10及び昇圧部10aの昇圧動作は、第1の実施形態と同様であるため、説明を省略する。
上述したように、本実施形態の直流昇圧回路1Iは、第2の実施形態の直流昇圧回路を複数個有し、それぞれの直流昇圧回路のコンデンサ14を共通化したコンデンサ140を有する。そして、本実施形態の直流昇圧回路1Iは、それぞれの直流昇圧回路をインターリーブ動作させる。このため、第1のアーム対及び第2のアーム対に印加される電圧を、コンデンサ16の電圧V2、すなわち直流昇圧回路1Hの出力電圧より低い電圧にすることができる。したがって、スイッチ素子やダイオード等の半導導体素子の責務の軽減が可能になり、電力容量や耐電圧の低い素子を用いることができる。したがって、昇圧比の高い用途において装置の小型軽量化、低コスト化を図ることができる。また、半導体スイッチ素子として、FETを用いる場合、FETは、耐電圧が高くなるほど、オン抵抗が指数関数的に高くなる。そのため、耐電圧が高くなるほど、FET自体の消費電力が増大するため、直流昇圧回路に流す電流が制限されることになる。したがって、本実施形態では、より低いオン抵抗の半導体スイッチ素子を用いることができる。
また、本実施形態の直流昇圧回路1Iは、複数の直流昇圧回路を用いてインターリーブ動作を実施する際に、それぞれの直流昇圧回路のコンデンサ14を共通化したコンデンサ140を有することで、従来の直流昇圧回路と比較して更なる装置の小型化及び低コスト化を図ることができる。
(第11の実施形態)
以下、第11の実施形態における直流昇圧回路1Jについて、図面を用いて説明する。図14は、本発明の第11の実施形態における直流昇圧回路1Jの構成例を示す図である。第11の実施形態の直流昇圧回路1Jは、第3の実施形態の直流昇圧回路1Bを2つ備え、その2つの直流昇圧回路1Bのコンデンサ14を1つのコンデンサ140に集約し、かつ2つの直流昇圧回路1Bのリアクトル17を1つのリアクトル170に集約した構成である。なお、第3の実施形態と同じ構成には、同じ符号を付してその説明を省略する。
図14に示すように、直流昇圧回路1Jは、直流電源2と負荷3との間に並列に接続されている。直流昇圧回路1Jは、負荷3に印加する電圧、すなわち昇圧した電圧Vのリプル電流の低減及び損失の改善を目的としてインターリーブ方式が採用された構成を備えている。
直流昇圧回路1Jは、昇圧部10J、昇圧部10Ja、コンデンサ140、リアクトル170及びコンデンサ16を有する。
昇圧部10Jは、直流電源2及び負荷3の間に並列に接続されている。
昇圧部10Jは、第1のアーム対11、第2のアーム対12、リアクトル13及びコンデンサ15を備えている。
昇圧部10Jaは、直流電源2及び負荷3の間に並列に接続されている。また、昇圧部10Jaは、昇圧部10Jに対して並列に接続されている。
昇圧部10Jaは、第1のアーム対11a、第2のアーム対12a、リアクトル13a及びコンデンサ15aを備えている。なお、昇圧部10Jaは、昇圧部10Jと同様の構成であるため、説明は省略する。
リアクトル170は、昇圧部10J及び昇圧部10Jaの間に並列に接続されている。具体的には、リアクトル170は、一端がダイオード122のアノード及びダイオード122aのアノードに接続され、他端がダイオード111のカソード及びダイオード111aのカソードに接続される。これにより、直流昇圧回路1Jは、複数の直流昇圧回路1Bを使用する場合において、複数のコンデンサ14の役割を1つコンデンサ140で併用することができる。また、複数のリアクトル17の役割を1つのリアクトル170で併用することができる。
本実施形態の直流昇圧回路1Jの昇圧動作について説明する。直流昇圧回路1Jの昇圧動作は、スイッチ素子112_1とスイッチ素子112a_1のオン状態、又はオフ状態の位相をずらすインターリーブ動作を実施する。したがって、直流昇圧回路1Jのスイッチング周期の間に、昇圧部10Jで昇圧した電圧と昇圧部10Jaで昇圧した電圧とが負荷3に交互に印加される。すなわち、直流昇圧回路1Jのスイッチング周波数に対して見かけ上リプル電流の周波数が倍になり、リプル電流が低減される。なお、直流昇圧回路1Jの昇圧部10J及び昇圧部10Jaの昇圧動作は、第3の実施形態と同様であるため、説明を省略する。
上述したように、本実施形態の直流昇圧回路1Jは、第3の実施形態の直流昇圧回路を複数個有し、それぞれの直流昇圧回路のコンデンサ14を共通化したコンデンサ140を有する。また、本実施形態の直流昇圧回路1Jは、それぞれの直流昇圧回路のリアクトル17を共通化したリアクトル170を有する。そして、本実施形態の直流昇圧回路1Jは、それぞれの直流昇圧回路をインターリーブ動作させる。このため、第1のアーム対及び第2のアーム対に印加される電圧を、コンデンサ16の電圧V2、すなわち直流昇圧回路1Jの出力電圧より低い電圧にすることができる。したがって、スイッチ素子やダイオード等の半導導体素子の責務の軽減が可能になり、電力容量や耐電圧の低い素子を用いることができる。したがって、昇圧比の高い用途において装置の小型軽量化、低コスト化を図ることができる。また、半導体スイッチ素子として、FETを用いる場合、FETは、耐電圧が高くなるほど、オン抵抗が指数関数的に高くなる。そのため、耐電圧が高くなるほど、FET自体の消費電力が増大するため、直流昇圧回路に流す電流が制限されることになる。したがって、本実施形態では、より低いオン抵抗の半導体スイッチ素子を用いることができる。
また、本実施形態の直流昇圧回路1Iは、複数の直流昇圧回路を用いてインターリーブ動作を実施する際に、それぞれの直流昇圧回路のコンデンサ14、リアクトル17を共通化したコンデンサ140、リアクトル170を有することで、従来の直流昇圧回路と比較して更なる装置の小型化及び低コスト化を図ることができる。
(第12の実施形態)
以下、第12の実施形態における直流昇圧回路1Kについて、図面を用いて説明する。図15は、本発明の第12の実施形態における直流昇圧回路1Kの構成例を示す図である。第12の実施形態の直流昇圧回路1Kは、第4の実施形態の直流昇圧回路1Cを2つ備え、その2つの直流昇圧回路1Cのコンデンサ14を1つのコンデンサ140に集約し、2つの直流昇圧回路1Cのリアクトル17を1つのリアクトル170に集約した構成である。なお、第4の実施形態と同じ構成には、同じ符号を付してその説明を省略する。
図15に示すように、直流昇圧回路1Kは、直流電源2と負荷3との間に並列に接続されている。直流昇圧回路1Kは、負荷3に印加する電圧、すなわち昇圧した電圧Vのリプル電流の低減及び損失の改善を目的としてインターリーブ方式が採用された構成を備えている。
直流昇圧回路1Kは、昇圧部10K、昇圧部10Ka、コンデンサ140、リアクトル170及びコンデンサ16を有する。
昇圧部10Kは、直流電源2及び負荷3の間に並列に接続されている。
昇圧部10Kは、第1のアーム対11、第2のアーム対12、リアクトル13及びコンデンサ15を備えている。
昇圧部10Kaは、直流電源2及び負荷3の間に並列に接続されている。また、昇圧部10Kaは、昇圧部10Kに対して並列に接続されている。
昇圧部10Kaは、第1のアーム対11a、第2のアーム対12a、リアクトル13a及びコンデンサ15aを備えている。なお、昇圧部10Kaは、昇圧部10Kと同様の構成であるため、説明は省略する。
リアクトル170は、昇圧部10K及び昇圧部10Kaの間に並列に接続されている。具体的には、リアクトル170は、一端がダイオード122のアノード及びダイオード122aのアノードに接続され、他端がコンデンサ140の一端に接続される。これにより、直流昇圧回路1Kは、複数の直流昇圧回路1Bを使用する場合において、複数のコンデンサ14の役割を1つコンデンサ140で併用することができる。また、複数のリアクトル17の役割を1つのリアクトル170で併用することができる。
本実施形態の直流昇圧回路1Kの昇圧動作について説明する。直流昇圧回路1Kの昇圧動作は、スイッチ素子112_1とスイッチ素子112a_1のオン状態、又はオフ状態の位相をずらすインターリーブ動作を実施する。したがって、直流昇圧回路1Kのスイッチング周期の間に、昇圧部10Kで昇圧した電圧と昇圧部10Kaで昇圧した電圧とが負荷3に交互に印加される。すなわち、直流昇圧回路1Kのスイッチング周波数に対して見かけ上リプル電流の周波数が倍になり、リプル電流が低減される。なお、直流昇圧回路1Jの昇圧部10K及び昇圧部10Kaの昇圧動作は、第3の実施形態と同様であるため、説明を省略する。
上述したように、本実施形態の直流昇圧回路1Kは、第4の実施形態の直流昇圧回路を複数個有し、それぞれの直流昇圧回路のコンデンサ14を共通化したコンデンサ140を有する。また、本実施形態の直流昇圧回路1Kは、それぞれの直流昇圧回路のリアクトル17を共通化したリアクトル170を有する。そして、本実施形態の直流昇圧回路1Kは、それぞれの直流昇圧回路をインターリーブ動作させる。このため、第1のアーム対及び第2のアーム対に印加される電圧を、コンデンサ16の電圧V2、すなわち直流昇圧回路1Kの出力電圧より低い電圧にすることができる。したがって、スイッチ素子やダイオード等の半導導体素子の責務の軽減が可能になり、電力容量や耐電圧の低い素子を用いることができる。したがって、昇圧比の高い用途において装置の小型軽量化、低コスト化を図ることができる。また、半導体スイッチ素子として、FETを用いる場合、FETは、耐電圧が高くなるほど、オン抵抗が指数関数的に高くなる。そのため、耐電圧が高くなるほど、FET自体の消費電力が増大するため、直流昇圧回路に流す電流が制限されることになる。したがって、本実施形態では、より低いオン抵抗の半導体スイッチ素子を用いることができる。
また、本実施形態の直流昇圧回路1Kは、複数の直流昇圧回路を用いてインターリーブ動作を実施する際に、それぞれの直流昇圧回路のコンデンサ14、リアクトル17を共通化したコンデンサ140、リアクトル170を有することで、従来の直流昇圧回路と比較して更なる装置の小型化及び低コスト化を図ることができる。
以上述べた実施形態は全て本発明の実施形態を例示的に示すものであって限定的に示すものではなく、本発明は他の種々の変形態様及び変更態様で実施することができる。
1…直流昇圧回路、2…直流電源、3…負荷、11…第1のアーム対、12…第1のアーム対、13…リアクトル、14…コンデンサ、15…コンデンサ、17…リアクトル

Claims (6)

  1. 直流電源の電圧を半導体スイッチ素子のスイッチングにより昇圧して出力する直流昇圧回路であって、
    第1の半導体スイッチ素子と前記半導体スイッチ素子の一端に逆直列に接続された第1のダイオードとを有する第1のアーム対と、
    前記第1のアーム対の接続点に一方の端子が接続され、他方の端子が前記直流電源に接続された第1のリアクトルと、
    前記第1のアーム対に並列接続された第1のコンデンサと、
    前記第1のアーム対の一端に直列に接続された第2のダイオードと第3のダイオードとの直列回路を有する第2のアーム対と、
    前記第1のアーム対の接続点と前記第2のアーム対の接続点の間に接続された第2のコンデンサと、
    を有する直流昇圧回路。
  2. 前記第1のダイオードと第2のダイオードと第3のダイオードとに並列に接続された半導体スイッチ素子をさらに備える請求項1に記載の直流昇圧回路。
  3. 前記半導体スイッチ素子、前記第1のコンデンサ、前記第2のコンデンサ及び前記第2のダイオードを有する閉回路の中に第2のリアクトルを新たに備えた請求項1又は請求項2に記載の直流昇圧回路。
  4. 第1のリアクトルと第2のリアクトルを同一鉄心上の巻線により構成し、磁気的に結合したリアクトルとしたことを特徴とする請求項3に記載の直流昇圧回路。
  5. 請求項1又は請求項3に記載の直流昇圧回路を複数個有し、それぞれの前記直流昇圧回路の前記第1のコンデンサを共通化した直流昇圧回路であって、
    それぞれの前記直流昇圧回路をインターリーブ動作させる直流昇圧回路。
  6. 請求項3に記載の直流昇圧回路を複数個有し、それぞれの前記直流昇圧回路の前記第1のコンデンサ及び前記第2のリアクトルを共通化した直流昇圧回路であって、
    それぞれの前記直流昇圧回路をインターリーブ動作させる直流昇圧回路。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105958816A (zh) * 2016-05-30 2016-09-21 西安交通大学 一种多单元二极管电容网络和耦合电感高增益直流变换器
JP2017221014A (ja) * 2016-06-07 2017-12-14 株式会社豊田中央研究所 昇圧回路
JP2018014868A (ja) * 2016-07-22 2018-01-25 株式会社豊田中央研究所 電力変換回路
CN109983685A (zh) * 2016-10-20 2019-07-05 思睿逻辑国际半导体有限公司 高效升压转换器

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0556634A (ja) * 1991-08-19 1993-03-05 Nec Corp スイツチング電源回路
JPH0731149A (ja) * 1993-06-07 1995-01-31 Origin Electric Co Ltd 直流高電圧発生装置
JPH07336998A (ja) * 1994-05-31 1995-12-22 Sgs Thomson Microelettronica Spa 低サプライ電圧用容量性チャージポンプBiCMOS回路
JPH10146048A (ja) * 1996-09-13 1998-05-29 Sanken Electric Co Ltd チョッパ型dc−dcコンバータ
JP2001309647A (ja) * 2000-04-19 2001-11-02 Fuji Electric Co Ltd チョッパ回路
US7161331B2 (en) * 2005-04-11 2007-01-09 Yuan Ze University Boost converter utilizing bi-directional magnetic energy transfer of coupling inductor
JP2010045943A (ja) * 2008-08-18 2010-02-25 Rohm Co Ltd 昇圧回路及びこれを用いた電源装置
US20100085032A1 (en) * 2008-10-07 2010-04-08 Hungkuang University Boost Device for Voltage Boosting

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100997377B1 (ko) * 2010-01-05 2010-11-30 서울과학기술대학교 산학협력단 양방향 비절연 dc-dc 컨버터

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0556634A (ja) * 1991-08-19 1993-03-05 Nec Corp スイツチング電源回路
JPH0731149A (ja) * 1993-06-07 1995-01-31 Origin Electric Co Ltd 直流高電圧発生装置
JPH07336998A (ja) * 1994-05-31 1995-12-22 Sgs Thomson Microelettronica Spa 低サプライ電圧用容量性チャージポンプBiCMOS回路
JPH10146048A (ja) * 1996-09-13 1998-05-29 Sanken Electric Co Ltd チョッパ型dc−dcコンバータ
JP2001309647A (ja) * 2000-04-19 2001-11-02 Fuji Electric Co Ltd チョッパ回路
US7161331B2 (en) * 2005-04-11 2007-01-09 Yuan Ze University Boost converter utilizing bi-directional magnetic energy transfer of coupling inductor
JP2010045943A (ja) * 2008-08-18 2010-02-25 Rohm Co Ltd 昇圧回路及びこれを用いた電源装置
US20100085032A1 (en) * 2008-10-07 2010-04-08 Hungkuang University Boost Device for Voltage Boosting

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105958816A (zh) * 2016-05-30 2016-09-21 西安交通大学 一种多单元二极管电容网络和耦合电感高增益直流变换器
JP2017221014A (ja) * 2016-06-07 2017-12-14 株式会社豊田中央研究所 昇圧回路
JP2018014868A (ja) * 2016-07-22 2018-01-25 株式会社豊田中央研究所 電力変換回路
CN109983685A (zh) * 2016-10-20 2019-07-05 思睿逻辑国际半导体有限公司 高效升压转换器

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