JP2010063299A - 昇圧形コンバータ - Google Patents

Abstract

【課題】 電力効率にほとんど影響を与えることなく入力電圧に対する出力電圧の昇圧率を向上させることができる昇圧形コンバータを提供すること。
【解決手段】 二つの入力端子の間に直列接続された第１のインダクタ４とスイッチ素子５と、スイッチ素子５と閉回路を構成するよう直列接続の第１の逆放電防止用素子７と第1のコンデンサ８と、第1のコンデンサ８と閉回路を構成するように直列接続の第２のインダクタ９と第２の逆放電防止用素子１０と第２のコンデンサ１１と、第１のインダクタ４とスイッチ素子５との接続点Ａと、第２のインダクタ９と第２の逆放電防止用素子１０との接続点Ｂとの間に接続された第３のコンデンサ１２と、スイッチ素子５の動作を制御する制御回路６とを備え、前記直流出力電圧は、第１のコンデンサ８の電圧と第３のコンデンサ１２の電圧との和にほぼ等しい電圧であることを特徴とする昇圧形コンバータ。
【選択図】 図１

Description

この発明は、直流入力電圧をそれよりも高い直流出力電圧に変換するのに適した昇圧形コンバータに関する。

負荷が必要とする直流出力電圧よりも直流入力電圧が低い場合には、その直流入力電圧を所望の直流電圧に昇圧する昇圧形コンバータが用いられることが多い。昇圧形コンバータは種々の回路構成のものが既に提案されているが、比較的小型化し易く、電力損失が比較的小さい昇圧形コンバータとしてインダクタとスイッチ素子とコンデンサとを組み合わせた非絶縁型の回路構成が知られている（例えば、特許文献１参照）。

この構成の昇圧形コンバータについて図６により説明すると、入力端子５１と５２には蓄電池などからなる直流入力電源５３が接続されている。入力端子５１と５２間にはインダクタ５４とＦＥＴのようなスイッチ素子５５が接続されている。スイッチ素子５５は制御回路によって所望の時比率でオンオフ制御される。スイッチ素子５５と並列になるように逆放電防止用ダイオード５７及びコンデンサ５８が接続され、また、そのコンデンサ５８は出力端子５９、６０の間に接続されている。出力端子５９、６０間には負荷６１が接続されている。

制御回路５６により所定の時比率でスイッチ素子５５がオンオフ制御される場合、スイッチ素子５５がオンのときにインダクタ５４にエネルギーが蓄えられる。次に、スイッチ素子５５がオフになるとき、直流入力電源５３の電圧にインダクタ５４の電圧が重畳されてコンデンサ５８を充電する。したがって、コンデンサ５８は直流入力電源５３の電圧とインダクタ５４の電圧との和にほぼ等しい電圧まで充電され、コンデンサ５８の昇圧された電圧が負荷６１に供給される。逆放電防止用ダイオード５７は、次にスイッチ素子５５がオンするときに、コンデンサ５８の充電電荷がスイッチ素子５５を通して放電されるのを防止する。

ここで、１周期に対するスイッチ素子５５のオンの期間の比率、つまり、時比率をＤｒとし、直流入力電源５３の電圧をＶｉ、出力端子５９と６０との間の出力電圧をＶｏとすると、出力電圧Ｖｏは、Ｖｏ＝Ｖｉ／（１−Ｄｒ）の式で表される。この式からも、出力電圧Ｖｏの大きさはスイッチ素子５５の時比率Ｄｒによって制御されることがわかる。また、かかる回路構成の昇圧形コンバータは、同様に第２のインダクタと第２のスイッチ素子と第２のコンデンサからなる２段目の昇圧回路をコンデンサ５８の出力側に接続することによって、更に高い直流出力電圧を得ることができるという利便性もある。

また、前掲の特許文献１に開示されている昇圧形コンバータに比べて、昇圧率を大きくできるタップ形インダクタ（又はカップリング形インダクタ）方式の昇圧形コンバータが知られている（例えば、特許文献２参照）。このタップ形インダクタ方式の昇圧形コンバータは、図７に示すように、互いに直列で磁気的に結合されている第１の巻線５４Ａと第２の巻線５４Ｂとを有するインダクタ５４を用い、第１の巻線５４Ａと第２の巻線５４Ｂとの接続点にスイッチ素子５５を接続しており、他の構成は図６と同様である。

第２の巻線５４Ｂは、第１の巻線５４Ａの巻数に対して１よりも大きな所定の巻数比Ｘとなる巻数を有する。したがって、スイッチ素子５５が所望の時比率Ｄｒでスイッチングし、スイッチ素子５５がオンするとき、インダクタ５４の第１の巻線５４Ａに生じる電圧をＶＬ１とすると、スイッチ素子５５がオフするときにインダクタ５４の巻線５４Ａと巻線５４Ｂにそれぞれ発生する電圧の和は（１+Ｘ）・ＶＬ１・Ｄｒ／（１−Ｄｒ）となり、直流入力電源５３の電圧Ｖｉによりも高い電圧Ｖｉ（１+Ｘ・Ｄｒ）／（１−Ｄｒ）にほぼ等しい電圧が出力端子５９、６０間に印加される。したがって、特許文献２に開示されている昇圧形コンバータは、特許文献１に開示されている昇圧形コンバータに比べて大きな昇圧比率を得ることができる。
特開２００１−２５１８４９号公報 特開２００６−１２１８５０号公報

前者の昇圧形コンバータは、前記スイッチ素子の時比率を大きくするほど高い出力電圧を得ることができるが、負荷が要求する電力を供給するように制御されるので、前記スイッチ素子の時比率をあまり大きくすることはできず、通常は最大の時比率を０．５程度に設定することが多い。この場合には、直流入力電圧のほぼ２倍程度の直流出力電圧を得ることができるだけであり、昇圧率をそれ程大きくできないという問題点がある。

前述した昇圧形コンバータのうちの後者のものは、大きな昇圧率を得ることができるという利点はあるものの、インダクタ５４の第１の巻線５４Ａと第２の巻線５４Ｂとの間に漏洩インダクタンスが生じてしまい、この漏洩インダクタンスに起因して、スイッチ素子のスイッチング時にサージ電圧が発生したり、効率が低下するという欠点がある。また、第１の巻線５４Ａと第２の巻線５４Ｂとを有するインダクタを用いるために、コンバータの小型化が難しく、コストアップになるという問題もある。特に、インダクタ５４を流れる電流が大きいほど、この欠点は顕著になる。さらに、漏洩インダクタンスに起因するサージ電圧を小さくするためにソフトスイッチング技術を採用することが考えられるが、この場合には設計が難しい、また、動作範囲が限定されるなどの問題がある。

本発明は係る従来の欠点を解決することを課題にし、前述した前者の昇圧形コンバータに別途にインダクタとコンデンサとを追加するだけで、昇圧率を向上させることができるところに特徴がある。

第１の発明は、入力端子間に印加される直流入力電圧に比べて高い直流出力電圧を出力端子間に出力する昇圧形コンバータにおいて、二つの入力端子の間に互いに直列に接続される第１のインダクタとスイッチ素子と、前記スイッチ素子と閉回路を構成するよう互いに直列に接続される第１の逆放電防止用素子と第1のコンデンサと、前記第1のコンデンサと閉回路を構成するよう互いに直列に接続される第２のインダクタと第２の逆放電防止用素子と第２のコンデンサと、前記第１のインダクタの一端と前記スイッチ素子の一端とが接続される点Ａと、前記第２のインダクタの一端と前記第２の逆放電防止用素子のアノード側とが接続される点Ｂとの間に接続される第３のコンデンサと、前記スイッチ素子のスイッチング動作を制御する制御回路とを備え、前記直流出力電圧に等しい電圧を与える前記第２のコンデンサの電圧は、前記第１のコンデンサの電圧と前記第３のコンデンサの電圧との和に相当する電圧であることを特徴とする昇圧形コンバータを提供する。

第２の発明は、前記第１の発明において、前記第１のコンデンサと前記第３のコンデンサのキャパシタンスは実質的に等しいことを特徴とする昇圧形コンバータを提供する。

第３の発明は、入力端子間に印加される直流入力電圧に比べて高い直流出力電圧を出力端子間に出力する昇圧形コンバータにおいて、二つの入力端子の間に互いに直列に接続される第１のインダクタとスイッチ素子と、前記スイッチ素子と閉回路を構成するよう互いに直列に接続される第１の逆放電防止用素子と第1のコンデンサと、互いに直列に接続され、磁気的に結合される第１の巻線と第２の巻線とを有する第２のインダクタと、前記第1のコンデンサと該第１のコンデンサに直列に接続された前記第２のインダクタと閉回路を構成するよう互いに直列に接続される第２の逆放電防止用素子と第２のコンデンサと、前記第１のインダクタの一端と前記スイッチ素子の一端とが接続される点Ａと、前記第２のインダクタの前記第１の巻線と前記第２の巻線とが接続される点Ｃとの間に接続される第３のコンデンサと、前記スイッチ素子のスイッチング動作を制御する制御回路とを備え、前記直流出力電圧に等しい電圧を与える前記第２のコンデンサの電圧は、前記第１のコンデンサの電圧と前記第３のコンデンサの電圧との和の電圧よりも高い電圧であることを特徴とする昇圧形コンバータを提供する。

第４の発明は、前記第３の発明において、前記第２のインダクタの前記第１の巻線の巻数をＮ１、前記第２の巻線の巻数をＮ２とし、それらの巻数比（Ｎ２／Ｎ１）をＮとするとき、前記第３のコンデンサのキャパシタンスは、前記第１のコンデンサのキャパシタンスの（１＋Ｎ）倍であることを特徴とする昇圧形コンバータを提供する。

第５の発明は、前記第１の発明ないし前記第４の発明のいずれかにおいて、前記第１の逆放電防止用素子及び前記第２の逆放電防止用素子の双方又はいずれか一方は、ダイオード又はＦＥＴであり、該ＦＥＴは前記スイッチ素子がオンのときにオフ、オフのときにオンするように、前記制御回路により制御されることを特徴とする昇圧形コンバータを提供する。

本発明によれば、電力効率にほとんど影響を与えることなく（効率よく）入力電圧に対する出力電圧の昇圧率を向上させることができる。

また、第１のインダクタに比べて流れる電流が小さな第２のインダクタとして、互いに磁気結合された第１の巻線と第２の巻線とを有するインダクタを用いているので、入力電圧に対する出力電圧の昇圧率を更に大きくすることができると共に、昇圧率を高くするのに伴い第２の巻線を流れる電流は小さくなるので、インダクタのリーケージインダクタンスに起因する電力損失やサージ電圧などを抑制できる。

また、逆放電防止用素子としてＦＥＴを用いることによって、順方向電圧降下を小さくできるので、電力効率を向上させることができる。

以下、本発明の実施形態について、図面を参照しながら詳細に説明する。なお、本発明は、以下に示す実施形態に限定されるものではない。本明細書及び図面において符号が同じ構成要素は、相互に同一のものを示すものとする。

[実施形態１]
本発明に係る実施形態１の第１の昇圧形コンバータ１００について、図１により説明する。この昇圧形コンバータ１００の二つの入力端子１、２には直流入力電源３が接続される。直流入力電源３は蓄電池、あるいは商用交流電源又は発電機とこれらの交流電圧を直流に変換する整流回路などからなる直流電源である。

入力端子１、２間には第１のインダクタ４と電界効果トランジスタ（以下、ＦＥＴと言う。）のような順方向電圧降下の小さいスイッチ素子５とが互いに直列になるように接続されている。スイッチ素子５の制御端子には、スイッチ素子５のスイッチング動作を時比率で制御する制御回路６が接続されている。スイッチ素子５と閉回路を構成するように、第１の逆放電防止用素子７と第１のコンデンサ８とが互いに直列に接続されている。第１のコンデンサ８と閉回路を構成するように、第２のインダクタ９と第２の逆放電防止用素子１０と第２のコンデンサ１１とが互いに直列に接続されている。実施形態１では、第１の逆放電防止用素子７及び第２の逆放電防止用素子１０としてダイオードを用いている。

第１のインダクタ４の一端とスイッチ素子５の一端と第１の逆放電防止用素子７のアノードとが接続された点Ａに第３のコンデンサ１２の一端が接続され、第２のインダクタ９の一端と第２の逆放電防止用素子１０のアノードとが接続された点Ｂに第３のコンデンサ１２の他端が接続されている。また、出力端子１３と１４との間には第２のコンデンサ１１が接続されると共に、負荷１５が接続される。この回路の条件として、第１のインダクタ４、第２のインダクタ９は電流源と見做せるほど大きなインダクタンスを有し、また、第２のコンデンサ１１は電圧源と見做せるほど大きなキャパシタンスを有する。理由については後述する。第１のコンデンサ８と第３のコンデンサ１２のキャパシタンスは実質的に等しいことが好ましい。なお、通常のキャパシタンスの個々のばらつき程度であれば差し支えない。

また、以下の動作説明では、スイッチ素子５及び逆放電防止用素子７と１０は理想素子で、スイッチング時間はゼロ、順方向電圧降下がゼロであるものと仮定し、第１のインダクタ４及び第２のインダクタ９を流れる電流は直流電流が重畳されて連続的に流れる電流であるものとする。動作の過程で、スイッチ素子５がオフのときには、各コンデンサが図１で図示の極性に充電されており、第１のインダクタ４及び第２のインダクタ９には矢印方向の電流が流れているものとする。物理的性質から、各周期における第１のインダクタ４及び第２のインダクタ９の平均電圧はゼロであり、第１のコンデンサ８と第２のコンデンサ１１と第３のコンデンサ１２それぞれの平均電流はゼロとなる。

スイッチ素子５が時比率Ｄｒでスイッチングしているとき、スイッチ素子５がオンすると、電流は入力端子１から第１のインダクタ４及びスイッチ素子５を介して入力端子２へ矢印方向に流れ、入力端子１と２との間の入力電圧Ｖｉが第１のインダクタ４に印加され、第１のインダクタ４にエネルギーが蓄えられる。このとき、第１の逆放電防止用素子７の働きによって第１のコンデンサ８の電荷がスイッチ素子５を通して放電されることは無い。次に、スイッチ素子５がオフになると、第１のインダクタ４に蓄えられた前記エネルギーは第１の逆放電防止用素子７を通して放出され、第１のコンデンサ８を充電する。このときの第１のコンデンサ８の電圧をＶｃ１とすると、第１のインダクタ４には（Ｖｃ１−Ｖｉ）に等しい電圧が印加される。前述したように、各周期の初めと終わりにおける第１のコンデンサ８の電圧変化はゼロであるから、Ｖｉ＝（１−Ｄｒ）Ｖｃ１の式が成り立ち、スイッチ素子５がオフのときの第１のコンデンサ８の電圧Ｖｃ１は、Ｖｃ１＝Ｖｉ／（１−Ｄｒ）の式（１）で表される。

他方では、スイッチ素子５がオンになるとき、第１のコンデンサ８と第２のインダクタ９と第３のコンデンサ１２とスイッチ素子５とを含む閉回路が構成され、第２のインダクタ９を通して矢印方向に電流が流れる。前記したように第２のインダクタ９を電流源と見做すとき、第３のコンデンサ１２は充電となり、第１のコンデンサ８の電荷の一部分が第２のインダクタ９を通して第３のコンデンサ１２に移動することになる。このとき第２のインダクタ９にはその右側端を正とする極性の電圧（Ｖｃ３−Ｖｃ１）が印加される。また、スイッチ素子５がオフのときには、第１の逆放電防止用素子７が導通するので、第３のコンデンサ１２と導通している第１の逆放電防止用素子７と第２のインダクタ９とを含む閉回路が形成され、この閉回路では第３のコンデンサ１２の電圧Ｖｃ３が第２のインダクタ９に印加される。

ここで、第２のインダクタ９の電圧に着目すると、スイッチ素子５がオンのときには、第２のインダクタ９に電圧（Ｖｃ３−Ｖｃ１）が印加され、スイッチ素子５がオフのときには、第２のインダクタ９の電圧は第３のコンデンサ１２の電圧Ｖｃ３に等しくなる。前述したように、各周期における第２のインダクタ９の平均電圧はゼロであるから、（Ｖｃ３−Ｖｃ１）Ｄｒ＋Ｖｃ３（１−Ｄｒ）＝０の式（２）が成り立つ。出力端子１３と１４間の出力電圧Ｖｏは、スイッチ素子５のオフときにおける第１のコンデンサ８の電圧Ｖｃ１と第２のインダクタ９の電圧となる第３のコンデンサ１２の電圧Ｖｃ３との和の電圧であるので、Ｖｏ＝Ｖｃ１＋Ｖｃ３の式（３）で表せる。つまり、出力端子１３と１４との間の出力電圧Ｖｏは、第１のコンデンサ８の電圧Ｖｃ１と第３のコンデンサ１２の電圧Ｖｃ３との和に相当する電圧になる。

前記式（２）に、前記式（１）と前記式（３）を代入することによって、出力電圧Ｖｏは、Ｖｏ＝（１＋Ｄｒ）Ｖｉ／（１−Ｄｒ）の式（４）で表される。前掲の特許文献１の発明に開示されている従来の昇圧形コンバータの出力電圧Ｖｏは、本明細書の段落（０００５）で説明したように、Ｖｏ＝Ｖｉ／（１−Ｄｒ）であるので、この昇圧形コンバータ１００の昇圧率（出力電圧Ｖｏ／入力電圧Ｖｉ）は図６の従来の昇圧形コンバータに比べて、（１＋Ｄｒ）倍大きくなる。

前記式（４）に従って算出した本発明の昇圧形コンバータ１００の出力電圧Ｖｏの一例を図２の曲線Ａで示し、Ｖｏ＝Ｖｉ／（１−Ｄｒ）の式に従って算出した従来の昇圧形コンバータの出力電圧Ｖｏの一例を図２の曲線Ｂで示す。図２からも明らかなように、入力電圧Ｖｉが同じであると、本発明の昇圧形コンバータ１００は、図６の従来の昇圧形コンバータに比べて大きな出力電圧を得ることができる。つまり、本発明の昇圧形コンバータ１００の昇圧率は図６の従来の昇圧形コンバータよりも大きくなる。

ここで、第１のコンデンサ８のキャパシタンスＣ１と第３のコンデンサ１２のキャパシタンスＣ３とが実質的に等しいことが好ましい理由について説明する。理解し易くするために、第１のインダクタ４のインダクタンスＬ１及び第２のインダクタ９のインダクタンスＬ２は電流源と見做せるほど大きな値であるものとして説明する。第１のインダクタ４を流れる電流をＩ１、第２のインダクタ９を流れる電流をＩ２とする。

前述したように、スイッチ素子５がオンのとき、第１のコンデンサ８→第２のインダクタ９→第３のコンデンサ１２→スイッチ素子５→第１のコンデンサ８の閉回路を電流が流れる。この閉回路には第２のインダクタ９のインダクタンスＬ２が存在し、第１のコンデンサ８と第３のコンデンサ１２とには等しい電流Ｉ２が流れ、図１に示した極性で、第１のコンデンサ８は放電し、第３のコンデンサ１２は充電される。このときの第１のコンデンサ８の放電積分量と第３のコンデンサ１２の充電積分量とは、放電電流と充電電流とがＩ２であり、互いに等しいから当然に等しくなる。

次に、スイッチ素子５がオフになると、入力端子１→第１のインダクタ４→点Ａ→第１の逆放電防止用素子７→第１のコンデンサ８→入力端子２→直流入力電源３→入力端子1の閉回路で電流が流れると共に、入力端子１→第１のインダクタ４→点Ａ→第３のコンデンサ１２→点Ｂ→第２の逆放電防止用素子１０→第２のコンデンサ１１又は出力端子１３→負荷１５→出力端子１４→入力端子２→直流入力電源３→入力端子1の閉回路で電流が流れる。したがって、スイッチ素子５がオフの区間では、スイッチ素子５がオンの区間とは逆に、第１のコンデンサ８は充電され、第３のコンデンサ１２は放電される。

前述したように、スイッチ素子５のオン期間では、第１のコンデンサ８の放電積分量と第３のコンデンサ１２の充電積分量とが等しいので、スイッチ素子５のオフ期間でも、第１のコンデンサ８の充電積分量と第３のコンデンサ１２の放電積分量とは等しくなければならない。したがって、スイッチ素子５のオン期間、オフ期間共にコンデンサ８とコンデンサ１２には等しい電流が流れる。前述したＶｏ＝Ｖｃ１＋Ｖｃ３の式（３）が成立するには、スイッチ素子５のオン期間の第１のコンデンサ８の電圧低下と第３のコンデンサ１２の電圧上昇とがほぼ等しく、また、スイッチ素子５のオフ期間の第１のコンデンサ８の電圧上昇と第３のコンデンサ１２の電圧低下とがほぼ等しくなることが必要である。このためには、第１のコンデンサ８のキャパシタンスＣ１と第３のコンデンサ１２のキャパシタンスＣ３とが実質的に等しいことが好ましい。これらのキャパシタンスＣ１とＣ３とが異なると、スイッチ素子５のオン期間では、キャパシタンスの小さなコンデンサの電圧変化が大きくなるのに対して、キャパシタンスの大きなコンデンサの電圧変化は小さくなるので、スイッチ素子５がオフしたときに前記式（３）が成り立たず、第１のコンデンサ８と第３のコンデンサ１２とを含む閉回路に大きな過渡的な電流が流れるので好ましくない。なお、通常のコンデンサ個々のキャパシタンスのばらつき程度で差異があっても差し支えない。

[実施形態２]
図３に示す本発明の実施形態２にかかる昇圧形コンバータ２００は、効率を高めるために、第１の逆放電防止用素子７としてＦＥＴを用い、そのＦＥＴを制御回路６によってオンオフ制御している。昇圧形コンバータ２００の他の回路構成は昇圧形コンバータ１００と同様である。この実施形態２の説明では、以下、第１の逆放電防止用素子７をＦＥＴ７という。制御回路６は、スイッチ素子５がオンのとき、ＦＥＴ７はオフで、スイッチ素子５がオフのとき、ＦＥＴ７がオンであるように制御する。したがって、スイッチ素子５とＦＥＴ７は同一のスイッチング周波数で相補的に動作を行なう。

この昇圧形コンバータ２００は、ＦＥＴ７の動作を除いて昇圧形コンバータ１００の動作と同じであり、第１の逆放電防止用素子７がダイオードの場合と同様な動作を行なうので、動作についての説明は省略する。昇圧形コンバータ２００も出力電圧Ｖｏと入力電圧Ｖｉとの関係は前記式（４）と同様に、Ｖｏ＝（１＋Ｄｒ）Ｖｉ／（１−Ｄｒ）となり、図６に示した従来の昇圧形コンバータに比べて、入力電圧Ｖｉに対する出力電圧Ｖｏの昇圧率は（１＋Ｄｒ）倍大きくなる。また、逆放電防止用素子としてＦＥＴ７を用いており、第１の逆放電防止用素子７としてダイオードを用いた場合に比べて順方向電圧降下が小さくなるから、この昇圧形コンバータ２００は実施形態１の昇圧形コンバータ１００に比べて効率が高くなる。

[実施形態３]
図４に示す本発明の実施形態３にかかる昇圧形コンバータ３００は、更に効率を高めるために、第２の逆放電防止用素子１０としてＦＥＴを用い、そのＦＥＴを制御回路６によってオンオフ制御している。昇圧形コンバータ３００の他の回路構成は昇圧形コンバータ１００、２００と同様である。この実施形態３の説明では、以下、第２の逆放電防止用素子１０をＦＥＴ１０という。制御回路６は、スイッチ素子５がオンのとき、ＦＥＴ１０はオフで、スイッチ素子５がオフのとき、ＦＥＴ１０がオンであるように制御する。したがって、スイッチ素子５とＦＥＴ１０は同一のスイッチング周波数で相補的に動作を行なう。ＦＥＴ７と１０はほぼ同時にオンオフ動作を行なうのが高効率を得る上で好ましいが、必ずしも同時にオンオフ動作を行なう必要は無い。

この昇圧形コンバータ３００は、ＦＥＴ１０の動作を除いて昇圧形コンバータ１００の動作と同じであり、第２の逆放電防止用素子１０がダイオードの場合とほぼ同様な動作を行なうので、動作についての説明は省略する。昇圧形コンバータ３００も出力電圧Ｖｏと入力電圧Ｖｉとの関係は前記式（４）と同様に、Ｖｏ＝（１＋Ｄｒ）Ｖｉ／（１−Ｄｒ）となり、図６に示した従来の昇圧形コンバータに比べて、入力電圧Ｖｉに対する出力電圧Ｖｏの昇圧率は（１＋Ｄｒ）倍大きくなる。また、第２の逆放電防止用素子としてＦＥＴ１０を用いており、第２の逆放電防止用素子１０としてダイオードを用いた場合に比べて順方向電圧降下が小さくなるから、この昇圧形コンバータ３００は実施形態１の昇圧形コンバータ１００に比べて効率が高くなり、実施形態２にかかる昇圧形コンバータ２００に比べても効率が上昇する。

[実施形態４]
図５に示す本発明の実施形態４にかかる昇圧形コンバータ４００は、第２のインダクタ９として互いに磁気的に結合されている第１の巻線９Ａと第２の巻線９Ｂとを有するインダクタを用い、第１の巻線９Ａと第２の巻線９Ｂとを接続した点Ｃに第３のコンデンサ１２の一端を接続したことが本発明の実施形態３００とは異なる。ここで、第１の巻線９Ａの巻数がＮ１で、第２の巻線９Ｂの巻数をＮ２とすると、巻数比ＮはＮ２／Ｎ１で表せる。昇圧形コンバータ４００の動作説明については、第１の巻線９Ａと第２の巻線９Ｂとを有する第２のインダクタ９に関連する部分について説明する。

第１のインダクタ４に第１の巻線と第２の巻線とを備えて昇圧しても、昇圧率の大きな昇圧形コンバータを得ることができるが、第１のインダクタ４を流れる電流は第２のインダクタ９を流れる電流よりも大きいので、第２のインダクタ９のリーケージインダクタンスによる電力損失に比べて第１のインダクタ４のリーケージインダクタンスによる電力損失が大きくなる。また、第２のインダクタ９に比べて第１のインダクタ４の方がサージも大きくなり、小型化も難しくなる。したがって、実施形態４にかかる昇圧形コンバータ４００では流れる電流が第１のインダクタ４に比べて小さい第２のインダクタ９に第１の巻線９Ａと第２の巻線９Ｂとを設けることによって、リーケージインダクタンスに起因する電力損失、サージ、ノイズを最小限に抑えることができる。

前述したように、スイッチ素子５が時比率Ｄｒでスイッチングしており、スイッチ素子５がオンのとき、第１のコンデンサ８→第２のインダクタ９の第１の巻線９Ａ→第３のコンデンサ１２→スイッチ素子５→第１のコンデンサ８の閉回路を電流が流れる。この閉回路には第２のインダクタ９の第１の巻線９ＡのインダクタンスＬ２ａが存在し、実施形態１で説明したように、第１のコンデンサ８と第３のコンデンサ１２とには等しい電流Ｉ２が流れ、第１のコンデンサ８は放電し、第３のコンデンサ１２は充電される。このときの第１のコンデンサ８の放電積分量と第３のコンデンサ１２の充電積分量とは、放電電流、充電電流がＩ２であるから当然に等しくなる。

次に、スイッチ素子５がオフになると、入力端子１→第１のインダクタ４→点Ａ→ＦＥＴ７→第１のコンデンサ８→入力端子２→直流入力電源３→入力端子1の閉回路を電流が流れると共に、入力端子１→第１のインダクタ４→点Ａ→第３のコンデンサ１２→点Ｃ→第２のインダクタ９の第２の巻線９Ｂ→ＦＥＴ１０→第２のコンデンサ１１又は出力端子１３→負荷１５→出力端子１４→入力端子２→直流入力電源３→入力端子1の閉回路で電流が流れる。したがって、スイッチ素子５がオフの区間では、スイッチ素子５がオンの区間とは逆に、第１のコンデンサ８は充電され、第３のコンデンサ１２は放電される。

前述したように、スイッチ素子５のオン期間では、第１のコンデンサ８の放電積分量と第３のコンデンサ１２の充電積分量とが等しいので、スイッチ素子５のオフ期間でも、第１のコンデンサ８の充電積分量と第３のコンデンサ１２の放電積分量とは等しくなる。ここで、第２のインダクタ９の第１の巻線９Ａの電圧に着目すると、入力端子側から出力端子側に電力が供給される期間、つまりスイッチ素子５がオフの期間では、実施形態１で述べたように第３のコンデンサ１２の電圧Ｖｃ３が印加される。

このとき、第２のコンデンサ１１は電圧源と見做せるから、その電圧は一定であり、第１のコンデンサ８は充電されるので、その電圧が上昇し、第２のインダクタ９の電圧は減少する。第２のインダクタ９の第１の巻線９Ａの電圧変化は、第１のコンデンサ８の上昇分の1／（１＋Ｎ）となり、第３のコンデンサ１２の電圧は放電されて低下する。第３のコンデンサ１２の電圧変化は、第２のインダクタ９の第１の巻線９Ａの電圧変化と等しいので、第２のインダクタ９の第１の巻線９Ａの電圧の減少は第１のコンデンサ８の上昇分の1／（１＋Ｎ）となる。しかしながら前述したように、第１のコンデンサ８と第３のコンデンサ１２の電流は等しいため、それぞれのコンデンサ８と１２の充電時の電流積分量と放電時の電流積分量とは等しいので、第３のコンデンサ１２のキャパシタンスは第１のコンデンサ８のキャパシタンスのほぼ（１＋Ｎ）倍であることが好ましい。この場合も、通常のコンデンサの個々のキャパシタンスのばらつき程度で差異があっても差し支えない。

入力端子側から出力端子側に電力が供給される期間では、第２のインダクタ９の第１の巻線９Ａの電圧は第３のコンデンサ１２の電圧Ｖｃ３と等しくなる。第２のインダクタ９の第１の巻線９Ａに対する第２の巻線９Ｂの電圧はそれらの巻数比Ｎで決まるから、第２の巻線９Ｂの電圧はＮ・Ｖｃ３となる。したがって、出力端子１３、１４間の第２のコンデンサ１１の電圧は、第１のコンデンサ８の電圧Ｖｃ１に第３のコンデンサ１２の電圧Ｖｃ３を加えた電圧に、更に第１の巻線９Ａと第２の巻線９Ｂとの巻数比Ｎとを乗じたＮ・Ｖｃ３を加えた電圧（Ｖｃ１＋Ｖｃ３＋Ｎ・Ｖｃ３）にほぼ等しくなり、出力電圧Ｖｏは、Ｖｏ＝［（１＋Ｄｒ）／（１−Ｄｒ）＋Ｎ・Ｄｒ／（１−Ｄｒ）］×Ｖｉの式（５）で表せる。この昇圧形コンバータ４００は、前記実施形態１〜３の昇圧形コンバータに比べて、上の式のカッコ内の２項で示す分、つまり、Ｎ・Ｄｒ・Ｖｉ／（１−Ｄｒ）、より昇圧することができ、巻数比Ｎを選択することによって、所望の高い出力電圧を出力することができる。また、第１、第２の巻線を有するインダクタのリーケージインダクタンスによる電力損失やサージ、ノイズなどを小さな値に抑制できる。

以上の実施形態では説明していないが、第１の逆放電防止用素子７としてＦＥＴを用いた場合、実際にはスイッチ素子５のオフ前にＦＥＴ７がオンすることがないように、休止期間を設けており、スイッチ素子５のオフ時刻からＦＥＴ７がオンするまでの短い期間に、ＦＥＴ７のボディダイオードが導通する。したがって、ＦＥＴ７のボディダイオードを導通させないため、ＦＥＴ７のボディダイオードよりも順方向電圧降下の小さなショットキーバリアダイオードをＦＥＴ７と並列に接続することにより、より損失を低減することが可能である。第２の逆放電防止用素子１０についても同様である。また、以上の実施形態では1段形の昇圧形コンバータについて述べたが、必要があれば更に昇圧するために、図１、図３、図４に示した昇圧形コンバータ１００〜３００の入力端子から出力端子までを１単位の昇圧モジュールとし、同一構成の第２、第３の昇圧モジュールを用意して必要なだけ直列に接続してもよい。

本発明の実施形態１にかかる昇圧形コンバータ１００の回路構成を示す図面である。 本発明と従来の昇圧形コンバータの出力電圧―時比率特性の一例を示す図である。 本発明の実施形態２にかかる昇圧形コンバータ２００の回路構成を示す図面である。 本発明の実施形態３にかかる昇圧形コンバータ３００の回路構成を示す図面である。 本発明の実施形態４にかかる昇圧形コンバータ４００の回路構成を示す図面である。 従来の昇圧形コンバータの回路構成を示す図面である。 従来の別の昇圧形コンバータの回路構成を示す図面である。

符号の説明

１、２・・・入力端子
３・・・直流入力電源
４・・・第１のインダクタ
５・・・スイッチ素子
６・・・制御回路
７・・・第１の逆放電防止用素子
８・・・第１のコンデンサ
９・・・第２のインダクタ
９Ａ・・・第２のインダクタ９の第１の巻線
９Ｂ・・・第２のインダクタ９の第２の巻線
１０・・・第２の逆放電防止用素子
１１・・・第２のコンデンサ
１２・・・第３のコンデンサ
１３、１４・・・出力端子
１５・・・負荷
Ａ・・・第１のインダクタ４の一端とスイッチ素子５の一端と第３のコンデンサ１２の一端とが接続された点
Ｂ・・・第２のインダクタ９の一端と第２の逆放電防止用素子１０のアノード側と第３のコンデンサ１２の他端とが接続された点
Ｃ・・・第２のインダクタ９の第１の巻線９Ａと第２の巻線９Ｂとの接続点と、第３のコンデンサ１２の他端とが接続された点

Claims (5)

1. 入力端子間に印加される直流入力電圧に比べて高い直流出力電圧を出力端子間に出力する昇圧形コンバータにおいて、
   二つの入力端子の間に互いに直列に接続される第１のインダクタとスイッチ素子と、
   前記スイッチ素子と閉回路を構成するよう互いに直列に接続される第１の逆放電防止用素子と第1のコンデンサと、
   前記第1のコンデンサと閉回路を構成するよう互いに直列に接続される第２のインダクタと第２の逆放電防止用素子と第２のコンデンサと、
   前記第１のインダクタの一端と前記スイッチ素子の一端とが接続される点Ａと、前記第２のインダクタの一端と前記第２の逆放電防止用素子のアノード側とが接続される点Ｂとの間に接続される第３のコンデンサと、
   前記スイッチ素子のスイッチング動作を制御する制御回路と、
   を備え、
   前記直流出力電圧に等しい電圧を与える前記第２のコンデンサの電圧は、前記第１のコンデンサの電圧と前記第３のコンデンサの電圧との和に相当する電圧であることを特徴とする昇圧形コンバータ。
2. 請求項１において、
   前記第１のコンデンサと前記第３のコンデンサのキャパシタンスは実質的に等しいことを特徴とする昇圧形コンバータ。
3. 入力端子間に印加される直流入力電圧に比べて高い直流出力電圧を出力端子間に出力する昇圧形コンバータにおいて、
   二つの入力端子の間に互いに直列に接続される第１のインダクタとスイッチ素子と、
   前記スイッチ素子と閉回路を構成するよう互いに直列に接続される第１の逆放電防止用素子と第1のコンデンサと、
   互いに直列に接続され、磁気的に結合される第１の巻線と第２の巻線とを有する第２のインダクタと、
   前記第1のコンデンサと該第１のコンデンサに直列に接続された前記第２のインダクタと閉回路を構成するよう互いに直列に接続される第２の逆放電防止用素子と第２のコンデンサと、
   前記第１のインダクタの一端と前記スイッチ素子の一端とが接続される点Ａと、前記第２のインダクタの前記第１の巻線と前記第２の巻線とが接続される点Ｃとの間に接続される第３のコンデンサと、
   前記スイッチ素子のスイッチング動作を制御する制御回路と、
   を備え、
   前記直流出力電圧に等しい電圧を与える前記第２のコンデンサの電圧は、前記第１のコンデンサの電圧と前記第３のコンデンサの電圧との和の電圧よりも高い電圧であることを特徴とする昇圧形コンバータ。
4. 請求項３において、
   前記第２のインダクタの前記第１の巻線の巻数をＮ１、前記第２の巻線の巻数をＮ２とし、それらの巻数比（Ｎ２／Ｎ１）をＮとするとき、前記第３のコンデンサのキャパシタンスは、実質的に前記第１のコンデンサのキャパシタンスの（１＋Ｎ）倍であることを特徴とする昇圧形コンバータ。
5. 請求項１ないし請求項４のいずれかにおいて、
   前記第１の逆放電防止用素子及び前記第２の逆放電防止用素子の双方又はいずれか一方は、ダイオード又はＦＥＴであり、該ＦＥＴは前記スイッチ素子がオンのときにオフ、オフのときにオンするように、前記制御回路により制御されることを特徴とする昇圧形コンバータ。
   

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