JPH07123702A - Ｄｃ−ｄｃコンバータ - Google Patents
Ｄｃ−ｄｃコンバータInfo
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- JPH07123702A JPH07123702A JP25998893A JP25998893A JPH07123702A JP H07123702 A JPH07123702 A JP H07123702A JP 25998893 A JP25998893 A JP 25998893A JP 25998893 A JP25998893 A JP 25998893A JP H07123702 A JPH07123702 A JP H07123702A
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Abstract
(57)【要約】
【目的】 電力効率が高く、小型で安価なＤＣ−ＤＣコ
ンバータを提供する。 【構成】 制御回路ＳによってトランジスタＱN がオフ
されると、チョークコイルＬに逆起電力が発生し、この
逆起電力による電圧ＶL と直流電圧ＶINとの重畳電圧Ｖ
1 がダイオードＤ1 を介してコンデンサＣ1 を充電させ
る。トランジスタＱN がオンされると、コンデンサＣ1
の端子電圧Ｖ1 はダイオードＤ2 を介してコンデンサＣ
3 を充電させる。次いでトランジスタＱP がオフする
と、コンデンサＣ1 ，Ｃ3 の端子間電圧２Ｖ1 がコンデ
ンサＣ2 を充電させる。したがって、このコンバータＡ
の出力電圧ＶOUT は従来のコンバータＪの２倍になる。
同一電圧を出力させる場合、チョークコイルＬおよびト
ランジスタＱP にかかる負担が１／２になる。
ンバータを提供する。 【構成】 制御回路ＳによってトランジスタＱN がオフ
されると、チョークコイルＬに逆起電力が発生し、この
逆起電力による電圧ＶL と直流電圧ＶINとの重畳電圧Ｖ
1 がダイオードＤ1 を介してコンデンサＣ1 を充電させ
る。トランジスタＱN がオンされると、コンデンサＣ1
の端子電圧Ｖ1 はダイオードＤ2 を介してコンデンサＣ
3 を充電させる。次いでトランジスタＱP がオフする
と、コンデンサＣ1 ，Ｃ3 の端子間電圧２Ｖ1 がコンデ
ンサＣ2 を充電させる。したがって、このコンバータＡ
の出力電圧ＶOUT は従来のコンバータＪの２倍になる。
同一電圧を出力させる場合、チョークコイルＬおよびト
ランジスタＱP にかかる負担が１／２になる。
Description
【０００１】
【産業上の利用分野】この発明はＤＣ−ＤＣコンバータ
に関し、特に、入力された直流電圧を昇圧して出力する
昇圧型ＤＣ−ＤＣコンバータに関する。
に関し、特に、入力された直流電圧を昇圧して出力する
昇圧型ＤＣ−ＤＣコンバータに関する。
【０００２】
【従来の技術】図１８は従来の昇圧型ＤＣ−ＤＣコンバ
ータＪの構成およびその使用状態を示す回路図である。
この昇圧型ＤＣ−ＤＣコンバータＪは、直流入力電圧Ｖ
INが印加される入力コンデンサＣINと、入力コンデンサ
ＣINの端子間に接続されるチョークコイルＬおよびＮＰ
ＮトランジスタＱN と、ＮＰＮトランジスタＱN のスイ
ッチングを制御する制御回路Ｓと、ＮＰＮトランジスタ
ＱN のコレクタ−エミッタ間に接続されるダイオードＤ
0 および出力コンデンサＣ0 との直列回路とを含み、負
荷抵抗ＲL は出力コンデンサＣ0 の端子間に接続され
る。制御回路Ｓは、負荷抵抗ＲL に印加される出力電圧
ＶOUT に応じてＮＰＮトランジスタＱN のスイッチング
を制御する。
ータＪの構成およびその使用状態を示す回路図である。
この昇圧型ＤＣ−ＤＣコンバータＪは、直流入力電圧Ｖ
INが印加される入力コンデンサＣINと、入力コンデンサ
ＣINの端子間に接続されるチョークコイルＬおよびＮＰ
ＮトランジスタＱN と、ＮＰＮトランジスタＱN のスイ
ッチングを制御する制御回路Ｓと、ＮＰＮトランジスタ
ＱN のコレクタ−エミッタ間に接続されるダイオードＤ
0 および出力コンデンサＣ0 との直列回路とを含み、負
荷抵抗ＲL は出力コンデンサＣ0 の端子間に接続され
る。制御回路Ｓは、負荷抵抗ＲL に印加される出力電圧
ＶOUT に応じてＮＰＮトランジスタＱN のスイッチング
を制御する。
【０００３】制御回路ＳによってＮＰＮトランジスタＱ
N がオンされている場合は、チョークコイルＬおよびＮ
ＰＮトランジスタＱN に電流が流れてチョークコイルＬ
に電磁エネルギーが蓄えられる。制御回路ＳによってＮ
ＰＮトランジスタＱN がオフされると、チョークコイル
Ｌに逆起電力が発生し、直流入力電圧ＶINにその逆起電
力による電圧ＶL が重畳した電圧ＶIN＋ＶL がダイオー
ドＤ0 および出力コンデンサＣ0 に印加される。ダイオ
ードＤ0 および出力コンデンサＣ0 は、その重畳電圧Ｖ
IN＋ＶL を整流および平滑化して負荷抵抗ＲL に印加す
る。したがって、負荷抵抗ＲL には直流入力電圧ＶINよ
りも高い直流電圧ＶOUT が印加される。
N がオンされている場合は、チョークコイルＬおよびＮ
ＰＮトランジスタＱN に電流が流れてチョークコイルＬ
に電磁エネルギーが蓄えられる。制御回路ＳによってＮ
ＰＮトランジスタＱN がオフされると、チョークコイル
Ｌに逆起電力が発生し、直流入力電圧ＶINにその逆起電
力による電圧ＶL が重畳した電圧ＶIN＋ＶL がダイオー
ドＤ0 および出力コンデンサＣ0 に印加される。ダイオ
ードＤ0 および出力コンデンサＣ0 は、その重畳電圧Ｖ
IN＋ＶL を整流および平滑化して負荷抵抗ＲL に印加す
る。したがって、負荷抵抗ＲL には直流入力電圧ＶINよ
りも高い直流電圧ＶOUT が印加される。
【０００４】図１９は従来の昇圧多出力型ＤＣ−ＤＣコ
ンバータＫの構成およびその使用状態を示す回路図であ
る。この昇圧多出力型ＤＣ−ＤＣコンバータＫは、図１
８で示した昇圧型ＤＣ−ＤＣコンバータＪの入力端子
に、Ｎ個の昇圧型ＤＣ−ＤＣコンバータＪ1 〜ＪN を並
列に接続したものである。ただし、昇圧型ＤＣ−ＤＣコ
ンバータＪ1 〜ＪN は、昇圧型ＤＣ−ＤＣコンバータＪ
の入力コンデンサＣINを共用している。
ンバータＫの構成およびその使用状態を示す回路図であ
る。この昇圧多出力型ＤＣ−ＤＣコンバータＫは、図１
８で示した昇圧型ＤＣ−ＤＣコンバータＪの入力端子
に、Ｎ個の昇圧型ＤＣ−ＤＣコンバータＪ1 〜ＪN を並
列に接続したものである。ただし、昇圧型ＤＣ−ＤＣコ
ンバータＪ1 〜ＪN は、昇圧型ＤＣ−ＤＣコンバータＪ
の入力コンデンサＣINを共用している。
【０００５】このような昇圧型多出力ＤＣ−ＤＣコンバ
ータＫによれば、１つの直流電源から複数の直流電圧Ｖ
OUT ，ＶOUT1〜ＶOUTNを供給することができるので、直
流電源の標準化および共通化を図ることができ、ひいて
はシステムの低コスト化および小型化を図ることができ
る。
ータＫによれば、１つの直流電源から複数の直流電圧Ｖ
OUT ，ＶOUT1〜ＶOUTNを供給することができるので、直
流電源の標準化および共通化を図ることができ、ひいて
はシステムの低コスト化および小型化を図ることができ
る。
【０００６】図２０は従来の他の昇圧多出力型ＤＣ−Ｄ
ＣコンバータＭの構成およびその使用状態を示す回路図
である。この昇圧多出力型ＤＣ−ＤＣコンバータＭにあ
っては、１入力多出力型のトランスＴＲが設けられてお
り、トランスＴＲの１次巻線ＬINはＮＰＮトランジスタ
ＱN を介して入力コンデンサＣINに接続され、トランス
ＴＲの各２次巻線Ｌ0 〜ＬN はそれぞれダイオードＤ0
〜ＤN および出力コンデンサＣ0 〜ＣN に接続されてい
る。負荷抵抗ＲL0〜ＲLNは、それぞれ出力コンデンサＣ
0 〜ＣN に接続される。制御回路Ｓは、フォトカプラＰ
Ｃを介して負荷抵抗ＲL0に印加された出力電圧ＶOUT0を
検出し、出力電圧ＶOUT0に応じてＮＰＮトランジスタＱ
N をスイッチングする。なお、出力電圧ＶOUT0〜ＶOUTN
は１次巻線ＬINと２次巻線Ｌ0 〜ＬN の巻線比で決ま
る。
ＣコンバータＭの構成およびその使用状態を示す回路図
である。この昇圧多出力型ＤＣ−ＤＣコンバータＭにあ
っては、１入力多出力型のトランスＴＲが設けられてお
り、トランスＴＲの１次巻線ＬINはＮＰＮトランジスタ
ＱN を介して入力コンデンサＣINに接続され、トランス
ＴＲの各２次巻線Ｌ0 〜ＬN はそれぞれダイオードＤ0
〜ＤN および出力コンデンサＣ0 〜ＣN に接続されてい
る。負荷抵抗ＲL0〜ＲLNは、それぞれ出力コンデンサＣ
0 〜ＣN に接続される。制御回路Ｓは、フォトカプラＰ
Ｃを介して負荷抵抗ＲL0に印加された出力電圧ＶOUT0を
検出し、出力電圧ＶOUT0に応じてＮＰＮトランジスタＱ
N をスイッチングする。なお、出力電圧ＶOUT0〜ＶOUTN
は１次巻線ＬINと２次巻線Ｌ0 〜ＬN の巻線比で決ま
る。
【０００７】このような昇圧多出力型ＤＣ−ＤＣコンバ
ータＭには、図１９に示した昇圧多出力型ＤＣ−ＤＣコ
ンバータＫに比べ、制御回路ＳおよびＮＰＮトランジス
タＱ N の共通化を図ることができるというメリットがあ
る。
ータＭには、図１９に示した昇圧多出力型ＤＣ−ＤＣコ
ンバータＫに比べ、制御回路ＳおよびＮＰＮトランジス
タＱ N の共通化を図ることができるというメリットがあ
る。
【０００８】図２１は従来の反転昇圧型ＤＣ−ＤＣコン
バータＸの構成およびその使用状態を示す回路図であ
る。この昇圧反転型ＤＣ−ＤＣコンバータＸは、直流入
力電圧ＶINが印加される入力コンデンサＣINと、入力コ
ンデンサＣINの端子間に接続されるＰＮＰトランジスタ
ＱP およびチョークコイルＬと、ＰＮＰトランジスタＱ
P のスイッチングを制御する制御回路Ｓと、チョークコ
イルＬの端子間に接続されるダイオードＤ0 および出力
コンデンサＣ0 との直列回路とを含み、負荷抵抗ＲL は
出力コンデンサＣ0 の端子間に接続される。制御回路Ｓ
は、負荷抵抗ＲLに印加される出力電圧ＶOUT に応じて
ＰＮＰトランジスタＱP をスイッチングする。
バータＸの構成およびその使用状態を示す回路図であ
る。この昇圧反転型ＤＣ−ＤＣコンバータＸは、直流入
力電圧ＶINが印加される入力コンデンサＣINと、入力コ
ンデンサＣINの端子間に接続されるＰＮＰトランジスタ
ＱP およびチョークコイルＬと、ＰＮＰトランジスタＱ
P のスイッチングを制御する制御回路Ｓと、チョークコ
イルＬの端子間に接続されるダイオードＤ0 および出力
コンデンサＣ0 との直列回路とを含み、負荷抵抗ＲL は
出力コンデンサＣ0 の端子間に接続される。制御回路Ｓ
は、負荷抵抗ＲLに印加される出力電圧ＶOUT に応じて
ＰＮＰトランジスタＱP をスイッチングする。
【０００９】制御回路ＳによってＰＮＰトランジスタＱ
P がオンされている場合は、ＰＮＰトランジスタＱP お
よびチョークコイルＬに電流が流れてチョークコイルＬ
に電磁エネルギーが蓄えられる。制御回路ＳによってＰ
ＮＰトランジスタＱP がオフされると、チョークコイル
Ｌに逆起電力が発生し、その逆起電力による電圧−Ｖ L
がダイオードＤ0 および出力コンデンサＣ0 に印加され
る。ダイオードＤ0 および出力コンデンサＣ0 はその電
圧−ＶL を整流および平滑化して負荷抵抗ＲLに印加す
る。したがって、負荷抵抗ＲL には直流入力電圧ＶINと
逆極性の直流電圧ＶOUT が印加される。
P がオンされている場合は、ＰＮＰトランジスタＱP お
よびチョークコイルＬに電流が流れてチョークコイルＬ
に電磁エネルギーが蓄えられる。制御回路ＳによってＰ
ＮＰトランジスタＱP がオフされると、チョークコイル
Ｌに逆起電力が発生し、その逆起電力による電圧−Ｖ L
がダイオードＤ0 および出力コンデンサＣ0 に印加され
る。ダイオードＤ0 および出力コンデンサＣ0 はその電
圧−ＶL を整流および平滑化して負荷抵抗ＲLに印加す
る。したがって、負荷抵抗ＲL には直流入力電圧ＶINと
逆極性の直流電圧ＶOUT が印加される。
【００１０】図２２は従来の反転昇圧多出力型ＤＣ−Ｄ
ＣコンバータＹの構成およびその使用状態を示す回路図
である。この反転昇圧多出力型ＤＣ−ＤＣコンバータＹ
は、図２１に示した反転昇圧型ＤＣ−ＤＣコンバータＸ
の入力端子に、さらにＮ個の反転昇圧型ＤＣ−ＤＣコン
バータＸ1 〜ＸN を並列に接続したものである。ただ
し、反転昇圧型ＤＣ−ＤＣコンバータＸ1 〜ＸN は、反
転昇圧型ＤＣ−ＤＣコンバータＸの入力コンデンサＣIN
を共用している。このような反転昇圧型ＤＣ−ＤＣコン
バータＹによれば、１つの直流電源から複数の直流電圧
ＶOUT ，ＶOUT1〜ＶOUTNを供給することができるので、
図１９で示した昇圧多出力型ＤＣ−ＤＣコンバータＫと
同様、直流電源の標準化および共通化を図ることがで
き、ひいてはシステムの低コスト化および小型化を図る
ことができる。
ＣコンバータＹの構成およびその使用状態を示す回路図
である。この反転昇圧多出力型ＤＣ−ＤＣコンバータＹ
は、図２１に示した反転昇圧型ＤＣ−ＤＣコンバータＸ
の入力端子に、さらにＮ個の反転昇圧型ＤＣ−ＤＣコン
バータＸ1 〜ＸN を並列に接続したものである。ただ
し、反転昇圧型ＤＣ−ＤＣコンバータＸ1 〜ＸN は、反
転昇圧型ＤＣ−ＤＣコンバータＸの入力コンデンサＣIN
を共用している。このような反転昇圧型ＤＣ−ＤＣコン
バータＹによれば、１つの直流電源から複数の直流電圧
ＶOUT ，ＶOUT1〜ＶOUTNを供給することができるので、
図１９で示した昇圧多出力型ＤＣ−ＤＣコンバータＫと
同様、直流電源の標準化および共通化を図ることがで
き、ひいてはシステムの低コスト化および小型化を図る
ことができる。
【００１１】図２３は従来の他の反転昇圧多出力型ＤＣ
−ＤＣコンバータＺの構成およびその使用状態を示す回
路図である。この反転昇圧多出力型ＤＣ−ＤＣコンバー
タＺは、図２０で示した昇圧多出力型ＤＣ−ＤＣコンバ
ータＭと同様の構成をしているが、１次電圧と２次電圧
の極性が反転するトランスＴＲを使用している点で、１
次電圧と２次電圧が同じ極性になるトランスＴＲを使用
している昇圧多出力型ＤＣ−ＤＣコンバータＭと異な
る。ＮＰＮトランジスタＱN のスイッチングによりトラ
ンスＴＲの１次巻線ＬINに交流電圧が発生すると、トラ
ンスＴＲの２次巻線Ｌ0 〜ＬN には１次巻線の交流電圧
を反転した交流電圧が発生する。２次巻線Ｌ0 〜ＬN に
発生した交流電圧はダイオードＤ0 〜ＤN および出力コ
ンデンサＣ 0 〜ＣN によって整流および平滑化されて負
荷抵抗ＲL 〜ＲLNに印加される。
−ＤＣコンバータＺの構成およびその使用状態を示す回
路図である。この反転昇圧多出力型ＤＣ−ＤＣコンバー
タＺは、図２０で示した昇圧多出力型ＤＣ−ＤＣコンバ
ータＭと同様の構成をしているが、１次電圧と２次電圧
の極性が反転するトランスＴＲを使用している点で、１
次電圧と２次電圧が同じ極性になるトランスＴＲを使用
している昇圧多出力型ＤＣ−ＤＣコンバータＭと異な
る。ＮＰＮトランジスタＱN のスイッチングによりトラ
ンスＴＲの１次巻線ＬINに交流電圧が発生すると、トラ
ンスＴＲの２次巻線Ｌ0 〜ＬN には１次巻線の交流電圧
を反転した交流電圧が発生する。２次巻線Ｌ0 〜ＬN に
発生した交流電圧はダイオードＤ0 〜ＤN および出力コ
ンデンサＣ 0 〜ＣN によって整流および平滑化されて負
荷抵抗ＲL 〜ＲLNに印加される。
【００１２】このような反転昇圧多出力型ＤＣ−ＤＣコ
ンバータＺによれば、図２２に示した反転昇圧多出力型
ＤＣ−ＤＣコンバータＹに比べ制御回路ＳおよびＮＰＮ
トランジスタＱN の共通化を図ることができるというメ
リットがある。
ンバータＺによれば、図２２に示した反転昇圧多出力型
ＤＣ−ＤＣコンバータＹに比べ制御回路ＳおよびＮＰＮ
トランジスタＱN の共通化を図ることができるというメ
リットがある。
【００１３】
【発明が解決しようとする課題】しかしながら、従来の
昇圧型ＤＣ−ＤＣコンバータＪ，Ｋ，Ｍ，Ｘ，Ｙ，Ｚに
あっては、昇圧比（出力電圧ＶOUT ／入力電圧ＶIN）や
出力電力を大きくすると、トランジスタＱP ，ＱN にお
ける電力損失が大きくなり、全体として電力効率ηが悪
くなるという問題があった。
昇圧型ＤＣ−ＤＣコンバータＪ，Ｋ，Ｍ，Ｘ，Ｙ，Ｚに
あっては、昇圧比（出力電圧ＶOUT ／入力電圧ＶIN）や
出力電力を大きくすると、トランジスタＱP ，ＱN にお
ける電力損失が大きくなり、全体として電力効率ηが悪
くなるという問題があった。
【００１４】また、昇圧比や出力電力を大きくすると、
チョークコイルＬに流れる電流が大きくなるので、直流
重畳特性が良く直流抵抗が小さなチョークコイルＬを使
用することが必要になり、チョークコイルＬの大型化お
よび高コスト化を招くという問題があった。
チョークコイルＬに流れる電流が大きくなるので、直流
重畳特性が良く直流抵抗が小さなチョークコイルＬを使
用することが必要になり、チョークコイルＬの大型化お
よび高コスト化を招くという問題があった。
【００１５】また、昇圧多出力型ＤＣ−ＤＣコンバータ
Ｋ，Ｙにあっては、各昇圧型ＤＣ−ＤＣコンバータＪ〜
ＪN ；Ｘ〜ＸN ごとにトランジスタＱN 〜ＱNN；ＱP 〜
ＱPN、制御回路Ｓ〜ＳN およびチョークコイルＬ〜ＬN
を設ける必要があるので、部品点数が増え、回路の面積
が大きくなり、コスト高になるという問題があった。
Ｋ，Ｙにあっては、各昇圧型ＤＣ−ＤＣコンバータＪ〜
ＪN ；Ｘ〜ＸN ごとにトランジスタＱN 〜ＱNN；ＱP 〜
ＱPN、制御回路Ｓ〜ＳN およびチョークコイルＬ〜ＬN
を設ける必要があるので、部品点数が増え、回路の面積
が大きくなり、コスト高になるという問題があった。
【００１６】また、昇圧多出力型ＤＣ−ＤＣコンバータ
Ｍ，Ｚにあっては、トランスＴＲを使用するために、回
路の厚みおよび面積が大きくなるという問題があった。
Ｍ，Ｚにあっては、トランスＴＲを使用するために、回
路の厚みおよび面積が大きくなるという問題があった。
【００１７】それゆえに、この発明の主たる目的は、薄
型で小面積で低コストでかつ電力効率が高い昇圧型ＤＣ
−ＤＣコンバータを提供することである。
型で小面積で低コストでかつ電力効率が高い昇圧型ＤＣ
−ＤＣコンバータを提供することである。
【００１８】
【課題を解決するための手段】この発明に係るＤＣ−Ｄ
Ｃコンバータは、直流入力電圧が印加されるスイッチン
グ素子およびチョークコイルの直列回路と、前記スイッ
チング素子のスイッチングに応じて前記チョークコイル
に発生する電圧および前記直流入力電圧の重畳電圧を整
流、平滑および昇圧して出力する昇圧回路とを含むＤＣ
−ＤＣコンバータであって、前記昇圧回路は、前記スイ
ッチング素子またはチョークコイルに並列に接続される
第１のダイオードおよび第１のコンデンサの直列回路
と、前記第１のコンデンサに並列に接続される第２のダ
イオード、第３のダイオードおよび第２のコンデンサの
直列回路と、前記第１および第２のダイオードの直列回
路と並列に接続される第３のコンデンサと、前記第２の
コンデンサに並列に接続される出力端子とを含むことを
特徴としている。
Ｃコンバータは、直流入力電圧が印加されるスイッチン
グ素子およびチョークコイルの直列回路と、前記スイッ
チング素子のスイッチングに応じて前記チョークコイル
に発生する電圧および前記直流入力電圧の重畳電圧を整
流、平滑および昇圧して出力する昇圧回路とを含むＤＣ
−ＤＣコンバータであって、前記昇圧回路は、前記スイ
ッチング素子またはチョークコイルに並列に接続される
第１のダイオードおよび第１のコンデンサの直列回路
と、前記第１のコンデンサに並列に接続される第２のダ
イオード、第３のダイオードおよび第２のコンデンサの
直列回路と、前記第１および第２のダイオードの直列回
路と並列に接続される第３のコンデンサと、前記第２の
コンデンサに並列に接続される出力端子とを含むことを
特徴としている。
【００１９】また、前記昇圧回路は、前記直流入力電圧
と同極性の直流電圧を出力することとしてもよい。
と同極性の直流電圧を出力することとしてもよい。
【００２０】また、前記昇圧回路は、前記直流入力電圧
と逆極性の直流電圧を出力することとしてもよい。
と逆極性の直流電圧を出力することとしてもよい。
【００２１】また、前記昇圧回路が複数並列に設けられ
ていてもよい。また、前記昇圧回路が複数直列に設けら
れていてもよい。
ていてもよい。また、前記昇圧回路が複数直列に設けら
れていてもよい。
【００２２】
【作用】この発明に係るＤＣ−ＤＣコンバータにあって
は、スイッチング素子がオフされるとチョークコイルＬ
に逆起電力が発生し、その逆起電力による電圧および直
流入力電圧の重畳電圧により第１のダイオードを介して
第１のコンデンサが充電される。次いでスイッチング素
子がオンされると、第１のコンデンサ、第２のダイオー
ドおよび第３のコンデンサに電流が流れて第３のコンデ
ンサが充電される。次いでスイッチング素子がオフされ
ると、第１および第２のコンデンサの端子間電圧が第１
のダイオードを介して重畳し、その重畳電圧により第３
のダイオードを介して第２のコンデンサが充電される。
そして、第２のコンデンサの端子間電圧がＤＣ−ＤＣコ
ンバータの出力電圧となる。
は、スイッチング素子がオフされるとチョークコイルＬ
に逆起電力が発生し、その逆起電力による電圧および直
流入力電圧の重畳電圧により第１のダイオードを介して
第１のコンデンサが充電される。次いでスイッチング素
子がオンされると、第１のコンデンサ、第２のダイオー
ドおよび第３のコンデンサに電流が流れて第３のコンデ
ンサが充電される。次いでスイッチング素子がオフされ
ると、第１および第２のコンデンサの端子間電圧が第１
のダイオードを介して重畳し、その重畳電圧により第３
のダイオードを介して第２のコンデンサが充電される。
そして、第２のコンデンサの端子間電圧がＤＣ−ＤＣコ
ンバータの出力電圧となる。
【００２３】したがって、第１のコンデンサの端子間電
圧を出力電圧としていた従来に比べ、第３のコンデンサ
の端子間電圧だけ高い電圧を出力することができ、スイ
ッチング素子やチョークコイルにかかる負担を従来より
小さくすることができる。よって、スイッチング素子お
よびチョークコイルの小型化および低コスト化を図ると
ともに、電力効率の改善を図ることができる。
圧を出力電圧としていた従来に比べ、第３のコンデンサ
の端子間電圧だけ高い電圧を出力することができ、スイ
ッチング素子やチョークコイルにかかる負担を従来より
小さくすることができる。よって、スイッチング素子お
よびチョークコイルの小型化および低コスト化を図ると
ともに、電力効率の改善を図ることができる。
【００２４】また、多出力化する場合でも、ダイオード
およびコンデンサからなる昇圧回路を複数設ければよ
く、従来のように多出力型のトランスを使用したり出力
ごとにチョークコイル等を設ける必要がないので、回路
の薄型化、小面積化および低コスト化を図ることができ
る。
およびコンデンサからなる昇圧回路を複数設ければよ
く、従来のように多出力型のトランスを使用したり出力
ごとにチョークコイル等を設ける必要がないので、回路
の薄型化、小面積化および低コスト化を図ることができ
る。
【００２５】
【実施例】図１はこの発明の一実施例による昇圧型ＤＣ
−ＤＣコンバータＡの構成およびその使用状態を示す回
路図である。この昇圧型ＤＣ−ＤＣコンバータＡにあっ
ては、一方入力端子ＴIN1 にチョークコイルＬが接続さ
れており、チョークコイルＬはノードＮ1 を介してＮＰ
ＮトランジスタＱN のコレクタに接続され、ＮＰＮトラ
ンジスタＱN のエミッタは他方入力端子ＴIN2 に接続さ
れている。また、入力端子ＴIN1 ，ＴIN2 間に入力コン
デンサＣINが接続されている。
−ＤＣコンバータＡの構成およびその使用状態を示す回
路図である。この昇圧型ＤＣ−ＤＣコンバータＡにあっ
ては、一方入力端子ＴIN1 にチョークコイルＬが接続さ
れており、チョークコイルＬはノードＮ1 を介してＮＰ
ＮトランジスタＱN のコレクタに接続され、ＮＰＮトラ
ンジスタＱN のエミッタは他方入力端子ＴIN2 に接続さ
れている。また、入力端子ＴIN1 ，ＴIN2 間に入力コン
デンサＣINが接続されている。
【００２６】ＮＰＮトランジスタＱN のコレクタ−エミ
ッタ間には昇圧比が２倍の昇圧回路Ｕが接続されてい
る。昇圧回路Ｕは、３つのダイオードＤ1 ，Ｄ2 ，Ｄ3
と３つのコンデンサＣ1 ，Ｃ2 ，Ｃ3 を含む。詳しく説
明すると、ノードＮ1 にはダイオードＤ1 のアノードが
接続されており、ダイオードＤ1 のカソードはノードＮ
2 およびコンデンサＣ1 を介して他方入力端子ＴIN2 に
接続されている。ノードＮ2 にはダイオードＤ2 のアノ
ードが接続されており、ダイオードＤ2 のカソードはノ
ードＮ3 およびコンデンサＣ3 を介してノードＮ1 に接
続されている。ノードＮ3 にはダイオードＤ3 のアノー
ドが接続されており、ダイオードＤ3 のカソードはノー
ドＮ4 およびコンデンサＣ2 を介して他方入力端子Ｔ
IN2 に接続されている。コンデンサＣ2 の両端子には出
力端子ＴOUT1，ＴOUT2が接続されている。制御回路Ｓ
は、誤差増幅器Ｅ／ＡによってノードＮ4 の電圧ＶN4す
なわち出力電圧ＶOUT と基準電圧ＶREF の差を検出し、
その大きさに応じて駆動電流を制御し、ＮＰＮトランジ
スタＱN のオン時間とオフ時間の比を変化させることに
よって出力電圧ＶOUT を安定化させる。入力端子
ＴIN1 ，ＴIN2 には直流電圧ＶINが印加され、出力端子
ＴOUT1，ＴOUT2には負荷抵抗ＲL が接続される。
ッタ間には昇圧比が２倍の昇圧回路Ｕが接続されてい
る。昇圧回路Ｕは、３つのダイオードＤ1 ，Ｄ2 ，Ｄ3
と３つのコンデンサＣ1 ，Ｃ2 ，Ｃ3 を含む。詳しく説
明すると、ノードＮ1 にはダイオードＤ1 のアノードが
接続されており、ダイオードＤ1 のカソードはノードＮ
2 およびコンデンサＣ1 を介して他方入力端子ＴIN2 に
接続されている。ノードＮ2 にはダイオードＤ2 のアノ
ードが接続されており、ダイオードＤ2 のカソードはノ
ードＮ3 およびコンデンサＣ3 を介してノードＮ1 に接
続されている。ノードＮ3 にはダイオードＤ3 のアノー
ドが接続されており、ダイオードＤ3 のカソードはノー
ドＮ4 およびコンデンサＣ2 を介して他方入力端子Ｔ
IN2 に接続されている。コンデンサＣ2 の両端子には出
力端子ＴOUT1，ＴOUT2が接続されている。制御回路Ｓ
は、誤差増幅器Ｅ／ＡによってノードＮ4 の電圧ＶN4す
なわち出力電圧ＶOUT と基準電圧ＶREF の差を検出し、
その大きさに応じて駆動電流を制御し、ＮＰＮトランジ
スタＱN のオン時間とオフ時間の比を変化させることに
よって出力電圧ＶOUT を安定化させる。入力端子
ＴIN1 ，ＴIN2 には直流電圧ＶINが印加され、出力端子
ＴOUT1，ＴOUT2には負荷抵抗ＲL が接続される。
【００２７】図２は昇圧型ＤＣ−ＤＣコンバータＡの動
作を示すタイムチャートであって、特に、図２（ａ）は
ノードＮ2 の電圧ＶN2とノードＮN4の電圧ＶN4を示し、
図２（ｂ）はノードＮ1 の電圧ＶN1とノードＮN3の電圧
ＶN3を示している。制御回路ＳによってＮＰＮトランジ
スタＱN がオンされている場合は、チョークコイルＬお
よびＮＰＮトランジスタＱN に電流が流れてチョークコ
イルＬに電磁エネルギーが蓄えられる。このときノード
Ｎ1 の電圧ＶN1は約０Ｖになっている。次いで制御回路
ＳによってＮＰＮトランジスタＱN がオフされると、チ
ョークコイルＬに逆起電力が発生し、ノードＮ1 の電圧
ＶN1は直流入力電圧ＶINにチョークコイルＬの逆起電力
による電圧ＶL を重畳した電圧Ｖ1 ＝ＶIN＋ＶL にな
る。したがって、ノードＮ1 の電圧ＶN1をダイオードＤ
1 およびコンデンサＣ1 によって整流および平滑した電
圧であるノードＮ2 の電圧ＶN2はＶ1 一定となる。
作を示すタイムチャートであって、特に、図２（ａ）は
ノードＮ2 の電圧ＶN2とノードＮN4の電圧ＶN4を示し、
図２（ｂ）はノードＮ1 の電圧ＶN1とノードＮN3の電圧
ＶN3を示している。制御回路ＳによってＮＰＮトランジ
スタＱN がオンされている場合は、チョークコイルＬお
よびＮＰＮトランジスタＱN に電流が流れてチョークコ
イルＬに電磁エネルギーが蓄えられる。このときノード
Ｎ1 の電圧ＶN1は約０Ｖになっている。次いで制御回路
ＳによってＮＰＮトランジスタＱN がオフされると、チ
ョークコイルＬに逆起電力が発生し、ノードＮ1 の電圧
ＶN1は直流入力電圧ＶINにチョークコイルＬの逆起電力
による電圧ＶL を重畳した電圧Ｖ1 ＝ＶIN＋ＶL にな
る。したがって、ノードＮ1 の電圧ＶN1をダイオードＤ
1 およびコンデンサＣ1 によって整流および平滑した電
圧であるノードＮ2 の電圧ＶN2はＶ1 一定となる。
【００２８】次いでＮＰＮトランジスタＱN がオンされ
ると、コンデンサＣ1 に蓄えられた電荷がダイオードＤ
2 、コンデンサＣ3 、ＮＰＮトランジスタＱN 、コンデ
ンサＣ1 の経路で流れ、コンデンサＣ3 が充電される。
コンデンサＣ3 の端子間電圧はコンデンサＣ1 の端子間
電圧Ｖ1 にほぼ等しくなる。次いで、ＮＰＮトランジス
タＱN がオフされると、２つのコンデンサＣ1 ，Ｃ3 の
各端子間電圧Ｖ1 がダイオードＤ1 を介して重畳し、ノ
ードＮ3 に印加される。したがって、ノードＮ 3 の電圧
ＶN3をダイオードＤ3 およびコンデンサＣ2 によって整
流および平滑した電圧であるノードＮ4 の電圧ＶN4は２
Ｖ1 一定となる。
ると、コンデンサＣ1 に蓄えられた電荷がダイオードＤ
2 、コンデンサＣ3 、ＮＰＮトランジスタＱN 、コンデ
ンサＣ1 の経路で流れ、コンデンサＣ3 が充電される。
コンデンサＣ3 の端子間電圧はコンデンサＣ1 の端子間
電圧Ｖ1 にほぼ等しくなる。次いで、ＮＰＮトランジス
タＱN がオフされると、２つのコンデンサＣ1 ，Ｃ3 の
各端子間電圧Ｖ1 がダイオードＤ1 を介して重畳し、ノ
ードＮ3 に印加される。したがって、ノードＮ 3 の電圧
ＶN3をダイオードＤ3 およびコンデンサＣ2 によって整
流および平滑した電圧であるノードＮ4 の電圧ＶN4は２
Ｖ1 一定となる。
【００２９】図３は本実施例の昇圧型ＤＣ−ＤＣコンバ
ータＡと図１８に示した従来の昇圧型ＤＣ−ＤＣコンバ
ータＪの電力効率ηを比較した図である。ただし、図４
に示すφ１０．０のチョークコイルＬを使用し、直流入
力電圧ＶIN＝５Ｖ一定、出力電圧ＶOUT ＝４０Ｖ一定、
出力電流Ｉ0 ＝５ｍＡ〜８０ｍＡの条件下で比較した。
○印は本実施例の昇圧型ＤＣ−ＤＣコンバータＡの電力
効率ηを示し、□印は従来の昇圧型ＤＣ−ＤＣコンバー
タＪの電力効率ηを示している。図からわかるように、
本実施例の昇圧型ＤＣ−ＤＣコンバータＡの電力効率η
は従来の昇圧型ＤＣ−ＤＣコンバータＪの電力効率ηよ
り明らかに高く、たとえば出力電流Ｉ0＝８０ｍＡの条
件下では従来の昇圧型ＤＣ−ＤＣコンバータＪの電力効
率が約７０％程度であるのに対し、本実施例の昇圧型Ｄ
Ｃ−ＤＣコンバータＡの電力効率ηは約８０％であっ
た。
ータＡと図１８に示した従来の昇圧型ＤＣ−ＤＣコンバ
ータＪの電力効率ηを比較した図である。ただし、図４
に示すφ１０．０のチョークコイルＬを使用し、直流入
力電圧ＶIN＝５Ｖ一定、出力電圧ＶOUT ＝４０Ｖ一定、
出力電流Ｉ0 ＝５ｍＡ〜８０ｍＡの条件下で比較した。
○印は本実施例の昇圧型ＤＣ−ＤＣコンバータＡの電力
効率ηを示し、□印は従来の昇圧型ＤＣ−ＤＣコンバー
タＪの電力効率ηを示している。図からわかるように、
本実施例の昇圧型ＤＣ−ＤＣコンバータＡの電力効率η
は従来の昇圧型ＤＣ−ＤＣコンバータＪの電力効率ηよ
り明らかに高く、たとえば出力電流Ｉ0＝８０ｍＡの条
件下では従来の昇圧型ＤＣ−ＤＣコンバータＪの電力効
率が約７０％程度であるのに対し、本実施例の昇圧型Ｄ
Ｃ−ＤＣコンバータＡの電力効率ηは約８０％であっ
た。
【００３０】また、チョークコイルＬの小型化および低
コスト化がどの程度可能か確認するために、図５に示す
ように、図４で示したチョークコイルＬに比べて小型で
（コイル径φ５．８ｍｍ）、直流重畳特性がやや劣り、
直流抵抗のやや大きなチョークコイルＬを本実施例の昇
圧型ＤＣ−ＤＣコンバータＡに使用した場合の電力効率
ηを測定した。結果を●印で示す。この結果、チョーク
コイルＬのコイル径を６割程度にした場合でも、電力効
率ηは従来より５〜６％上回ることがわかった。
コスト化がどの程度可能か確認するために、図５に示す
ように、図４で示したチョークコイルＬに比べて小型で
（コイル径φ５．８ｍｍ）、直流重畳特性がやや劣り、
直流抵抗のやや大きなチョークコイルＬを本実施例の昇
圧型ＤＣ−ＤＣコンバータＡに使用した場合の電力効率
ηを測定した。結果を●印で示す。この結果、チョーク
コイルＬのコイル径を６割程度にした場合でも、電力効
率ηは従来より５〜６％上回ることがわかった。
【００３１】このように電力効率ηが改善される原因に
ついては、次のように説明される。電力効率ηとは出力
電力を入力電力で割った値であり、内部における電力損
失Ｐが大きいほど小さくなる値であるが、この電力損失
Ｐの大部分はＮＰＮトランジスタＱN のスイッチング時
にＮＰＮトランジスタＱN で生じている。
ついては、次のように説明される。電力効率ηとは出力
電力を入力電力で割った値であり、内部における電力損
失Ｐが大きいほど小さくなる値であるが、この電力損失
Ｐの大部分はＮＰＮトランジスタＱN のスイッチング時
にＮＰＮトランジスタＱN で生じている。
【００３２】図６はＮＰＮトランジスタＱN のスイッチ
ング時におけるコレクタ−エミッタ間電圧ＶCE、コレク
タ電流ＩC および電力損失Ｐを示すタイムチャートであ
る。図において、ｔR はトランジスタＱN がオフ状態か
らオン状態へ移行する時間を示し、ｔONはトランジスタ
ＱN のオン時間を示し、ｔF はトランジスタＱN がオン
状態からオフ状態へ移行する時間を示し、Ｔ＝ｔR ＋ｔ
ON＋ｔF はトランジスタＱN のスイッチング周期を示し
ている。コレクタ−エミッタ間電圧ＶCEは、トランジス
タＱN がオフ状態にあるときはＶCE1 一定であり、制御
回路Ｓからのオン信号に応答して減少し、遷移時間ｔR
後にＶCES （＜ＶCE1 ）一定となる。また、制御回路Ｓ
からのオフ信号に応答して上昇し、オーバシュートして
遷移時間ｔF 後にＶCE2 （＞ＶCE1 ）となり、所定時間
経過後にＶCE1 一定となる。コレクタ電流ＩC は、トラ
ンジスタＱN がオフ状態にあるときは０であり、制御回
路Ｓからのオン信号に応答して上昇し、遷移時間ｔR 後
にＩC1となる。また、コレクタ電流ＩC は、トランジス
タＱP のオン時間ｔON中に徐々に上昇してＩC2（＞
ＩC1）となり、制御回路Ｓからのオフ信号に応答して減
少し、遷移時間ｔF 後に０になる。
ング時におけるコレクタ−エミッタ間電圧ＶCE、コレク
タ電流ＩC および電力損失Ｐを示すタイムチャートであ
る。図において、ｔR はトランジスタＱN がオフ状態か
らオン状態へ移行する時間を示し、ｔONはトランジスタ
ＱN のオン時間を示し、ｔF はトランジスタＱN がオン
状態からオフ状態へ移行する時間を示し、Ｔ＝ｔR ＋ｔ
ON＋ｔF はトランジスタＱN のスイッチング周期を示し
ている。コレクタ−エミッタ間電圧ＶCEは、トランジス
タＱN がオフ状態にあるときはＶCE1 一定であり、制御
回路Ｓからのオン信号に応答して減少し、遷移時間ｔR
後にＶCES （＜ＶCE1 ）一定となる。また、制御回路Ｓ
からのオフ信号に応答して上昇し、オーバシュートして
遷移時間ｔF 後にＶCE2 （＞ＶCE1 ）となり、所定時間
経過後にＶCE1 一定となる。コレクタ電流ＩC は、トラ
ンジスタＱN がオフ状態にあるときは０であり、制御回
路Ｓからのオン信号に応答して上昇し、遷移時間ｔR 後
にＩC1となる。また、コレクタ電流ＩC は、トランジス
タＱP のオン時間ｔON中に徐々に上昇してＩC2（＞
ＩC1）となり、制御回路Ｓからのオフ信号に応答して減
少し、遷移時間ｔF 後に０になる。
【００３３】電力損失Ｐはコレクタ−エミッタ間電圧Ｖ
CEとコレクタ電流ＩC の積で表わされる。遷移時間ｔR
中の電力損失Ｐ1 は次式（１）で表わされ、オン時間ｔ
ON中の電力損失Ｐ2 は次式（２）で表わされ、遷移時間
ｔF 中の電力損失Ｐ3 は次式（３）で表わされる。
CEとコレクタ電流ＩC の積で表わされる。遷移時間ｔR
中の電力損失Ｐ1 は次式（１）で表わされ、オン時間ｔ
ON中の電力損失Ｐ2 は次式（２）で表わされ、遷移時間
ｔF 中の電力損失Ｐ3 は次式（３）で表わされる。
【００３４】
【数１】
【００３５】電力損失Ｐ1 ，Ｐ2 ，Ｐ3 の総和Ｐ1 ＋Ｐ
2 ＋Ｐ3 が電力損失Ｐとなる。また、一般にＰ1 ，Ｐ3
＞Ｐ2 の関係がある。以上のことからコレクタ−エミッ
タ間電圧ＶCE1 ，ＶCE2 およびコレクタ電流ＩC が大き
いほど電力損失Ｐが大きいことがわかる。
2 ＋Ｐ3 が電力損失Ｐとなる。また、一般にＰ1 ，Ｐ3
＞Ｐ2 の関係がある。以上のことからコレクタ−エミッ
タ間電圧ＶCE1 ，ＶCE2 およびコレクタ電流ＩC が大き
いほど電力損失Ｐが大きいことがわかる。
【００３６】図７（ａ）は本実施例の昇圧型ＤＣ−ＤＣ
コンバータＡのトランジスタＱN のコレクタ−エミッタ
間電圧ＶCEおよびコレクタ電流ＩC を示す波形図、図７
（ｂ）は図１８に示した従来の昇圧型ＤＣ−ＤＣコンバ
ータＪにおけるトランジスタＱN のコレクタ−エミッタ
間電圧ＶCEおよびコレクタ電流ＩC を示す波形図であ
る。但し、入出力電圧ＶIN，ＶOUT を同じ値にして検出
した。この図からわかるように、本実施例の昇圧型ＤＣ
−ＤＣコンバータＡのトランジスタＱN のコレクタ−エ
ミッタ間電圧ＶCE＝Ｖ1 は、従来の昇圧型ＤＣ−ＤＣコ
ンバータＪのトランジスタＱN のコレクタ−エミッタ間
電圧ＶCE＝２Ｖ1 の１／２になっている。したがって、
式（１），（３）のＶCE1 ，ＶCE2 が従来の１／２とな
り、電力損失Ｐ1 ，Ｐ3 が大幅に小さくなる。よって、
電力効率ηが改善される。
コンバータＡのトランジスタＱN のコレクタ−エミッタ
間電圧ＶCEおよびコレクタ電流ＩC を示す波形図、図７
（ｂ）は図１８に示した従来の昇圧型ＤＣ−ＤＣコンバ
ータＪにおけるトランジスタＱN のコレクタ−エミッタ
間電圧ＶCEおよびコレクタ電流ＩC を示す波形図であ
る。但し、入出力電圧ＶIN，ＶOUT を同じ値にして検出
した。この図からわかるように、本実施例の昇圧型ＤＣ
−ＤＣコンバータＡのトランジスタＱN のコレクタ−エ
ミッタ間電圧ＶCE＝Ｖ1 は、従来の昇圧型ＤＣ−ＤＣコ
ンバータＪのトランジスタＱN のコレクタ−エミッタ間
電圧ＶCE＝２Ｖ1 の１／２になっている。したがって、
式（１），（３）のＶCE1 ，ＶCE2 が従来の１／２とな
り、電力損失Ｐ1 ，Ｐ3 が大幅に小さくなる。よって、
電力効率ηが改善される。
【００３７】また、チョークコイルＬの小型化が可能と
なった原因については、次のように説明される。このよ
うな昇圧型ＤＣ−ＤＣコンバータＡにおいては、一般に
直流入力電圧ＶINとチョークコイルＬの出力電圧ＶN2＝
ＶIN＋ＶL との関係は次式で表わされることが知られて
いる。
なった原因については、次のように説明される。このよ
うな昇圧型ＤＣ−ＤＣコンバータＡにおいては、一般に
直流入力電圧ＶINとチョークコイルＬの出力電圧ＶN2＝
ＶIN＋ＶL との関係は次式で表わされることが知られて
いる。
【００３８】
【数２】
【００３９】また、チョークコイルＬに流れる電流ＩL
については次式で表わされる。
については次式で表わされる。
【００４０】
【数３】
【００４１】一方、上述の条件（直流入力電圧ＶN1＝５
Ｖ一定，出力電圧ＶOUT ＝４０Ｖ一定）では、本実施例
の昇圧型ＤＣ−ＤＣコンバータＡにおけるチョークコイ
ルＬおよびトランジスタＱN による昇圧比ＶN2／ＶINが
２０Ｖ／５Ｖ＝４であるのに対し、従来の昇圧型ＤＣ−
ＤＣコンバータＪにおけるチョークコイルＬおよびトラ
ンジスタＱN による昇圧比ＶN2／ＶINは２０Ｖ／５Ｖ＝
８になっている。
Ｖ一定，出力電圧ＶOUT ＝４０Ｖ一定）では、本実施例
の昇圧型ＤＣ−ＤＣコンバータＡにおけるチョークコイ
ルＬおよびトランジスタＱN による昇圧比ＶN2／ＶINが
２０Ｖ／５Ｖ＝４であるのに対し、従来の昇圧型ＤＣ−
ＤＣコンバータＪにおけるチョークコイルＬおよびトラ
ンジスタＱN による昇圧比ＶN2／ＶINは２０Ｖ／５Ｖ＝
８になっている。
【００４２】式（４）より昇圧比ＶN2／ＶINが８から４
に変わると、デューティー比Ｄが０．８７５から０．７
５に変わり、トランジスタＱN のオン時間ｔONが６／７
になることがわかる。また、式（５）よりオン時間ｔON
が６／７になるとチョークコイルＬに流れる電流ＩL も
６／７になることがわかる。
に変わると、デューティー比Ｄが０．８７５から０．７
５に変わり、トランジスタＱN のオン時間ｔONが６／７
になることがわかる。また、式（５）よりオン時間ｔON
が６／７になるとチョークコイルＬに流れる電流ＩL も
６／７になることがわかる。
【００４３】したがって、本実施例の昇圧型ＤＣ−ＤＣ
コンバータＡでは、従来の昇圧型ＤＣ−ＤＣコンバータ
Ｊに比べ、直流重畳特性が劣り、巻線が細く、直流抵抗
が大きな小型のチョークコイルＬを用いることができ
る。
コンバータＡでは、従来の昇圧型ＤＣ−ＤＣコンバータ
Ｊに比べ、直流重畳特性が劣り、巻線が細く、直流抵抗
が大きな小型のチョークコイルＬを用いることができ
る。
【００４４】図８はこの発明の他の実施例による昇圧型
ＤＣ−ＤＣコンバータＢの構成およびその使用状態を示
す回路図である。この昇圧型ＤＣ−ＤＣコンバータＢ
は、図１に示した昇圧型ＤＣ−ＤＣコンバータＡにダイ
オードＤ4 ，Ｄ5 およびコンデンサＣ4 ，Ｃ5 を付加し
たものである。すなわち、ノードＮ4 にダイオードＤ4
のアノードを接続し、ダイオードＤ4 のカソードをノー
ドＮ5 およびコンデンサＣ5 を介してノードＮ3 に接続
している。また、ノードＮ5 にダイオードＤ5 のアノー
ドを接続し、ダイオードＤ5 のカソードをノードＮ6 お
よびコンデンサＣ 4 を介して他方入力端子ＴIN2 に接続
し、コンデンサＣ4 の両端子に出力端子Ｔ OUT1，ＴOUT2
を接続している。ダイオードＤ1 〜Ｄ5 およびコンデン
サＣ1 〜Ｃ 5 は昇圧比が３倍の昇圧回路Ｕを構成してい
る。制御回路Ｓは、オペアンプＯＰによってノードＮ6
の電圧ＶN6と基準電圧ＶRFとの差を検出し、その検出結
果に応じてトランジスタＱP のオン時間ｔONの比を制御
する。
ＤＣ−ＤＣコンバータＢの構成およびその使用状態を示
す回路図である。この昇圧型ＤＣ−ＤＣコンバータＢ
は、図１に示した昇圧型ＤＣ−ＤＣコンバータＡにダイ
オードＤ4 ，Ｄ5 およびコンデンサＣ4 ，Ｃ5 を付加し
たものである。すなわち、ノードＮ4 にダイオードＤ4
のアノードを接続し、ダイオードＤ4 のカソードをノー
ドＮ5 およびコンデンサＣ5 を介してノードＮ3 に接続
している。また、ノードＮ5 にダイオードＤ5 のアノー
ドを接続し、ダイオードＤ5 のカソードをノードＮ6 お
よびコンデンサＣ 4 を介して他方入力端子ＴIN2 に接続
し、コンデンサＣ4 の両端子に出力端子Ｔ OUT1，ＴOUT2
を接続している。ダイオードＤ1 〜Ｄ5 およびコンデン
サＣ1 〜Ｃ 5 は昇圧比が３倍の昇圧回路Ｕを構成してい
る。制御回路Ｓは、オペアンプＯＰによってノードＮ6
の電圧ＶN6と基準電圧ＶRFとの差を検出し、その検出結
果に応じてトランジスタＱP のオン時間ｔONの比を制御
する。
【００４５】この昇圧型ＤＣ−ＤＣコンバータＢにあっ
ては、昇圧型ＤＣ−ＤＣコンバータＡと同様、ノードＮ
2 の電圧ＶN2は直流入力電圧ＶINにチョークコイルＬに
発生する電圧ＶL を重畳した電圧Ｖ1 ＝ＶIN＋ＶL とな
り、ノードＮ4 の電圧ＶN4は２Ｖ1 となり、コンデンサ
Ｃ3 の端子間電圧はＶ1 となる。トランジスタＱN がオ
ンされたとき、ノードＮ4 の電圧ＶN4によりコンデンサ
Ｃ3 ，Ｃ5 が充電され、コンデンサＣ5 の端子間電圧は
Ｖ1 となる。トランジスタＱN がオフしたときコンデン
サＣ1 ，Ｃ3 ，Ｃ5 の端子間電圧の総和３Ｖ1 がダイオ
ードＤ5 およびコンデンサＣ4 に印加される。したがっ
て、出力電圧ＶOUT は３Ｖ1 一定となる。
ては、昇圧型ＤＣ−ＤＣコンバータＡと同様、ノードＮ
2 の電圧ＶN2は直流入力電圧ＶINにチョークコイルＬに
発生する電圧ＶL を重畳した電圧Ｖ1 ＝ＶIN＋ＶL とな
り、ノードＮ4 の電圧ＶN4は２Ｖ1 となり、コンデンサ
Ｃ3 の端子間電圧はＶ1 となる。トランジスタＱN がオ
ンされたとき、ノードＮ4 の電圧ＶN4によりコンデンサ
Ｃ3 ，Ｃ5 が充電され、コンデンサＣ5 の端子間電圧は
Ｖ1 となる。トランジスタＱN がオフしたときコンデン
サＣ1 ，Ｃ3 ，Ｃ5 の端子間電圧の総和３Ｖ1 がダイオ
ードＤ5 およびコンデンサＣ4 に印加される。したがっ
て、出力電圧ＶOUT は３Ｖ1 一定となる。
【００４６】この実施例においては、直流入力電圧ＶIN
とチョークコイルＬに発生する電圧ＶL の重畳電圧Ｖ1
＝ＶIN＋ＶL を昇圧回路Ｕで３倍に昇圧するので、チョ
ークコイルＬおよびトランジスタＱN にかかる負担を一
層小さくすることができる。
とチョークコイルＬに発生する電圧ＶL の重畳電圧Ｖ1
＝ＶIN＋ＶL を昇圧回路Ｕで３倍に昇圧するので、チョ
ークコイルＬおよびトランジスタＱN にかかる負担を一
層小さくすることができる。
【００４７】図９は、この発明のさらに他の実施例によ
る昇圧多出力型ＤＣ−ＤＣコンバータＣの構成およびそ
の使用状態を示す回路図である。この昇圧多出力型ＤＣ
−ＤＣコンバータＣは、従来の昇圧型ＤＣ−ＤＣコンバ
ータＪのＮＰＮトランジスタＱN のコレクタ−エミッタ
間にＮ個の昇圧回路Ｕ1 〜ＵN を並列に接続したもので
ある。昇圧回路Ｕi （ただし、ｉ＝１〜Ｎの整数であ
る。）は、図１に示した昇圧型ＤＣ−ＤＣコンバータＡ
の昇圧回路Ｕと同様、３つのダイオードＤi1，Ｄ i2，Ｄ
i3と３つのコンデンサＣi1，Ｃi2，Ｃi3を含む。
る昇圧多出力型ＤＣ−ＤＣコンバータＣの構成およびそ
の使用状態を示す回路図である。この昇圧多出力型ＤＣ
−ＤＣコンバータＣは、従来の昇圧型ＤＣ−ＤＣコンバ
ータＪのＮＰＮトランジスタＱN のコレクタ−エミッタ
間にＮ個の昇圧回路Ｕ1 〜ＵN を並列に接続したもので
ある。昇圧回路Ｕi （ただし、ｉ＝１〜Ｎの整数であ
る。）は、図１に示した昇圧型ＤＣ−ＤＣコンバータＡ
の昇圧回路Ｕと同様、３つのダイオードＤi1，Ｄ i2，Ｄ
i3と３つのコンデンサＣi1，Ｃi2，Ｃi3を含む。
【００４８】この実施例においては、図１９で示した昇
圧多出力型ＤＣ−ＤＣコンバータＫのように出力ごとに
トランジスタＱN 、チョークコイルＬおよび制御回路Ｓ
を設ける必要がないので、回路の薄型化、小面積化およ
び低コスト化を図ることができる。
圧多出力型ＤＣ−ＤＣコンバータＫのように出力ごとに
トランジスタＱN 、チョークコイルＬおよび制御回路Ｓ
を設ける必要がないので、回路の薄型化、小面積化およ
び低コスト化を図ることができる。
【００４９】図１０はこの発明のさらに他の実施例によ
る昇圧多出力型ＤＣ−ＤＣコンバータＤの構成およびそ
の使用状態を示す回路図である。この昇圧多出力型ＤＣ
−ＤＣコンバータＤは、図１８で示した従来の昇圧型Ｄ
Ｃ−ＤＣコンバータＪのトランジスタＱN のコレクタ−
エミッタ間に、Ｎ個の昇圧回路Ｕ1 〜ＵN が直列に接続
された昇圧回路Ｕを接続したものである。ただし、昇圧
回路Ｕi と昇圧回路Ｕ i+1 の間でダイオードＤi3および
コンデンサＣi2が共用されている。トランジスタＱN が
オンしたときコンデンサＣi3が充電され、各コンデンサ
Ｃi3の端子間電圧はＶ1 となる。トランジスタＱN がオ
フしたときＮ＋１個のコンデンサＣ11，Ｃ13〜ＣN3の端
子間電圧の総和（Ｎ＋１）Ｖ1 がダイオードＤN3および
コンデンサＣN2に印加される。したがって、出力電圧Ｖ
OUT1は（Ｎ＋１）Ｖ1 となる。
る昇圧多出力型ＤＣ−ＤＣコンバータＤの構成およびそ
の使用状態を示す回路図である。この昇圧多出力型ＤＣ
−ＤＣコンバータＤは、図１８で示した従来の昇圧型Ｄ
Ｃ−ＤＣコンバータＪのトランジスタＱN のコレクタ−
エミッタ間に、Ｎ個の昇圧回路Ｕ1 〜ＵN が直列に接続
された昇圧回路Ｕを接続したものである。ただし、昇圧
回路Ｕi と昇圧回路Ｕ i+1 の間でダイオードＤi3および
コンデンサＣi2が共用されている。トランジスタＱN が
オンしたときコンデンサＣi3が充電され、各コンデンサ
Ｃi3の端子間電圧はＶ1 となる。トランジスタＱN がオ
フしたときＮ＋１個のコンデンサＣ11，Ｃ13〜ＣN3の端
子間電圧の総和（Ｎ＋１）Ｖ1 がダイオードＤN3および
コンデンサＣN2に印加される。したがって、出力電圧Ｖ
OUT1は（Ｎ＋１）Ｖ1 となる。
【００５０】図１１はこの発明のさらに他の実施例によ
る昇圧反転型ＤＣ−ＤＣコンバータＥの構成およびその
使用状態を示す回路図である。この昇圧反転型ＤＣ−Ｄ
ＣコンバータＥにあっては、一方入力端子ＴIN1 にＰＮ
ＰトランジスタＱP のエミッタが接続されており、ＰＮ
ＰトランジスタＱP のコレクタはノードＮ1 およびチョ
ークコイルＬを介して他方入力端子ＴIN2 に接続されて
いる。また、入力端子ＴIN1 ，ＴIN2 間には入力コンデ
ンサＣINが接続されている。
る昇圧反転型ＤＣ−ＤＣコンバータＥの構成およびその
使用状態を示す回路図である。この昇圧反転型ＤＣ−Ｄ
ＣコンバータＥにあっては、一方入力端子ＴIN1 にＰＮ
ＰトランジスタＱP のエミッタが接続されており、ＰＮ
ＰトランジスタＱP のコレクタはノードＮ1 およびチョ
ークコイルＬを介して他方入力端子ＴIN2 に接続されて
いる。また、入力端子ＴIN1 ，ＴIN2 間には入力コンデ
ンサＣINが接続されている。
【００５１】チョークコイルＬの両端子間には昇圧比が
２倍の昇圧回路Ｗが接続されている。昇圧回路Ｗは３つ
のダイオードＤ1 ，Ｄ2 ，Ｄ3 と３つのコンデンサ
Ｃ1 ，Ｃ 2 ，Ｃ3 を含む。ダイオードＤ1 のカソードは
ノードＮ1 に接続されており、そのアノードはノードＮ
2 およびコンデンサＣ1 を介して他方入力端子ＴIN2 に
接続されている。ダイオードＤ2 のカソードはノードＮ
2 に接続されており、そのアノードはノードＮ3 および
コンデンサＣ3 を介してノードＮ1 に接続されている。
ダイオードＤ3 のカソードはノードＮ3 に接続されてお
り、そのアノードはノードＮ4 およびコンデンサＣ2 を
介して他方入力端子ＴIN2 に接続されている。コンデン
サＣ2 の両端子に出力端子ＴOUT1，ＴOUT2が接続されて
いる。制御回路Ｓは、誤差増幅器Ｅ／Ａによって直流出
力電圧ＶOUT と基準電圧ＶREF との差を検出し、その検
出結果に応じてトランジスタＱN のオン時間の比を変化
させ、直流出力電圧ＶOUT を安定化させる。
２倍の昇圧回路Ｗが接続されている。昇圧回路Ｗは３つ
のダイオードＤ1 ，Ｄ2 ，Ｄ3 と３つのコンデンサ
Ｃ1 ，Ｃ 2 ，Ｃ3 を含む。ダイオードＤ1 のカソードは
ノードＮ1 に接続されており、そのアノードはノードＮ
2 およびコンデンサＣ1 を介して他方入力端子ＴIN2 に
接続されている。ダイオードＤ2 のカソードはノードＮ
2 に接続されており、そのアノードはノードＮ3 および
コンデンサＣ3 を介してノードＮ1 に接続されている。
ダイオードＤ3 のカソードはノードＮ3 に接続されてお
り、そのアノードはノードＮ4 およびコンデンサＣ2 を
介して他方入力端子ＴIN2 に接続されている。コンデン
サＣ2 の両端子に出力端子ＴOUT1，ＴOUT2が接続されて
いる。制御回路Ｓは、誤差増幅器Ｅ／Ａによって直流出
力電圧ＶOUT と基準電圧ＶREF との差を検出し、その検
出結果に応じてトランジスタＱN のオン時間の比を変化
させ、直流出力電圧ＶOUT を安定化させる。
【００５２】図１２は反転昇圧型ＤＣ−ＤＣコンバータ
Ｅの動作を示すタイムチャートであって、特に、図１２
（ａ）はノードＮ2 の電圧ＶN2とノードＮ4 の電圧ＶN4
を示し、図１２（ｂ）はノードＮ1 の電圧ＶN1とノード
Ｎ3 の電圧ＶN3を示している。制御回路Ｓによってトラ
ンジスタＱP がオンされている場合は、トランジスタＱ
P およびチョークコイルＬに電流が流れ、チョークコイ
ルＬに電磁エネルギーが蓄えられる。トランジスタＱP
がオフされると、チョークコイルＬに逆起電力が発生
し、ノードＮ1 の電圧ＶN1は逆起電力による電圧−ＶL
となる。ノードＮ 1 の電圧ＶN1はダイオードＤ1 および
コンデンサＣ1 によって整流および平滑される。したが
って、ノードＮ2 の電圧ＶN2は−ＶL 一定となる。ま
た、トランジスタＱP がオン状態にあるとき直流入力電
圧ＶINからトランジスタＱP 、コンデンサＣ3 、ダイオ
ードＤ2 、コンデンサＣ1 に至る経路で電流が流れ、コ
ンデンサＣ3 が充電される。コンデンサＣ3 の端子間電
圧は、ノードＮ2 の電圧ＶN2とノードＮ1 の電圧ＶN1の
差ＶIN−ＶL となる。さらに、トランジスタＱP がオフ
すると、コンデンサＣ1 の端子間電圧−ＶL にコンデン
サＣ3 の端子間電圧ＶIN−ＶL が加算された電圧ＶIN−
２ＶL がノードＮ3 に印加される。ノードＮ3 の電圧Ｖ
N3はダイオードＤ3 およびコンデンサＣ2 によって整流
および平滑化される。したがって、ノードＮ4 の電圧Ｖ
N4すなわち出力電圧ＶOUT はＶIN−２ＶL一定となる。
Ｅの動作を示すタイムチャートであって、特に、図１２
（ａ）はノードＮ2 の電圧ＶN2とノードＮ4 の電圧ＶN4
を示し、図１２（ｂ）はノードＮ1 の電圧ＶN1とノード
Ｎ3 の電圧ＶN3を示している。制御回路Ｓによってトラ
ンジスタＱP がオンされている場合は、トランジスタＱ
P およびチョークコイルＬに電流が流れ、チョークコイ
ルＬに電磁エネルギーが蓄えられる。トランジスタＱP
がオフされると、チョークコイルＬに逆起電力が発生
し、ノードＮ1 の電圧ＶN1は逆起電力による電圧−ＶL
となる。ノードＮ 1 の電圧ＶN1はダイオードＤ1 および
コンデンサＣ1 によって整流および平滑される。したが
って、ノードＮ2 の電圧ＶN2は−ＶL 一定となる。ま
た、トランジスタＱP がオン状態にあるとき直流入力電
圧ＶINからトランジスタＱP 、コンデンサＣ3 、ダイオ
ードＤ2 、コンデンサＣ1 に至る経路で電流が流れ、コ
ンデンサＣ3 が充電される。コンデンサＣ3 の端子間電
圧は、ノードＮ2 の電圧ＶN2とノードＮ1 の電圧ＶN1の
差ＶIN−ＶL となる。さらに、トランジスタＱP がオフ
すると、コンデンサＣ1 の端子間電圧−ＶL にコンデン
サＣ3 の端子間電圧ＶIN−ＶL が加算された電圧ＶIN−
２ＶL がノードＮ3 に印加される。ノードＮ3 の電圧Ｖ
N3はダイオードＤ3 およびコンデンサＣ2 によって整流
および平滑化される。したがって、ノードＮ4 の電圧Ｖ
N4すなわち出力電圧ＶOUT はＶIN−２ＶL一定となる。
【００５３】図１３はこの実施例の反転昇圧型ＤＣ−Ｄ
ＣコンバータＥの電力効率ηと図２１に示した従来の反
転昇圧型ＤＣ−ＤＣコンバータＸの電力効率ηとを比較
した図である。ただし、入力電圧ＶIN＝５Ｖ一定、出力
電圧ＶOUT ＝−２５Ｖ一定、出力電圧Ｉ0 ＝５ｍＡ〜４
０ｍＡの条件下で比較した。○印は本実施例の反転昇圧
型ＤＣ−ＤＣコンバータＥの電力効率ηを示し、□印は
従来の反転昇圧型ＤＣ−ＤＣコンバータＸの電力効率η
を示している。図からわかるように、本実施例のコンバ
ータＥの方が従来のコンバータＸよりも明らかに電力効
率ηが高かった。たとえば出力電流Ｉ0 ＝４０ｍＡの条
件下では、従来のコンバータＸの電力効率ηが６０％程
度であったのに対し、本実施例のコンバータＥの電力効
率ηは従来より１０〜１２％アップした７２％程度であ
った。
ＣコンバータＥの電力効率ηと図２１に示した従来の反
転昇圧型ＤＣ−ＤＣコンバータＸの電力効率ηとを比較
した図である。ただし、入力電圧ＶIN＝５Ｖ一定、出力
電圧ＶOUT ＝−２５Ｖ一定、出力電圧Ｉ0 ＝５ｍＡ〜４
０ｍＡの条件下で比較した。○印は本実施例の反転昇圧
型ＤＣ−ＤＣコンバータＥの電力効率ηを示し、□印は
従来の反転昇圧型ＤＣ−ＤＣコンバータＸの電力効率η
を示している。図からわかるように、本実施例のコンバ
ータＥの方が従来のコンバータＸよりも明らかに電力効
率ηが高かった。たとえば出力電流Ｉ0 ＝４０ｍＡの条
件下では、従来のコンバータＸの電力効率ηが６０％程
度であったのに対し、本実施例のコンバータＥの電力効
率ηは従来より１０〜１２％アップした７２％程度であ
った。
【００５４】電力効率ηにこのような差が生じる原因は
図６および図７で説明したのと同様である。すなわち、
電力損失Ｐの大部分はトランジスタＱP のスイッチング
時にトランジスタＱP 自体で生じる。そして、その電力
損失Ｐの大きさはトランジスタＱP のコレクタ−エミッ
タ間電圧ＶCEとコレクタ電流ＩC の積で決まる。図１４
は本実施例のコンバータＥと従来のコンバータＸのコレ
クタ−エミッタ間電圧ＶCEとコレクタ電流ＩC を比較し
た図である。図からわかるように、本実施例のコンバー
タＥのコレクタ−エミッタ間電圧ＶCE＝ＶIN−ＶL は従
来のコンバータＸのコレクタ−エミッタ間電圧ＶCE＝Ｖ
IN−２ＶL の半分程度になっている。したがって、本実
施例のコンバータＥにおいては、電力損失Ｐが従来より
大幅に小さくなっており、電力効率ηが改善されている
のである。
図６および図７で説明したのと同様である。すなわち、
電力損失Ｐの大部分はトランジスタＱP のスイッチング
時にトランジスタＱP 自体で生じる。そして、その電力
損失Ｐの大きさはトランジスタＱP のコレクタ−エミッ
タ間電圧ＶCEとコレクタ電流ＩC の積で決まる。図１４
は本実施例のコンバータＥと従来のコンバータＸのコレ
クタ−エミッタ間電圧ＶCEとコレクタ電流ＩC を比較し
た図である。図からわかるように、本実施例のコンバー
タＥのコレクタ−エミッタ間電圧ＶCE＝ＶIN−ＶL は従
来のコンバータＸのコレクタ−エミッタ間電圧ＶCE＝Ｖ
IN−２ＶL の半分程度になっている。したがって、本実
施例のコンバータＥにおいては、電力損失Ｐが従来より
大幅に小さくなっており、電力効率ηが改善されている
のである。
【００５５】次に、チョークコイルＬに流れる電流ＩL
について考察する。このような反転昇圧型ＤＣ−ＤＣコ
ンバータＥにおいては、一般に直流入力電圧ＶINとチョ
ークコイルＬの出力電圧ＶN2＝ＶIN−ＶL との関係は次
式で表わされることが知られている。
について考察する。このような反転昇圧型ＤＣ−ＤＣコ
ンバータＥにおいては、一般に直流入力電圧ＶINとチョ
ークコイルＬの出力電圧ＶN2＝ＶIN−ＶL との関係は次
式で表わされることが知られている。
【００５６】
【数４】
【００５７】また、チョークコイルＬに流れる電流ＩL
については次式で表わされる。
については次式で表わされる。
【００５８】
【数５】
【００５９】一方、上述の条件（直流入力電圧ＶIN＝５
Ｖ、直流出力電圧ＶOUT ＝−２５Ｖ）では、本実施例の
コンバータＥにおけるチョークコイルＬおよびトランジ
スタＱP による昇圧比ＶN2／ＶINが１２．５Ｖ／５Ｖ＝
２．５であるのに対し、従来のコンバータＸにおける昇
圧比ＶN2／ＶINは２５Ｖ／５Ｖ＝５になっている。
Ｖ、直流出力電圧ＶOUT ＝−２５Ｖ）では、本実施例の
コンバータＥにおけるチョークコイルＬおよびトランジ
スタＱP による昇圧比ＶN2／ＶINが１２．５Ｖ／５Ｖ＝
２．５であるのに対し、従来のコンバータＸにおける昇
圧比ＶN2／ＶINは２５Ｖ／５Ｖ＝５になっている。
【００６０】式（６）より昇圧比ＶN2／ＶINが５から
２．５に変わると、デューティー比Ｄが５／７から５／
６に変わり、トランジスタＱN のオン時間ｔONが６／７
になることがわかる。また、式（７）よりオン時間ｔON
が６／７になるとチョークコイルＬに流れる電流ＩL も
６／７になることがわかる。
２．５に変わると、デューティー比Ｄが５／７から５／
６に変わり、トランジスタＱN のオン時間ｔONが６／７
になることがわかる。また、式（７）よりオン時間ｔON
が６／７になるとチョークコイルＬに流れる電流ＩL も
６／７になることがわかる。
【００６１】したがって、本実施例のコンバータＥで
は、従来のコンバータＸに比べ、直流重畳特性が劣り、
直流抵抗の大きな小型のチョークコイルＬを用いること
が可能となる。図１５はこの発明のさらに他の実施例に
よる反転昇圧型ＤＣ−ＤＣコンバータＦの構成およびそ
の使用状態を示す回路図である。この反転昇圧型ＤＣ−
ＤＣコンバータＦは、図１１で示した反転昇圧型ＤＣ−
ＤＣコンバータＥにダイオードＤ4 ，Ｄ5 およびコンデ
ンサＣ4 ，Ｃ5 を付加したものである。すなわち、ノー
ドＮ4 にダイオードＤ4 のカソードを接続し、ダイオー
ドＤ4 のアノードをノードＮ5 およびコンデンサＣ5 を
介してノードＮ3 に接続している。また、ノードＮ5 に
ダイオードＤ5 のカソードを接続し、ダイオードＤ5 の
アノードをノードＮ6 およびコンデンサＣ4 を介して他
方入力端子ＴIN2 に接続し、コンデンサＣ 4 に出力端子
ＴOUT1，ＴOUT2を接続している。ダイオードＤ1 〜Ｄ5
およびコンデンサＣ1 〜Ｃ5 は昇圧比が３倍の昇圧回路
Ｗを構成している。制御回路Ｓは、オペアンプＯＰによ
ってノードＮ6 の電圧ＶN6と基準電圧ＶRFとの差を検出
し、その検出結果に応じてトランジスタＱP のオン時間
ｔONの比を制御する。
は、従来のコンバータＸに比べ、直流重畳特性が劣り、
直流抵抗の大きな小型のチョークコイルＬを用いること
が可能となる。図１５はこの発明のさらに他の実施例に
よる反転昇圧型ＤＣ−ＤＣコンバータＦの構成およびそ
の使用状態を示す回路図である。この反転昇圧型ＤＣ−
ＤＣコンバータＦは、図１１で示した反転昇圧型ＤＣ−
ＤＣコンバータＥにダイオードＤ4 ，Ｄ5 およびコンデ
ンサＣ4 ，Ｃ5 を付加したものである。すなわち、ノー
ドＮ4 にダイオードＤ4 のカソードを接続し、ダイオー
ドＤ4 のアノードをノードＮ5 およびコンデンサＣ5 を
介してノードＮ3 に接続している。また、ノードＮ5 に
ダイオードＤ5 のカソードを接続し、ダイオードＤ5 の
アノードをノードＮ6 およびコンデンサＣ4 を介して他
方入力端子ＴIN2 に接続し、コンデンサＣ 4 に出力端子
ＴOUT1，ＴOUT2を接続している。ダイオードＤ1 〜Ｄ5
およびコンデンサＣ1 〜Ｃ5 は昇圧比が３倍の昇圧回路
Ｗを構成している。制御回路Ｓは、オペアンプＯＰによ
ってノードＮ6 の電圧ＶN6と基準電圧ＶRFとの差を検出
し、その検出結果に応じてトランジスタＱP のオン時間
ｔONの比を制御する。
【００６２】この反転昇圧型ＤＣ−ＤＣコンバータＦに
あっては、図１１の反転昇圧型ＤＣ−ＤＣコンバータＥ
で説明したように、ノードＮ2 の電圧ＶN2はＶIN−ＶL
となり、ノードＮ4 の電圧ＶN4はＶIN−２ＶL となり、
コンデンサＣ3 の端子間電圧は−ＶL となる。トランジ
スタＱP がオンされたとき、直流入力電圧ＶINからトラ
ンジスタＱP 、コンデンサＣ3 ，Ｃ5 、ダイオード
Ｄ4 、コンデンサＣ2 に至る経路で電流が流れ、コンデ
ンサＣ5 が充電され、その端子間電圧は−ＶL となる。
次いで、トランジスタＱP がオフされると、コンデンサ
Ｃ1 ，Ｃ3 ，Ｃ5 の電圧の和ＶIN−３ＶL がダイオード
Ｄ5 およびコンデンサＣ4 に印加される。したがって、
ノードＮ6 の電圧ＶN6すなわち出力電圧ＶOUT はＶIN−
３ＶL 一定となる。
あっては、図１１の反転昇圧型ＤＣ−ＤＣコンバータＥ
で説明したように、ノードＮ2 の電圧ＶN2はＶIN−ＶL
となり、ノードＮ4 の電圧ＶN4はＶIN−２ＶL となり、
コンデンサＣ3 の端子間電圧は−ＶL となる。トランジ
スタＱP がオンされたとき、直流入力電圧ＶINからトラ
ンジスタＱP 、コンデンサＣ3 ，Ｃ5 、ダイオード
Ｄ4 、コンデンサＣ2 に至る経路で電流が流れ、コンデ
ンサＣ5 が充電され、その端子間電圧は−ＶL となる。
次いで、トランジスタＱP がオフされると、コンデンサ
Ｃ1 ，Ｃ3 ，Ｃ5 の電圧の和ＶIN−３ＶL がダイオード
Ｄ5 およびコンデンサＣ4 に印加される。したがって、
ノードＮ6 の電圧ＶN6すなわち出力電圧ＶOUT はＶIN−
３ＶL 一定となる。
【００６３】この実施例においては、チョークコイルＬ
に発生する電圧−ＶL を昇圧回路Ｗで３倍に昇圧するの
で、チョークコイルＬおよびトランジスタＱP にかかる
負担を一層小さくすることができる。
に発生する電圧−ＶL を昇圧回路Ｗで３倍に昇圧するの
で、チョークコイルＬおよびトランジスタＱP にかかる
負担を一層小さくすることができる。
【００６４】図１６はこの発明のさらに他の実施例によ
る反転昇圧多出力型ＤＣ−ＤＣコンバータＧの構成およ
びその使用状態を示す回路図である。この反転昇圧多出
力型ＤＣ−ＤＣコンバータＧは、図２１で示した反転昇
圧型ＤＣ−ＤＣコンバータＸのチョークコイルＬの端子
間にＮ個の昇圧回路Ｗ1 〜ＷN を並列に接続したもので
ある。各昇圧回路Ｗi （ただし、ｉ＝１〜Ｎの整数であ
る）は、３つのダイオードＤi1，Ｄi2，Ｄi3と３つのコ
ンデンサＣi1，Ｃi2，Ｃi3を含む。
る反転昇圧多出力型ＤＣ−ＤＣコンバータＧの構成およ
びその使用状態を示す回路図である。この反転昇圧多出
力型ＤＣ−ＤＣコンバータＧは、図２１で示した反転昇
圧型ＤＣ−ＤＣコンバータＸのチョークコイルＬの端子
間にＮ個の昇圧回路Ｗ1 〜ＷN を並列に接続したもので
ある。各昇圧回路Ｗi （ただし、ｉ＝１〜Ｎの整数であ
る）は、３つのダイオードＤi1，Ｄi2，Ｄi3と３つのコ
ンデンサＣi1，Ｃi2，Ｃi3を含む。
【００６５】この実施例によれば、１つの直流電源から
Ｎ＋１個の直流電圧ＶOUT 〜ＶOUTNを供給することがで
きる。また、図２２で示したコンバータＹのように出力
ごとにチョークコイルＬ、トランジスタＱP および制御
回路Ｓを設けたり、図２３に示したコンバータＺのよう
に大型のトランスＴＲを設ける必要がないので、回路の
薄型化、小面積化および低コスト化を図ることができ
る。
Ｎ＋１個の直流電圧ＶOUT 〜ＶOUTNを供給することがで
きる。また、図２２で示したコンバータＹのように出力
ごとにチョークコイルＬ、トランジスタＱP および制御
回路Ｓを設けたり、図２３に示したコンバータＺのよう
に大型のトランスＴＲを設ける必要がないので、回路の
薄型化、小面積化および低コスト化を図ることができ
る。
【００６６】図１７はこの発明のさらの他の実施例によ
る反転昇圧多出力型ＤＣ−ＤＣコンバータＨの構成およ
びその使用状態を示す回路図である。この反転昇圧多出
力型ＤＣ−ＤＣコンバータＨは、Ｎ個の昇圧回路Ｗ1 〜
ＷN が直列に接続された昇圧回路Ｗを、図２１に示した
反転昇圧型ＤＣ−ＤＣコンバータＸのチョークコイルＬ
の端子間に接続したものである。ただし、昇圧回路Ｗi
と昇圧回路Ｗi+1 の間でダイオードＤi3およびコンデン
サＣi2が共用されている。トランジスタＱP がオンした
ときコンデンサＣi3が充電され、その端子間電圧は−Ｖ
L となる。トランジスタＱP がオフしたとき、Ｎ＋１個
のコンデンサＣ11，Ｃ13〜ＣN3の端子電圧の総和ＶIN−
（Ｎ＋１）ＶL がダイオードＤN3およびコンデンサＣN2
に印加される。したがって、出力電圧ＶOUT1はＶIN−
（Ｎ＋１）ＶL 一定となる。
る反転昇圧多出力型ＤＣ−ＤＣコンバータＨの構成およ
びその使用状態を示す回路図である。この反転昇圧多出
力型ＤＣ−ＤＣコンバータＨは、Ｎ個の昇圧回路Ｗ1 〜
ＷN が直列に接続された昇圧回路Ｗを、図２１に示した
反転昇圧型ＤＣ−ＤＣコンバータＸのチョークコイルＬ
の端子間に接続したものである。ただし、昇圧回路Ｗi
と昇圧回路Ｗi+1 の間でダイオードＤi3およびコンデン
サＣi2が共用されている。トランジスタＱP がオンした
ときコンデンサＣi3が充電され、その端子間電圧は−Ｖ
L となる。トランジスタＱP がオフしたとき、Ｎ＋１個
のコンデンサＣ11，Ｃ13〜ＣN3の端子電圧の総和ＶIN−
（Ｎ＋１）ＶL がダイオードＤN3およびコンデンサＣN2
に印加される。したがって、出力電圧ＶOUT1はＶIN−
（Ｎ＋１）ＶL 一定となる。
【００６７】
【発明の効果】以上のように、この発明によれば、スイ
ッチング素子のスイッチングに応じてチョークコイルに
発生する電圧および直流入力電圧の重畳電圧を整流、平
滑および昇圧する昇圧回路を設けたので、昇圧回路がな
かった従来に比べ同じ直流電圧を出力する場合に、スイ
ッチング素子やチョークコイルにかかる負担を小さくす
ることができる。したがって、スイッチング素子および
チョークコイルの小型化および低価格化を図るととも
に、電力効率の改善を図ることができる。
ッチング素子のスイッチングに応じてチョークコイルに
発生する電圧および直流入力電圧の重畳電圧を整流、平
滑および昇圧する昇圧回路を設けたので、昇圧回路がな
かった従来に比べ同じ直流電圧を出力する場合に、スイ
ッチング素子やチョークコイルにかかる負担を小さくす
ることができる。したがって、スイッチング素子および
チョークコイルの小型化および低価格化を図るととも
に、電力効率の改善を図ることができる。
【００６８】また、多出力化する場合でも、ダイオード
およびコンデンサを含む昇圧回路を複数設ければよく、
従来のように多出力型のトランスを使用したり出力ごと
にチョークコイル等を設ける必要がないので、回路の薄
型化、小面積化および低コスト化を図ることができる。
およびコンデンサを含む昇圧回路を複数設ければよく、
従来のように多出力型のトランスを使用したり出力ごと
にチョークコイル等を設ける必要がないので、回路の薄
型化、小面積化および低コスト化を図ることができる。
【図１】この発明の一実施例による昇圧型ＤＣ−ＤＣコ
ンバータの構成およびその使用状態を示す回路図であ
る。
ンバータの構成およびその使用状態を示す回路図であ
る。
【図２】図１に示した昇圧型ＤＣ−ＤＣコンバータの動
作を示すタイムチャートである。
作を示すタイムチャートである。
【図３】図１に示した昇圧型ＤＣ−ＤＣコンバータの電
力効率ηと従来の昇圧型ＤＣ−ＤＣコンバータの電力効
率ηを比較した図である。
力効率ηと従来の昇圧型ＤＣ−ＤＣコンバータの電力効
率ηを比較した図である。
【図４】チョークコイルの形状を示す図である。
【図５】他のチョークコイルの形状を示す図である。
【図６】トランジスタのスイッチング時における電力損
失Ｐを説明するための図である。
失Ｐを説明するための図である。
【図７】（ａ）は図１に示した昇圧型ＤＣ−ＤＣコンバ
ータのトランジスタのコレクタ−エミッタ間電圧ＶCEお
よびコレクタ電流ＩC を示す図、（ｂ）は従来の昇圧型
ＤＣ−ＤＣコンバータのトランジスタのコレクタ−エミ
ッタ間電圧ＶCEおよびコレクタ電流ＩC を示す図であ
る。
ータのトランジスタのコレクタ−エミッタ間電圧ＶCEお
よびコレクタ電流ＩC を示す図、（ｂ）は従来の昇圧型
ＤＣ−ＤＣコンバータのトランジスタのコレクタ−エミ
ッタ間電圧ＶCEおよびコレクタ電流ＩC を示す図であ
る。
【図８】この発明の他の実施例による昇圧型ＤＣ−ＤＣ
コンバータの構成およびその使用状態を示す回路図であ
る。
コンバータの構成およびその使用状態を示す回路図であ
る。
【図９】この発明のさらに他の実施例による昇圧多出力
型ＤＣ−ＤＣコンバータの構成およびその使用状態を示
す回路図である。
型ＤＣ−ＤＣコンバータの構成およびその使用状態を示
す回路図である。
【図１０】この発明のさらに他の実施例による昇圧多出
力型ＤＣ−ＤＣコンバータの構成およびその使用状態を
示す回路図である。
力型ＤＣ−ＤＣコンバータの構成およびその使用状態を
示す回路図である。
【図１１】この発明のさらに他の実施例による反転昇圧
型ＤＣ−ＤＣコンバータの構成およびその使用状態を示
す回路図である。
型ＤＣ−ＤＣコンバータの構成およびその使用状態を示
す回路図である。
【図１２】図１１に示した反転昇圧型ＤＣ−ＤＣコンバ
ータの動作を示すタイムチャートである。
ータの動作を示すタイムチャートである。
【図１３】図１１に示した反転昇圧型ＤＣ−ＤＣコンバ
ータの電力効率ηと従来の反転昇圧型ＤＣ−ＤＣコンバ
ータの電力効率ηとを比較した図である。
ータの電力効率ηと従来の反転昇圧型ＤＣ−ＤＣコンバ
ータの電力効率ηとを比較した図である。
【図１４】（ａ）は図１１に示した反転昇圧型ＤＣ−Ｄ
Ｃコンバータのトランジスタのコレクタ−エミッタ間電
圧ＶCEおよびコレクタ電流ＩC を示す波形図、（ｂ）は
従来の反転昇圧型ＤＣ−ＤＣコンバータのトランジスタ
のコレクタ−エミッタ間電圧ＶCEおよびコレクタ電流Ｉ
C を示す波形図である。
Ｃコンバータのトランジスタのコレクタ−エミッタ間電
圧ＶCEおよびコレクタ電流ＩC を示す波形図、（ｂ）は
従来の反転昇圧型ＤＣ−ＤＣコンバータのトランジスタ
のコレクタ−エミッタ間電圧ＶCEおよびコレクタ電流Ｉ
C を示す波形図である。
【図１５】この発明のさらに他の実施例による反転昇圧
型ＤＣ−ＤＣコンバータの構成およびその使用状態を示
す回路図である。
型ＤＣ−ＤＣコンバータの構成およびその使用状態を示
す回路図である。
【図１６】この発明のさらに他の実施例による反転昇圧
多出力型ＤＣ−ＤＣコンバータの構成およびその使用状
態を示す回路図である。
多出力型ＤＣ−ＤＣコンバータの構成およびその使用状
態を示す回路図である。
【図１７】この発明のさらに他の実施例による反転昇圧
多出力型ＤＣ−ＤＣコンバータの構成およびその使用状
態を示す回路図である。
多出力型ＤＣ−ＤＣコンバータの構成およびその使用状
態を示す回路図である。
【図１８】従来の昇圧型ＤＣ−ＤＣコンバータの構成お
よびその使用状態を示す回路図である。
よびその使用状態を示す回路図である。
【図１９】従来の昇圧多出力型ＤＣ−ＤＣコンバータの
構成およびその使用状態を示す回路図である。
構成およびその使用状態を示す回路図である。
【図２０】従来の昇圧多出力型ＤＣ−ＤＣコンバータの
構成およびその使用状態を示す回路図である。
構成およびその使用状態を示す回路図である。
【図２１】従来の反転昇圧型ＤＣ−ＤＣコンバータの構
成およびその使用状態を示す回路図である。
成およびその使用状態を示す回路図である。
【図２２】従来の反転昇圧多出力型ＤＣ−ＤＣコンバー
タの構成およびその使用状態を示す回路図である。
タの構成およびその使用状態を示す回路図である。
【図２３】従来の反転昇圧多出力型ＤＣ−ＤＣコンバー
タの構成およびその使用状態を示す回路図である。
タの構成およびその使用状態を示す回路図である。
ＶIN 直流入力電圧 ＴIN 入力端子 ＣIN 入力コンデンサ Ｌ チョークコイル ＱP ，ＱN トランジスタ Ｄ ダイオード Ｃ コンデンサ Ｕ，Ｗ 昇圧回路 ＴOUT 出力端子 ＲL 負荷抵抗 ＶOUT 直流出力電圧 Ａ，Ｂ 昇圧型ＤＣ−ＤＣコンバータ Ｃ，Ｄ 昇圧多出力型ＤＣ−ＤＣコンバータ Ｅ，Ｆ 反転昇圧型ＤＣ−ＤＣコンバータ Ｇ，Ｈ 反転昇圧多出力型ＤＣ−ＤＣコンバータ
Claims (5)
- 【請求項１】 直流入力電圧が印加されるスイッチング
素子およびチョークコイルの直列回路と、 前記スイッチング素子のスイッチングに応じて前記チョ
ークコイルに発生する電圧および前記直流入力電圧の重
畳電圧を整流、平滑および昇圧して出力する昇圧回路と
を含むＤＣ−ＤＣコンバータであって、 前記昇圧回路は、 前記スイッチング素子またはチョークコイルに並列に接
続される第１のダイオードおよび第１のコンデンサの直
列回路と、 前記第１のコンデンサに並列に接続される第２のダイオ
ード、第３のダイオードおよび第２のコンデンサの直列
回路と、 前記第１および第２のダイオードの直列回路と並列に接
続される第３のコンデンサと、 前記第２のコンデンサに並列に接続される出力端子とを
含むことを特徴とする、ＤＣ−ＤＣコンバータ。 - 【請求項２】 前記昇圧回路は、前記直流入力電圧と同
極性の直流電圧を出力することを特徴とする、請求項１
に記載のＤＣ−ＤＣコンバータ。 - 【請求項３】 前記昇圧回路は、前記直流入力電圧と逆
極性の直流電圧を出力することを特徴とする、請求項１
に記載のＤＣ−ＤＣコンバータ。 - 【請求項４】 前記昇圧回路が複数並列に設けられてい
ることを特徴とする、請求項１ないし３のいずれかに記
載のＤＣ−ＤＣコンバータ。 - 【請求項５】 前記昇圧回路が複数直列に設けられてい
ることを特徴とする、請求項１ないし３のいずれかに記
載のＤＣ−ＤＣコンバータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25998893A JPH07123702A (ja) | 1993-10-18 | 1993-10-18 | Ｄｃ−ｄｃコンバータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25998893A JPH07123702A (ja) | 1993-10-18 | 1993-10-18 | Ｄｃ−ｄｃコンバータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07123702A true JPH07123702A (ja) | 1995-05-12 |
Family
ID=17341728
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25998893A Pending JPH07123702A (ja) | 1993-10-18 | 1993-10-18 | Ｄｃ−ｄｃコンバータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07123702A (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1199788A1 (en) * | 2000-10-17 | 2002-04-24 | STMicroelectronics S.r.l. | Inductive DC-to-DC switching converter |
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| US9413230B2 (en) | 2014-01-30 | 2016-08-09 | Denso Corporation | Power converter |
-
1993
- 1993-10-18 JP JP25998893A patent/JPH07123702A/ja active Pending
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