JPH07123702A - Dc−dcコンバータ - Google Patents
Dc−dcコンバータInfo
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- JPH07123702A JPH07123702A JP25998893A JP25998893A JPH07123702A JP H07123702 A JPH07123702 A JP H07123702A JP 25998893 A JP25998893 A JP 25998893A JP 25998893 A JP25998893 A JP 25998893A JP H07123702 A JPH07123702 A JP H07123702A
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- Japan
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- voltage
- converter
- capacitor
- transistor
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Abstract
(57)【要約】
【目的】 電力効率が高く、小型で安価なDC−DCコ
ンバータを提供する。 【構成】 制御回路SによってトランジスタQN がオフ
されると、チョークコイルLに逆起電力が発生し、この
逆起電力による電圧VL と直流電圧VINとの重畳電圧V
1 がダイオードD1 を介してコンデンサC1 を充電させ
る。トランジスタQN がオンされると、コンデンサC1
の端子電圧V1 はダイオードD2 を介してコンデンサC
3 を充電させる。次いでトランジスタQP がオフする
と、コンデンサC1 ,C3 の端子間電圧2V1 がコンデ
ンサC2 を充電させる。したがって、このコンバータA
の出力電圧VOUT は従来のコンバータJの2倍になる。
同一電圧を出力させる場合、チョークコイルLおよびト
ランジスタQP にかかる負担が1/2になる。
ンバータを提供する。 【構成】 制御回路SによってトランジスタQN がオフ
されると、チョークコイルLに逆起電力が発生し、この
逆起電力による電圧VL と直流電圧VINとの重畳電圧V
1 がダイオードD1 を介してコンデンサC1 を充電させ
る。トランジスタQN がオンされると、コンデンサC1
の端子電圧V1 はダイオードD2 を介してコンデンサC
3 を充電させる。次いでトランジスタQP がオフする
と、コンデンサC1 ,C3 の端子間電圧2V1 がコンデ
ンサC2 を充電させる。したがって、このコンバータA
の出力電圧VOUT は従来のコンバータJの2倍になる。
同一電圧を出力させる場合、チョークコイルLおよびト
ランジスタQP にかかる負担が1/2になる。
Description
【0001】
【産業上の利用分野】この発明はDC−DCコンバータ
に関し、特に、入力された直流電圧を昇圧して出力する
昇圧型DC−DCコンバータに関する。
に関し、特に、入力された直流電圧を昇圧して出力する
昇圧型DC−DCコンバータに関する。
【0002】
【従来の技術】図18は従来の昇圧型DC−DCコンバ
ータJの構成およびその使用状態を示す回路図である。
この昇圧型DC−DCコンバータJは、直流入力電圧V
INが印加される入力コンデンサCINと、入力コンデンサ
CINの端子間に接続されるチョークコイルLおよびNP
NトランジスタQN と、NPNトランジスタQN のスイ
ッチングを制御する制御回路Sと、NPNトランジスタ
QN のコレクタ−エミッタ間に接続されるダイオードD
0 および出力コンデンサC0 との直列回路とを含み、負
荷抵抗RL は出力コンデンサC0 の端子間に接続され
る。制御回路Sは、負荷抵抗RL に印加される出力電圧
VOUT に応じてNPNトランジスタQN のスイッチング
を制御する。
ータJの構成およびその使用状態を示す回路図である。
この昇圧型DC−DCコンバータJは、直流入力電圧V
INが印加される入力コンデンサCINと、入力コンデンサ
CINの端子間に接続されるチョークコイルLおよびNP
NトランジスタQN と、NPNトランジスタQN のスイ
ッチングを制御する制御回路Sと、NPNトランジスタ
QN のコレクタ−エミッタ間に接続されるダイオードD
0 および出力コンデンサC0 との直列回路とを含み、負
荷抵抗RL は出力コンデンサC0 の端子間に接続され
る。制御回路Sは、負荷抵抗RL に印加される出力電圧
VOUT に応じてNPNトランジスタQN のスイッチング
を制御する。
【0003】制御回路SによってNPNトランジスタQ
N がオンされている場合は、チョークコイルLおよびN
PNトランジスタQN に電流が流れてチョークコイルL
に電磁エネルギーが蓄えられる。制御回路SによってN
PNトランジスタQN がオフされると、チョークコイル
Lに逆起電力が発生し、直流入力電圧VINにその逆起電
力による電圧VL が重畳した電圧VIN+VL がダイオー
ドD0 および出力コンデンサC0 に印加される。ダイオ
ードD0 および出力コンデンサC0 は、その重畳電圧V
IN+VL を整流および平滑化して負荷抵抗RL に印加す
る。したがって、負荷抵抗RL には直流入力電圧VINよ
りも高い直流電圧VOUT が印加される。
N がオンされている場合は、チョークコイルLおよびN
PNトランジスタQN に電流が流れてチョークコイルL
に電磁エネルギーが蓄えられる。制御回路SによってN
PNトランジスタQN がオフされると、チョークコイル
Lに逆起電力が発生し、直流入力電圧VINにその逆起電
力による電圧VL が重畳した電圧VIN+VL がダイオー
ドD0 および出力コンデンサC0 に印加される。ダイオ
ードD0 および出力コンデンサC0 は、その重畳電圧V
IN+VL を整流および平滑化して負荷抵抗RL に印加す
る。したがって、負荷抵抗RL には直流入力電圧VINよ
りも高い直流電圧VOUT が印加される。
【0004】図19は従来の昇圧多出力型DC−DCコ
ンバータKの構成およびその使用状態を示す回路図であ
る。この昇圧多出力型DC−DCコンバータKは、図1
8で示した昇圧型DC−DCコンバータJの入力端子
に、N個の昇圧型DC−DCコンバータJ1 〜JN を並
列に接続したものである。ただし、昇圧型DC−DCコ
ンバータJ1 〜JN は、昇圧型DC−DCコンバータJ
の入力コンデンサCINを共用している。
ンバータKの構成およびその使用状態を示す回路図であ
る。この昇圧多出力型DC−DCコンバータKは、図1
8で示した昇圧型DC−DCコンバータJの入力端子
に、N個の昇圧型DC−DCコンバータJ1 〜JN を並
列に接続したものである。ただし、昇圧型DC−DCコ
ンバータJ1 〜JN は、昇圧型DC−DCコンバータJ
の入力コンデンサCINを共用している。
【0005】このような昇圧型多出力DC−DCコンバ
ータKによれば、1つの直流電源から複数の直流電圧V
OUT ,VOUT1〜VOUTNを供給することができるので、直
流電源の標準化および共通化を図ることができ、ひいて
はシステムの低コスト化および小型化を図ることができ
る。
ータKによれば、1つの直流電源から複数の直流電圧V
OUT ,VOUT1〜VOUTNを供給することができるので、直
流電源の標準化および共通化を図ることができ、ひいて
はシステムの低コスト化および小型化を図ることができ
る。
【0006】図20は従来の他の昇圧多出力型DC−D
CコンバータMの構成およびその使用状態を示す回路図
である。この昇圧多出力型DC−DCコンバータMにあ
っては、1入力多出力型のトランスTRが設けられてお
り、トランスTRの1次巻線LINはNPNトランジスタ
QN を介して入力コンデンサCINに接続され、トランス
TRの各2次巻線L0 〜LN はそれぞれダイオードD0
〜DN および出力コンデンサC0 〜CN に接続されてい
る。負荷抵抗RL0〜RLNは、それぞれ出力コンデンサC
0 〜CN に接続される。制御回路Sは、フォトカプラP
Cを介して負荷抵抗RL0に印加された出力電圧VOUT0を
検出し、出力電圧VOUT0に応じてNPNトランジスタQ
N をスイッチングする。なお、出力電圧VOUT0〜VOUTN
は1次巻線LINと2次巻線L0 〜LN の巻線比で決ま
る。
CコンバータMの構成およびその使用状態を示す回路図
である。この昇圧多出力型DC−DCコンバータMにあ
っては、1入力多出力型のトランスTRが設けられてお
り、トランスTRの1次巻線LINはNPNトランジスタ
QN を介して入力コンデンサCINに接続され、トランス
TRの各2次巻線L0 〜LN はそれぞれダイオードD0
〜DN および出力コンデンサC0 〜CN に接続されてい
る。負荷抵抗RL0〜RLNは、それぞれ出力コンデンサC
0 〜CN に接続される。制御回路Sは、フォトカプラP
Cを介して負荷抵抗RL0に印加された出力電圧VOUT0を
検出し、出力電圧VOUT0に応じてNPNトランジスタQ
N をスイッチングする。なお、出力電圧VOUT0〜VOUTN
は1次巻線LINと2次巻線L0 〜LN の巻線比で決ま
る。
【0007】このような昇圧多出力型DC−DCコンバ
ータMには、図19に示した昇圧多出力型DC−DCコ
ンバータKに比べ、制御回路SおよびNPNトランジス
タQ N の共通化を図ることができるというメリットがあ
る。
ータMには、図19に示した昇圧多出力型DC−DCコ
ンバータKに比べ、制御回路SおよびNPNトランジス
タQ N の共通化を図ることができるというメリットがあ
る。
【0008】図21は従来の反転昇圧型DC−DCコン
バータXの構成およびその使用状態を示す回路図であ
る。この昇圧反転型DC−DCコンバータXは、直流入
力電圧VINが印加される入力コンデンサCINと、入力コ
ンデンサCINの端子間に接続されるPNPトランジスタ
QP およびチョークコイルLと、PNPトランジスタQ
P のスイッチングを制御する制御回路Sと、チョークコ
イルLの端子間に接続されるダイオードD0 および出力
コンデンサC0 との直列回路とを含み、負荷抵抗RL は
出力コンデンサC0 の端子間に接続される。制御回路S
は、負荷抵抗RLに印加される出力電圧VOUT に応じて
PNPトランジスタQP をスイッチングする。
バータXの構成およびその使用状態を示す回路図であ
る。この昇圧反転型DC−DCコンバータXは、直流入
力電圧VINが印加される入力コンデンサCINと、入力コ
ンデンサCINの端子間に接続されるPNPトランジスタ
QP およびチョークコイルLと、PNPトランジスタQ
P のスイッチングを制御する制御回路Sと、チョークコ
イルLの端子間に接続されるダイオードD0 および出力
コンデンサC0 との直列回路とを含み、負荷抵抗RL は
出力コンデンサC0 の端子間に接続される。制御回路S
は、負荷抵抗RLに印加される出力電圧VOUT に応じて
PNPトランジスタQP をスイッチングする。
【0009】制御回路SによってPNPトランジスタQ
P がオンされている場合は、PNPトランジスタQP お
よびチョークコイルLに電流が流れてチョークコイルL
に電磁エネルギーが蓄えられる。制御回路SによってP
NPトランジスタQP がオフされると、チョークコイル
Lに逆起電力が発生し、その逆起電力による電圧−V L
がダイオードD0 および出力コンデンサC0 に印加され
る。ダイオードD0 および出力コンデンサC0 はその電
圧−VL を整流および平滑化して負荷抵抗RLに印加す
る。したがって、負荷抵抗RL には直流入力電圧VINと
逆極性の直流電圧VOUT が印加される。
P がオンされている場合は、PNPトランジスタQP お
よびチョークコイルLに電流が流れてチョークコイルL
に電磁エネルギーが蓄えられる。制御回路SによってP
NPトランジスタQP がオフされると、チョークコイル
Lに逆起電力が発生し、その逆起電力による電圧−V L
がダイオードD0 および出力コンデンサC0 に印加され
る。ダイオードD0 および出力コンデンサC0 はその電
圧−VL を整流および平滑化して負荷抵抗RLに印加す
る。したがって、負荷抵抗RL には直流入力電圧VINと
逆極性の直流電圧VOUT が印加される。
【0010】図22は従来の反転昇圧多出力型DC−D
CコンバータYの構成およびその使用状態を示す回路図
である。この反転昇圧多出力型DC−DCコンバータY
は、図21に示した反転昇圧型DC−DCコンバータX
の入力端子に、さらにN個の反転昇圧型DC−DCコン
バータX1 〜XN を並列に接続したものである。ただ
し、反転昇圧型DC−DCコンバータX1 〜XN は、反
転昇圧型DC−DCコンバータXの入力コンデンサCIN
を共用している。このような反転昇圧型DC−DCコン
バータYによれば、1つの直流電源から複数の直流電圧
VOUT ,VOUT1〜VOUTNを供給することができるので、
図19で示した昇圧多出力型DC−DCコンバータKと
同様、直流電源の標準化および共通化を図ることがで
き、ひいてはシステムの低コスト化および小型化を図る
ことができる。
CコンバータYの構成およびその使用状態を示す回路図
である。この反転昇圧多出力型DC−DCコンバータY
は、図21に示した反転昇圧型DC−DCコンバータX
の入力端子に、さらにN個の反転昇圧型DC−DCコン
バータX1 〜XN を並列に接続したものである。ただ
し、反転昇圧型DC−DCコンバータX1 〜XN は、反
転昇圧型DC−DCコンバータXの入力コンデンサCIN
を共用している。このような反転昇圧型DC−DCコン
バータYによれば、1つの直流電源から複数の直流電圧
VOUT ,VOUT1〜VOUTNを供給することができるので、
図19で示した昇圧多出力型DC−DCコンバータKと
同様、直流電源の標準化および共通化を図ることがで
き、ひいてはシステムの低コスト化および小型化を図る
ことができる。
【0011】図23は従来の他の反転昇圧多出力型DC
−DCコンバータZの構成およびその使用状態を示す回
路図である。この反転昇圧多出力型DC−DCコンバー
タZは、図20で示した昇圧多出力型DC−DCコンバ
ータMと同様の構成をしているが、1次電圧と2次電圧
の極性が反転するトランスTRを使用している点で、1
次電圧と2次電圧が同じ極性になるトランスTRを使用
している昇圧多出力型DC−DCコンバータMと異な
る。NPNトランジスタQN のスイッチングによりトラ
ンスTRの1次巻線LINに交流電圧が発生すると、トラ
ンスTRの2次巻線L0 〜LN には1次巻線の交流電圧
を反転した交流電圧が発生する。2次巻線L0 〜LN に
発生した交流電圧はダイオードD0 〜DN および出力コ
ンデンサC 0 〜CN によって整流および平滑化されて負
荷抵抗RL 〜RLNに印加される。
−DCコンバータZの構成およびその使用状態を示す回
路図である。この反転昇圧多出力型DC−DCコンバー
タZは、図20で示した昇圧多出力型DC−DCコンバ
ータMと同様の構成をしているが、1次電圧と2次電圧
の極性が反転するトランスTRを使用している点で、1
次電圧と2次電圧が同じ極性になるトランスTRを使用
している昇圧多出力型DC−DCコンバータMと異な
る。NPNトランジスタQN のスイッチングによりトラ
ンスTRの1次巻線LINに交流電圧が発生すると、トラ
ンスTRの2次巻線L0 〜LN には1次巻線の交流電圧
を反転した交流電圧が発生する。2次巻線L0 〜LN に
発生した交流電圧はダイオードD0 〜DN および出力コ
ンデンサC 0 〜CN によって整流および平滑化されて負
荷抵抗RL 〜RLNに印加される。
【0012】このような反転昇圧多出力型DC−DCコ
ンバータZによれば、図22に示した反転昇圧多出力型
DC−DCコンバータYに比べ制御回路SおよびNPN
トランジスタQN の共通化を図ることができるというメ
リットがある。
ンバータZによれば、図22に示した反転昇圧多出力型
DC−DCコンバータYに比べ制御回路SおよびNPN
トランジスタQN の共通化を図ることができるというメ
リットがある。
【0013】
【発明が解決しようとする課題】しかしながら、従来の
昇圧型DC−DCコンバータJ,K,M,X,Y,Zに
あっては、昇圧比(出力電圧VOUT /入力電圧VIN)や
出力電力を大きくすると、トランジスタQP ,QN にお
ける電力損失が大きくなり、全体として電力効率ηが悪
くなるという問題があった。
昇圧型DC−DCコンバータJ,K,M,X,Y,Zに
あっては、昇圧比(出力電圧VOUT /入力電圧VIN)や
出力電力を大きくすると、トランジスタQP ,QN にお
ける電力損失が大きくなり、全体として電力効率ηが悪
くなるという問題があった。
【0014】また、昇圧比や出力電力を大きくすると、
チョークコイルLに流れる電流が大きくなるので、直流
重畳特性が良く直流抵抗が小さなチョークコイルLを使
用することが必要になり、チョークコイルLの大型化お
よび高コスト化を招くという問題があった。
チョークコイルLに流れる電流が大きくなるので、直流
重畳特性が良く直流抵抗が小さなチョークコイルLを使
用することが必要になり、チョークコイルLの大型化お
よび高コスト化を招くという問題があった。
【0015】また、昇圧多出力型DC−DCコンバータ
K,Yにあっては、各昇圧型DC−DCコンバータJ〜
JN ;X〜XN ごとにトランジスタQN 〜QNN;QP 〜
QPN、制御回路S〜SN およびチョークコイルL〜LN
を設ける必要があるので、部品点数が増え、回路の面積
が大きくなり、コスト高になるという問題があった。
K,Yにあっては、各昇圧型DC−DCコンバータJ〜
JN ;X〜XN ごとにトランジスタQN 〜QNN;QP 〜
QPN、制御回路S〜SN およびチョークコイルL〜LN
を設ける必要があるので、部品点数が増え、回路の面積
が大きくなり、コスト高になるという問題があった。
【0016】また、昇圧多出力型DC−DCコンバータ
M,Zにあっては、トランスTRを使用するために、回
路の厚みおよび面積が大きくなるという問題があった。
M,Zにあっては、トランスTRを使用するために、回
路の厚みおよび面積が大きくなるという問題があった。
【0017】それゆえに、この発明の主たる目的は、薄
型で小面積で低コストでかつ電力効率が高い昇圧型DC
−DCコンバータを提供することである。
型で小面積で低コストでかつ電力効率が高い昇圧型DC
−DCコンバータを提供することである。
【0018】
【課題を解決するための手段】この発明に係るDC−D
Cコンバータは、直流入力電圧が印加されるスイッチン
グ素子およびチョークコイルの直列回路と、前記スイッ
チング素子のスイッチングに応じて前記チョークコイル
に発生する電圧および前記直流入力電圧の重畳電圧を整
流、平滑および昇圧して出力する昇圧回路とを含むDC
−DCコンバータであって、前記昇圧回路は、前記スイ
ッチング素子またはチョークコイルに並列に接続される
第1のダイオードおよび第1のコンデンサの直列回路
と、前記第1のコンデンサに並列に接続される第2のダ
イオード、第3のダイオードおよび第2のコンデンサの
直列回路と、前記第1および第2のダイオードの直列回
路と並列に接続される第3のコンデンサと、前記第2の
コンデンサに並列に接続される出力端子とを含むことを
特徴としている。
Cコンバータは、直流入力電圧が印加されるスイッチン
グ素子およびチョークコイルの直列回路と、前記スイッ
チング素子のスイッチングに応じて前記チョークコイル
に発生する電圧および前記直流入力電圧の重畳電圧を整
流、平滑および昇圧して出力する昇圧回路とを含むDC
−DCコンバータであって、前記昇圧回路は、前記スイ
ッチング素子またはチョークコイルに並列に接続される
第1のダイオードおよび第1のコンデンサの直列回路
と、前記第1のコンデンサに並列に接続される第2のダ
イオード、第3のダイオードおよび第2のコンデンサの
直列回路と、前記第1および第2のダイオードの直列回
路と並列に接続される第3のコンデンサと、前記第2の
コンデンサに並列に接続される出力端子とを含むことを
特徴としている。
【0019】また、前記昇圧回路は、前記直流入力電圧
と同極性の直流電圧を出力することとしてもよい。
と同極性の直流電圧を出力することとしてもよい。
【0020】また、前記昇圧回路は、前記直流入力電圧
と逆極性の直流電圧を出力することとしてもよい。
と逆極性の直流電圧を出力することとしてもよい。
【0021】また、前記昇圧回路が複数並列に設けられ
ていてもよい。また、前記昇圧回路が複数直列に設けら
れていてもよい。
ていてもよい。また、前記昇圧回路が複数直列に設けら
れていてもよい。
【0022】
【作用】この発明に係るDC−DCコンバータにあって
は、スイッチング素子がオフされるとチョークコイルL
に逆起電力が発生し、その逆起電力による電圧および直
流入力電圧の重畳電圧により第1のダイオードを介して
第1のコンデンサが充電される。次いでスイッチング素
子がオンされると、第1のコンデンサ、第2のダイオー
ドおよび第3のコンデンサに電流が流れて第3のコンデ
ンサが充電される。次いでスイッチング素子がオフされ
ると、第1および第2のコンデンサの端子間電圧が第1
のダイオードを介して重畳し、その重畳電圧により第3
のダイオードを介して第2のコンデンサが充電される。
そして、第2のコンデンサの端子間電圧がDC−DCコ
ンバータの出力電圧となる。
は、スイッチング素子がオフされるとチョークコイルL
に逆起電力が発生し、その逆起電力による電圧および直
流入力電圧の重畳電圧により第1のダイオードを介して
第1のコンデンサが充電される。次いでスイッチング素
子がオンされると、第1のコンデンサ、第2のダイオー
ドおよび第3のコンデンサに電流が流れて第3のコンデ
ンサが充電される。次いでスイッチング素子がオフされ
ると、第1および第2のコンデンサの端子間電圧が第1
のダイオードを介して重畳し、その重畳電圧により第3
のダイオードを介して第2のコンデンサが充電される。
そして、第2のコンデンサの端子間電圧がDC−DCコ
ンバータの出力電圧となる。
【0023】したがって、第1のコンデンサの端子間電
圧を出力電圧としていた従来に比べ、第3のコンデンサ
の端子間電圧だけ高い電圧を出力することができ、スイ
ッチング素子やチョークコイルにかかる負担を従来より
小さくすることができる。よって、スイッチング素子お
よびチョークコイルの小型化および低コスト化を図ると
ともに、電力効率の改善を図ることができる。
圧を出力電圧としていた従来に比べ、第3のコンデンサ
の端子間電圧だけ高い電圧を出力することができ、スイ
ッチング素子やチョークコイルにかかる負担を従来より
小さくすることができる。よって、スイッチング素子お
よびチョークコイルの小型化および低コスト化を図ると
ともに、電力効率の改善を図ることができる。
【0024】また、多出力化する場合でも、ダイオード
およびコンデンサからなる昇圧回路を複数設ければよ
く、従来のように多出力型のトランスを使用したり出力
ごとにチョークコイル等を設ける必要がないので、回路
の薄型化、小面積化および低コスト化を図ることができ
る。
およびコンデンサからなる昇圧回路を複数設ければよ
く、従来のように多出力型のトランスを使用したり出力
ごとにチョークコイル等を設ける必要がないので、回路
の薄型化、小面積化および低コスト化を図ることができ
る。
【0025】
【実施例】図1はこの発明の一実施例による昇圧型DC
−DCコンバータAの構成およびその使用状態を示す回
路図である。この昇圧型DC−DCコンバータAにあっ
ては、一方入力端子TIN1 にチョークコイルLが接続さ
れており、チョークコイルLはノードN1 を介してNP
NトランジスタQN のコレクタに接続され、NPNトラ
ンジスタQN のエミッタは他方入力端子TIN2 に接続さ
れている。また、入力端子TIN1 ,TIN2 間に入力コン
デンサCINが接続されている。
−DCコンバータAの構成およびその使用状態を示す回
路図である。この昇圧型DC−DCコンバータAにあっ
ては、一方入力端子TIN1 にチョークコイルLが接続さ
れており、チョークコイルLはノードN1 を介してNP
NトランジスタQN のコレクタに接続され、NPNトラ
ンジスタQN のエミッタは他方入力端子TIN2 に接続さ
れている。また、入力端子TIN1 ,TIN2 間に入力コン
デンサCINが接続されている。
【0026】NPNトランジスタQN のコレクタ−エミ
ッタ間には昇圧比が2倍の昇圧回路Uが接続されてい
る。昇圧回路Uは、3つのダイオードD1 ,D2 ,D3
と3つのコンデンサC1 ,C2 ,C3 を含む。詳しく説
明すると、ノードN1 にはダイオードD1 のアノードが
接続されており、ダイオードD1 のカソードはノードN
2 およびコンデンサC1 を介して他方入力端子TIN2 に
接続されている。ノードN2 にはダイオードD2 のアノ
ードが接続されており、ダイオードD2 のカソードはノ
ードN3 およびコンデンサC3 を介してノードN1 に接
続されている。ノードN3 にはダイオードD3 のアノー
ドが接続されており、ダイオードD3 のカソードはノー
ドN4 およびコンデンサC2 を介して他方入力端子T
IN2 に接続されている。コンデンサC2 の両端子には出
力端子TOUT1,TOUT2が接続されている。制御回路S
は、誤差増幅器E/AによってノードN4 の電圧VN4す
なわち出力電圧VOUT と基準電圧VREF の差を検出し、
その大きさに応じて駆動電流を制御し、NPNトランジ
スタQN のオン時間とオフ時間の比を変化させることに
よって出力電圧VOUT を安定化させる。入力端子
TIN1 ,TIN2 には直流電圧VINが印加され、出力端子
TOUT1,TOUT2には負荷抵抗RL が接続される。
ッタ間には昇圧比が2倍の昇圧回路Uが接続されてい
る。昇圧回路Uは、3つのダイオードD1 ,D2 ,D3
と3つのコンデンサC1 ,C2 ,C3 を含む。詳しく説
明すると、ノードN1 にはダイオードD1 のアノードが
接続されており、ダイオードD1 のカソードはノードN
2 およびコンデンサC1 を介して他方入力端子TIN2 に
接続されている。ノードN2 にはダイオードD2 のアノ
ードが接続されており、ダイオードD2 のカソードはノ
ードN3 およびコンデンサC3 を介してノードN1 に接
続されている。ノードN3 にはダイオードD3 のアノー
ドが接続されており、ダイオードD3 のカソードはノー
ドN4 およびコンデンサC2 を介して他方入力端子T
IN2 に接続されている。コンデンサC2 の両端子には出
力端子TOUT1,TOUT2が接続されている。制御回路S
は、誤差増幅器E/AによってノードN4 の電圧VN4す
なわち出力電圧VOUT と基準電圧VREF の差を検出し、
その大きさに応じて駆動電流を制御し、NPNトランジ
スタQN のオン時間とオフ時間の比を変化させることに
よって出力電圧VOUT を安定化させる。入力端子
TIN1 ,TIN2 には直流電圧VINが印加され、出力端子
TOUT1,TOUT2には負荷抵抗RL が接続される。
【0027】図2は昇圧型DC−DCコンバータAの動
作を示すタイムチャートであって、特に、図2(a)は
ノードN2 の電圧VN2とノードNN4の電圧VN4を示し、
図2(b)はノードN1 の電圧VN1とノードNN3の電圧
VN3を示している。制御回路SによってNPNトランジ
スタQN がオンされている場合は、チョークコイルLお
よびNPNトランジスタQN に電流が流れてチョークコ
イルLに電磁エネルギーが蓄えられる。このときノード
N1 の電圧VN1は約0Vになっている。次いで制御回路
SによってNPNトランジスタQN がオフされると、チ
ョークコイルLに逆起電力が発生し、ノードN1 の電圧
VN1は直流入力電圧VINにチョークコイルLの逆起電力
による電圧VL を重畳した電圧V1 =VIN+VL にな
る。したがって、ノードN1 の電圧VN1をダイオードD
1 およびコンデンサC1 によって整流および平滑した電
圧であるノードN2 の電圧VN2はV1 一定となる。
作を示すタイムチャートであって、特に、図2(a)は
ノードN2 の電圧VN2とノードNN4の電圧VN4を示し、
図2(b)はノードN1 の電圧VN1とノードNN3の電圧
VN3を示している。制御回路SによってNPNトランジ
スタQN がオンされている場合は、チョークコイルLお
よびNPNトランジスタQN に電流が流れてチョークコ
イルLに電磁エネルギーが蓄えられる。このときノード
N1 の電圧VN1は約0Vになっている。次いで制御回路
SによってNPNトランジスタQN がオフされると、チ
ョークコイルLに逆起電力が発生し、ノードN1 の電圧
VN1は直流入力電圧VINにチョークコイルLの逆起電力
による電圧VL を重畳した電圧V1 =VIN+VL にな
る。したがって、ノードN1 の電圧VN1をダイオードD
1 およびコンデンサC1 によって整流および平滑した電
圧であるノードN2 の電圧VN2はV1 一定となる。
【0028】次いでNPNトランジスタQN がオンされ
ると、コンデンサC1 に蓄えられた電荷がダイオードD
2 、コンデンサC3 、NPNトランジスタQN 、コンデ
ンサC1 の経路で流れ、コンデンサC3 が充電される。
コンデンサC3 の端子間電圧はコンデンサC1 の端子間
電圧V1 にほぼ等しくなる。次いで、NPNトランジス
タQN がオフされると、2つのコンデンサC1 ,C3 の
各端子間電圧V1 がダイオードD1 を介して重畳し、ノ
ードN3 に印加される。したがって、ノードN 3 の電圧
VN3をダイオードD3 およびコンデンサC2 によって整
流および平滑した電圧であるノードN4 の電圧VN4は2
V1 一定となる。
ると、コンデンサC1 に蓄えられた電荷がダイオードD
2 、コンデンサC3 、NPNトランジスタQN 、コンデ
ンサC1 の経路で流れ、コンデンサC3 が充電される。
コンデンサC3 の端子間電圧はコンデンサC1 の端子間
電圧V1 にほぼ等しくなる。次いで、NPNトランジス
タQN がオフされると、2つのコンデンサC1 ,C3 の
各端子間電圧V1 がダイオードD1 を介して重畳し、ノ
ードN3 に印加される。したがって、ノードN 3 の電圧
VN3をダイオードD3 およびコンデンサC2 によって整
流および平滑した電圧であるノードN4 の電圧VN4は2
V1 一定となる。
【0029】図3は本実施例の昇圧型DC−DCコンバ
ータAと図18に示した従来の昇圧型DC−DCコンバ
ータJの電力効率ηを比較した図である。ただし、図4
に示すφ10.0のチョークコイルLを使用し、直流入
力電圧VIN=5V一定、出力電圧VOUT =40V一定、
出力電流I0 =5mA〜80mAの条件下で比較した。
○印は本実施例の昇圧型DC−DCコンバータAの電力
効率ηを示し、□印は従来の昇圧型DC−DCコンバー
タJの電力効率ηを示している。図からわかるように、
本実施例の昇圧型DC−DCコンバータAの電力効率η
は従来の昇圧型DC−DCコンバータJの電力効率ηよ
り明らかに高く、たとえば出力電流I0=80mAの条
件下では従来の昇圧型DC−DCコンバータJの電力効
率が約70%程度であるのに対し、本実施例の昇圧型D
C−DCコンバータAの電力効率ηは約80%であっ
た。
ータAと図18に示した従来の昇圧型DC−DCコンバ
ータJの電力効率ηを比較した図である。ただし、図4
に示すφ10.0のチョークコイルLを使用し、直流入
力電圧VIN=5V一定、出力電圧VOUT =40V一定、
出力電流I0 =5mA〜80mAの条件下で比較した。
○印は本実施例の昇圧型DC−DCコンバータAの電力
効率ηを示し、□印は従来の昇圧型DC−DCコンバー
タJの電力効率ηを示している。図からわかるように、
本実施例の昇圧型DC−DCコンバータAの電力効率η
は従来の昇圧型DC−DCコンバータJの電力効率ηよ
り明らかに高く、たとえば出力電流I0=80mAの条
件下では従来の昇圧型DC−DCコンバータJの電力効
率が約70%程度であるのに対し、本実施例の昇圧型D
C−DCコンバータAの電力効率ηは約80%であっ
た。
【0030】また、チョークコイルLの小型化および低
コスト化がどの程度可能か確認するために、図5に示す
ように、図4で示したチョークコイルLに比べて小型で
(コイル径φ5.8mm)、直流重畳特性がやや劣り、
直流抵抗のやや大きなチョークコイルLを本実施例の昇
圧型DC−DCコンバータAに使用した場合の電力効率
ηを測定した。結果を●印で示す。この結果、チョーク
コイルLのコイル径を6割程度にした場合でも、電力効
率ηは従来より5〜6%上回ることがわかった。
コスト化がどの程度可能か確認するために、図5に示す
ように、図4で示したチョークコイルLに比べて小型で
(コイル径φ5.8mm)、直流重畳特性がやや劣り、
直流抵抗のやや大きなチョークコイルLを本実施例の昇
圧型DC−DCコンバータAに使用した場合の電力効率
ηを測定した。結果を●印で示す。この結果、チョーク
コイルLのコイル径を6割程度にした場合でも、電力効
率ηは従来より5〜6%上回ることがわかった。
【0031】このように電力効率ηが改善される原因に
ついては、次のように説明される。電力効率ηとは出力
電力を入力電力で割った値であり、内部における電力損
失Pが大きいほど小さくなる値であるが、この電力損失
Pの大部分はNPNトランジスタQN のスイッチング時
にNPNトランジスタQN で生じている。
ついては、次のように説明される。電力効率ηとは出力
電力を入力電力で割った値であり、内部における電力損
失Pが大きいほど小さくなる値であるが、この電力損失
Pの大部分はNPNトランジスタQN のスイッチング時
にNPNトランジスタQN で生じている。
【0032】図6はNPNトランジスタQN のスイッチ
ング時におけるコレクタ−エミッタ間電圧VCE、コレク
タ電流IC および電力損失Pを示すタイムチャートであ
る。図において、tR はトランジスタQN がオフ状態か
らオン状態へ移行する時間を示し、tONはトランジスタ
QN のオン時間を示し、tF はトランジスタQN がオン
状態からオフ状態へ移行する時間を示し、T=tR +t
ON+tF はトランジスタQN のスイッチング周期を示し
ている。コレクタ−エミッタ間電圧VCEは、トランジス
タQN がオフ状態にあるときはVCE1 一定であり、制御
回路Sからのオン信号に応答して減少し、遷移時間tR
後にVCES (<VCE1 )一定となる。また、制御回路S
からのオフ信号に応答して上昇し、オーバシュートして
遷移時間tF 後にVCE2 (>VCE1 )となり、所定時間
経過後にVCE1 一定となる。コレクタ電流IC は、トラ
ンジスタQN がオフ状態にあるときは0であり、制御回
路Sからのオン信号に応答して上昇し、遷移時間tR 後
にIC1となる。また、コレクタ電流IC は、トランジス
タQP のオン時間tON中に徐々に上昇してIC2(>
IC1)となり、制御回路Sからのオフ信号に応答して減
少し、遷移時間tF 後に0になる。
ング時におけるコレクタ−エミッタ間電圧VCE、コレク
タ電流IC および電力損失Pを示すタイムチャートであ
る。図において、tR はトランジスタQN がオフ状態か
らオン状態へ移行する時間を示し、tONはトランジスタ
QN のオン時間を示し、tF はトランジスタQN がオン
状態からオフ状態へ移行する時間を示し、T=tR +t
ON+tF はトランジスタQN のスイッチング周期を示し
ている。コレクタ−エミッタ間電圧VCEは、トランジス
タQN がオフ状態にあるときはVCE1 一定であり、制御
回路Sからのオン信号に応答して減少し、遷移時間tR
後にVCES (<VCE1 )一定となる。また、制御回路S
からのオフ信号に応答して上昇し、オーバシュートして
遷移時間tF 後にVCE2 (>VCE1 )となり、所定時間
経過後にVCE1 一定となる。コレクタ電流IC は、トラ
ンジスタQN がオフ状態にあるときは0であり、制御回
路Sからのオン信号に応答して上昇し、遷移時間tR 後
にIC1となる。また、コレクタ電流IC は、トランジス
タQP のオン時間tON中に徐々に上昇してIC2(>
IC1)となり、制御回路Sからのオフ信号に応答して減
少し、遷移時間tF 後に0になる。
【0033】電力損失Pはコレクタ−エミッタ間電圧V
CEとコレクタ電流IC の積で表わされる。遷移時間tR
中の電力損失P1 は次式(1)で表わされ、オン時間t
ON中の電力損失P2 は次式(2)で表わされ、遷移時間
tF 中の電力損失P3 は次式(3)で表わされる。
CEとコレクタ電流IC の積で表わされる。遷移時間tR
中の電力損失P1 は次式(1)で表わされ、オン時間t
ON中の電力損失P2 は次式(2)で表わされ、遷移時間
tF 中の電力損失P3 は次式(3)で表わされる。
【0034】
【数1】
【0035】電力損失P1 ,P2 ,P3 の総和P1 +P
2 +P3 が電力損失Pとなる。また、一般にP1 ,P3
>P2 の関係がある。以上のことからコレクタ−エミッ
タ間電圧VCE1 ,VCE2 およびコレクタ電流IC が大き
いほど電力損失Pが大きいことがわかる。
2 +P3 が電力損失Pとなる。また、一般にP1 ,P3
>P2 の関係がある。以上のことからコレクタ−エミッ
タ間電圧VCE1 ,VCE2 およびコレクタ電流IC が大き
いほど電力損失Pが大きいことがわかる。
【0036】図7(a)は本実施例の昇圧型DC−DC
コンバータAのトランジスタQN のコレクタ−エミッタ
間電圧VCEおよびコレクタ電流IC を示す波形図、図7
(b)は図18に示した従来の昇圧型DC−DCコンバ
ータJにおけるトランジスタQN のコレクタ−エミッタ
間電圧VCEおよびコレクタ電流IC を示す波形図であ
る。但し、入出力電圧VIN,VOUT を同じ値にして検出
した。この図からわかるように、本実施例の昇圧型DC
−DCコンバータAのトランジスタQN のコレクタ−エ
ミッタ間電圧VCE=V1 は、従来の昇圧型DC−DCコ
ンバータJのトランジスタQN のコレクタ−エミッタ間
電圧VCE=2V1 の1/2になっている。したがって、
式(1),(3)のVCE1 ,VCE2 が従来の1/2とな
り、電力損失P1 ,P3 が大幅に小さくなる。よって、
電力効率ηが改善される。
コンバータAのトランジスタQN のコレクタ−エミッタ
間電圧VCEおよびコレクタ電流IC を示す波形図、図7
(b)は図18に示した従来の昇圧型DC−DCコンバ
ータJにおけるトランジスタQN のコレクタ−エミッタ
間電圧VCEおよびコレクタ電流IC を示す波形図であ
る。但し、入出力電圧VIN,VOUT を同じ値にして検出
した。この図からわかるように、本実施例の昇圧型DC
−DCコンバータAのトランジスタQN のコレクタ−エ
ミッタ間電圧VCE=V1 は、従来の昇圧型DC−DCコ
ンバータJのトランジスタQN のコレクタ−エミッタ間
電圧VCE=2V1 の1/2になっている。したがって、
式(1),(3)のVCE1 ,VCE2 が従来の1/2とな
り、電力損失P1 ,P3 が大幅に小さくなる。よって、
電力効率ηが改善される。
【0037】また、チョークコイルLの小型化が可能と
なった原因については、次のように説明される。このよ
うな昇圧型DC−DCコンバータAにおいては、一般に
直流入力電圧VINとチョークコイルLの出力電圧VN2=
VIN+VL との関係は次式で表わされることが知られて
いる。
なった原因については、次のように説明される。このよ
うな昇圧型DC−DCコンバータAにおいては、一般に
直流入力電圧VINとチョークコイルLの出力電圧VN2=
VIN+VL との関係は次式で表わされることが知られて
いる。
【0038】
【数2】
【0039】また、チョークコイルLに流れる電流IL
については次式で表わされる。
については次式で表わされる。
【0040】
【数3】
【0041】一方、上述の条件(直流入力電圧VN1=5
V一定,出力電圧VOUT =40V一定)では、本実施例
の昇圧型DC−DCコンバータAにおけるチョークコイ
ルLおよびトランジスタQN による昇圧比VN2/VINが
20V/5V=4であるのに対し、従来の昇圧型DC−
DCコンバータJにおけるチョークコイルLおよびトラ
ンジスタQN による昇圧比VN2/VINは20V/5V=
8になっている。
V一定,出力電圧VOUT =40V一定)では、本実施例
の昇圧型DC−DCコンバータAにおけるチョークコイ
ルLおよびトランジスタQN による昇圧比VN2/VINが
20V/5V=4であるのに対し、従来の昇圧型DC−
DCコンバータJにおけるチョークコイルLおよびトラ
ンジスタQN による昇圧比VN2/VINは20V/5V=
8になっている。
【0042】式(4)より昇圧比VN2/VINが8から4
に変わると、デューティー比Dが0.875から0.7
5に変わり、トランジスタQN のオン時間tONが6/7
になることがわかる。また、式(5)よりオン時間tON
が6/7になるとチョークコイルLに流れる電流IL も
6/7になることがわかる。
に変わると、デューティー比Dが0.875から0.7
5に変わり、トランジスタQN のオン時間tONが6/7
になることがわかる。また、式(5)よりオン時間tON
が6/7になるとチョークコイルLに流れる電流IL も
6/7になることがわかる。
【0043】したがって、本実施例の昇圧型DC−DC
コンバータAでは、従来の昇圧型DC−DCコンバータ
Jに比べ、直流重畳特性が劣り、巻線が細く、直流抵抗
が大きな小型のチョークコイルLを用いることができ
る。
コンバータAでは、従来の昇圧型DC−DCコンバータ
Jに比べ、直流重畳特性が劣り、巻線が細く、直流抵抗
が大きな小型のチョークコイルLを用いることができ
る。
【0044】図8はこの発明の他の実施例による昇圧型
DC−DCコンバータBの構成およびその使用状態を示
す回路図である。この昇圧型DC−DCコンバータB
は、図1に示した昇圧型DC−DCコンバータAにダイ
オードD4 ,D5 およびコンデンサC4 ,C5 を付加し
たものである。すなわち、ノードN4 にダイオードD4
のアノードを接続し、ダイオードD4 のカソードをノー
ドN5 およびコンデンサC5 を介してノードN3 に接続
している。また、ノードN5 にダイオードD5 のアノー
ドを接続し、ダイオードD5 のカソードをノードN6 お
よびコンデンサC 4 を介して他方入力端子TIN2 に接続
し、コンデンサC4 の両端子に出力端子T OUT1,TOUT2
を接続している。ダイオードD1 〜D5 およびコンデン
サC1 〜C 5 は昇圧比が3倍の昇圧回路Uを構成してい
る。制御回路Sは、オペアンプOPによってノードN6
の電圧VN6と基準電圧VRFとの差を検出し、その検出結
果に応じてトランジスタQP のオン時間tONの比を制御
する。
DC−DCコンバータBの構成およびその使用状態を示
す回路図である。この昇圧型DC−DCコンバータB
は、図1に示した昇圧型DC−DCコンバータAにダイ
オードD4 ,D5 およびコンデンサC4 ,C5 を付加し
たものである。すなわち、ノードN4 にダイオードD4
のアノードを接続し、ダイオードD4 のカソードをノー
ドN5 およびコンデンサC5 を介してノードN3 に接続
している。また、ノードN5 にダイオードD5 のアノー
ドを接続し、ダイオードD5 のカソードをノードN6 お
よびコンデンサC 4 を介して他方入力端子TIN2 に接続
し、コンデンサC4 の両端子に出力端子T OUT1,TOUT2
を接続している。ダイオードD1 〜D5 およびコンデン
サC1 〜C 5 は昇圧比が3倍の昇圧回路Uを構成してい
る。制御回路Sは、オペアンプOPによってノードN6
の電圧VN6と基準電圧VRFとの差を検出し、その検出結
果に応じてトランジスタQP のオン時間tONの比を制御
する。
【0045】この昇圧型DC−DCコンバータBにあっ
ては、昇圧型DC−DCコンバータAと同様、ノードN
2 の電圧VN2は直流入力電圧VINにチョークコイルLに
発生する電圧VL を重畳した電圧V1 =VIN+VL とな
り、ノードN4 の電圧VN4は2V1 となり、コンデンサ
C3 の端子間電圧はV1 となる。トランジスタQN がオ
ンされたとき、ノードN4 の電圧VN4によりコンデンサ
C3 ,C5 が充電され、コンデンサC5 の端子間電圧は
V1 となる。トランジスタQN がオフしたときコンデン
サC1 ,C3 ,C5 の端子間電圧の総和3V1 がダイオ
ードD5 およびコンデンサC4 に印加される。したがっ
て、出力電圧VOUT は3V1 一定となる。
ては、昇圧型DC−DCコンバータAと同様、ノードN
2 の電圧VN2は直流入力電圧VINにチョークコイルLに
発生する電圧VL を重畳した電圧V1 =VIN+VL とな
り、ノードN4 の電圧VN4は2V1 となり、コンデンサ
C3 の端子間電圧はV1 となる。トランジスタQN がオ
ンされたとき、ノードN4 の電圧VN4によりコンデンサ
C3 ,C5 が充電され、コンデンサC5 の端子間電圧は
V1 となる。トランジスタQN がオフしたときコンデン
サC1 ,C3 ,C5 の端子間電圧の総和3V1 がダイオ
ードD5 およびコンデンサC4 に印加される。したがっ
て、出力電圧VOUT は3V1 一定となる。
【0046】この実施例においては、直流入力電圧VIN
とチョークコイルLに発生する電圧VL の重畳電圧V1
=VIN+VL を昇圧回路Uで3倍に昇圧するので、チョ
ークコイルLおよびトランジスタQN にかかる負担を一
層小さくすることができる。
とチョークコイルLに発生する電圧VL の重畳電圧V1
=VIN+VL を昇圧回路Uで3倍に昇圧するので、チョ
ークコイルLおよびトランジスタQN にかかる負担を一
層小さくすることができる。
【0047】図9は、この発明のさらに他の実施例によ
る昇圧多出力型DC−DCコンバータCの構成およびそ
の使用状態を示す回路図である。この昇圧多出力型DC
−DCコンバータCは、従来の昇圧型DC−DCコンバ
ータJのNPNトランジスタQN のコレクタ−エミッタ
間にN個の昇圧回路U1 〜UN を並列に接続したもので
ある。昇圧回路Ui (ただし、i=1〜Nの整数であ
る。)は、図1に示した昇圧型DC−DCコンバータA
の昇圧回路Uと同様、3つのダイオードDi1,D i2,D
i3と3つのコンデンサCi1,Ci2,Ci3を含む。
る昇圧多出力型DC−DCコンバータCの構成およびそ
の使用状態を示す回路図である。この昇圧多出力型DC
−DCコンバータCは、従来の昇圧型DC−DCコンバ
ータJのNPNトランジスタQN のコレクタ−エミッタ
間にN個の昇圧回路U1 〜UN を並列に接続したもので
ある。昇圧回路Ui (ただし、i=1〜Nの整数であ
る。)は、図1に示した昇圧型DC−DCコンバータA
の昇圧回路Uと同様、3つのダイオードDi1,D i2,D
i3と3つのコンデンサCi1,Ci2,Ci3を含む。
【0048】この実施例においては、図19で示した昇
圧多出力型DC−DCコンバータKのように出力ごとに
トランジスタQN 、チョークコイルLおよび制御回路S
を設ける必要がないので、回路の薄型化、小面積化およ
び低コスト化を図ることができる。
圧多出力型DC−DCコンバータKのように出力ごとに
トランジスタQN 、チョークコイルLおよび制御回路S
を設ける必要がないので、回路の薄型化、小面積化およ
び低コスト化を図ることができる。
【0049】図10はこの発明のさらに他の実施例によ
る昇圧多出力型DC−DCコンバータDの構成およびそ
の使用状態を示す回路図である。この昇圧多出力型DC
−DCコンバータDは、図18で示した従来の昇圧型D
C−DCコンバータJのトランジスタQN のコレクタ−
エミッタ間に、N個の昇圧回路U1 〜UN が直列に接続
された昇圧回路Uを接続したものである。ただし、昇圧
回路Ui と昇圧回路U i+1 の間でダイオードDi3および
コンデンサCi2が共用されている。トランジスタQN が
オンしたときコンデンサCi3が充電され、各コンデンサ
Ci3の端子間電圧はV1 となる。トランジスタQN がオ
フしたときN+1個のコンデンサC11,C13〜CN3の端
子間電圧の総和(N+1)V1 がダイオードDN3および
コンデンサCN2に印加される。したがって、出力電圧V
OUT1は(N+1)V1 となる。
る昇圧多出力型DC−DCコンバータDの構成およびそ
の使用状態を示す回路図である。この昇圧多出力型DC
−DCコンバータDは、図18で示した従来の昇圧型D
C−DCコンバータJのトランジスタQN のコレクタ−
エミッタ間に、N個の昇圧回路U1 〜UN が直列に接続
された昇圧回路Uを接続したものである。ただし、昇圧
回路Ui と昇圧回路U i+1 の間でダイオードDi3および
コンデンサCi2が共用されている。トランジスタQN が
オンしたときコンデンサCi3が充電され、各コンデンサ
Ci3の端子間電圧はV1 となる。トランジスタQN がオ
フしたときN+1個のコンデンサC11,C13〜CN3の端
子間電圧の総和(N+1)V1 がダイオードDN3および
コンデンサCN2に印加される。したがって、出力電圧V
OUT1は(N+1)V1 となる。
【0050】図11はこの発明のさらに他の実施例によ
る昇圧反転型DC−DCコンバータEの構成およびその
使用状態を示す回路図である。この昇圧反転型DC−D
CコンバータEにあっては、一方入力端子TIN1 にPN
PトランジスタQP のエミッタが接続されており、PN
PトランジスタQP のコレクタはノードN1 およびチョ
ークコイルLを介して他方入力端子TIN2 に接続されて
いる。また、入力端子TIN1 ,TIN2 間には入力コンデ
ンサCINが接続されている。
る昇圧反転型DC−DCコンバータEの構成およびその
使用状態を示す回路図である。この昇圧反転型DC−D
CコンバータEにあっては、一方入力端子TIN1 にPN
PトランジスタQP のエミッタが接続されており、PN
PトランジスタQP のコレクタはノードN1 およびチョ
ークコイルLを介して他方入力端子TIN2 に接続されて
いる。また、入力端子TIN1 ,TIN2 間には入力コンデ
ンサCINが接続されている。
【0051】チョークコイルLの両端子間には昇圧比が
2倍の昇圧回路Wが接続されている。昇圧回路Wは3つ
のダイオードD1 ,D2 ,D3 と3つのコンデンサ
C1 ,C 2 ,C3 を含む。ダイオードD1 のカソードは
ノードN1 に接続されており、そのアノードはノードN
2 およびコンデンサC1 を介して他方入力端子TIN2 に
接続されている。ダイオードD2 のカソードはノードN
2 に接続されており、そのアノードはノードN3 および
コンデンサC3 を介してノードN1 に接続されている。
ダイオードD3 のカソードはノードN3 に接続されてお
り、そのアノードはノードN4 およびコンデンサC2 を
介して他方入力端子TIN2 に接続されている。コンデン
サC2 の両端子に出力端子TOUT1,TOUT2が接続されて
いる。制御回路Sは、誤差増幅器E/Aによって直流出
力電圧VOUT と基準電圧VREF との差を検出し、その検
出結果に応じてトランジスタQN のオン時間の比を変化
させ、直流出力電圧VOUT を安定化させる。
2倍の昇圧回路Wが接続されている。昇圧回路Wは3つ
のダイオードD1 ,D2 ,D3 と3つのコンデンサ
C1 ,C 2 ,C3 を含む。ダイオードD1 のカソードは
ノードN1 に接続されており、そのアノードはノードN
2 およびコンデンサC1 を介して他方入力端子TIN2 に
接続されている。ダイオードD2 のカソードはノードN
2 に接続されており、そのアノードはノードN3 および
コンデンサC3 を介してノードN1 に接続されている。
ダイオードD3 のカソードはノードN3 に接続されてお
り、そのアノードはノードN4 およびコンデンサC2 を
介して他方入力端子TIN2 に接続されている。コンデン
サC2 の両端子に出力端子TOUT1,TOUT2が接続されて
いる。制御回路Sは、誤差増幅器E/Aによって直流出
力電圧VOUT と基準電圧VREF との差を検出し、その検
出結果に応じてトランジスタQN のオン時間の比を変化
させ、直流出力電圧VOUT を安定化させる。
【0052】図12は反転昇圧型DC−DCコンバータ
Eの動作を示すタイムチャートであって、特に、図12
(a)はノードN2 の電圧VN2とノードN4 の電圧VN4
を示し、図12(b)はノードN1 の電圧VN1とノード
N3 の電圧VN3を示している。制御回路Sによってトラ
ンジスタQP がオンされている場合は、トランジスタQ
P およびチョークコイルLに電流が流れ、チョークコイ
ルLに電磁エネルギーが蓄えられる。トランジスタQP
がオフされると、チョークコイルLに逆起電力が発生
し、ノードN1 の電圧VN1は逆起電力による電圧−VL
となる。ノードN 1 の電圧VN1はダイオードD1 および
コンデンサC1 によって整流および平滑される。したが
って、ノードN2 の電圧VN2は−VL 一定となる。ま
た、トランジスタQP がオン状態にあるとき直流入力電
圧VINからトランジスタQP 、コンデンサC3 、ダイオ
ードD2 、コンデンサC1 に至る経路で電流が流れ、コ
ンデンサC3 が充電される。コンデンサC3 の端子間電
圧は、ノードN2 の電圧VN2とノードN1 の電圧VN1の
差VIN−VL となる。さらに、トランジスタQP がオフ
すると、コンデンサC1 の端子間電圧−VL にコンデン
サC3 の端子間電圧VIN−VL が加算された電圧VIN−
2VL がノードN3 に印加される。ノードN3 の電圧V
N3はダイオードD3 およびコンデンサC2 によって整流
および平滑化される。したがって、ノードN4 の電圧V
N4すなわち出力電圧VOUT はVIN−2VL一定となる。
Eの動作を示すタイムチャートであって、特に、図12
(a)はノードN2 の電圧VN2とノードN4 の電圧VN4
を示し、図12(b)はノードN1 の電圧VN1とノード
N3 の電圧VN3を示している。制御回路Sによってトラ
ンジスタQP がオンされている場合は、トランジスタQ
P およびチョークコイルLに電流が流れ、チョークコイ
ルLに電磁エネルギーが蓄えられる。トランジスタQP
がオフされると、チョークコイルLに逆起電力が発生
し、ノードN1 の電圧VN1は逆起電力による電圧−VL
となる。ノードN 1 の電圧VN1はダイオードD1 および
コンデンサC1 によって整流および平滑される。したが
って、ノードN2 の電圧VN2は−VL 一定となる。ま
た、トランジスタQP がオン状態にあるとき直流入力電
圧VINからトランジスタQP 、コンデンサC3 、ダイオ
ードD2 、コンデンサC1 に至る経路で電流が流れ、コ
ンデンサC3 が充電される。コンデンサC3 の端子間電
圧は、ノードN2 の電圧VN2とノードN1 の電圧VN1の
差VIN−VL となる。さらに、トランジスタQP がオフ
すると、コンデンサC1 の端子間電圧−VL にコンデン
サC3 の端子間電圧VIN−VL が加算された電圧VIN−
2VL がノードN3 に印加される。ノードN3 の電圧V
N3はダイオードD3 およびコンデンサC2 によって整流
および平滑化される。したがって、ノードN4 の電圧V
N4すなわち出力電圧VOUT はVIN−2VL一定となる。
【0053】図13はこの実施例の反転昇圧型DC−D
CコンバータEの電力効率ηと図21に示した従来の反
転昇圧型DC−DCコンバータXの電力効率ηとを比較
した図である。ただし、入力電圧VIN=5V一定、出力
電圧VOUT =−25V一定、出力電圧I0 =5mA〜4
0mAの条件下で比較した。○印は本実施例の反転昇圧
型DC−DCコンバータEの電力効率ηを示し、□印は
従来の反転昇圧型DC−DCコンバータXの電力効率η
を示している。図からわかるように、本実施例のコンバ
ータEの方が従来のコンバータXよりも明らかに電力効
率ηが高かった。たとえば出力電流I0 =40mAの条
件下では、従来のコンバータXの電力効率ηが60%程
度であったのに対し、本実施例のコンバータEの電力効
率ηは従来より10〜12%アップした72%程度であ
った。
CコンバータEの電力効率ηと図21に示した従来の反
転昇圧型DC−DCコンバータXの電力効率ηとを比較
した図である。ただし、入力電圧VIN=5V一定、出力
電圧VOUT =−25V一定、出力電圧I0 =5mA〜4
0mAの条件下で比較した。○印は本実施例の反転昇圧
型DC−DCコンバータEの電力効率ηを示し、□印は
従来の反転昇圧型DC−DCコンバータXの電力効率η
を示している。図からわかるように、本実施例のコンバ
ータEの方が従来のコンバータXよりも明らかに電力効
率ηが高かった。たとえば出力電流I0 =40mAの条
件下では、従来のコンバータXの電力効率ηが60%程
度であったのに対し、本実施例のコンバータEの電力効
率ηは従来より10〜12%アップした72%程度であ
った。
【0054】電力効率ηにこのような差が生じる原因は
図6および図7で説明したのと同様である。すなわち、
電力損失Pの大部分はトランジスタQP のスイッチング
時にトランジスタQP 自体で生じる。そして、その電力
損失Pの大きさはトランジスタQP のコレクタ−エミッ
タ間電圧VCEとコレクタ電流IC の積で決まる。図14
は本実施例のコンバータEと従来のコンバータXのコレ
クタ−エミッタ間電圧VCEとコレクタ電流IC を比較し
た図である。図からわかるように、本実施例のコンバー
タEのコレクタ−エミッタ間電圧VCE=VIN−VL は従
来のコンバータXのコレクタ−エミッタ間電圧VCE=V
IN−2VL の半分程度になっている。したがって、本実
施例のコンバータEにおいては、電力損失Pが従来より
大幅に小さくなっており、電力効率ηが改善されている
のである。
図6および図7で説明したのと同様である。すなわち、
電力損失Pの大部分はトランジスタQP のスイッチング
時にトランジスタQP 自体で生じる。そして、その電力
損失Pの大きさはトランジスタQP のコレクタ−エミッ
タ間電圧VCEとコレクタ電流IC の積で決まる。図14
は本実施例のコンバータEと従来のコンバータXのコレ
クタ−エミッタ間電圧VCEとコレクタ電流IC を比較し
た図である。図からわかるように、本実施例のコンバー
タEのコレクタ−エミッタ間電圧VCE=VIN−VL は従
来のコンバータXのコレクタ−エミッタ間電圧VCE=V
IN−2VL の半分程度になっている。したがって、本実
施例のコンバータEにおいては、電力損失Pが従来より
大幅に小さくなっており、電力効率ηが改善されている
のである。
【0055】次に、チョークコイルLに流れる電流IL
について考察する。このような反転昇圧型DC−DCコ
ンバータEにおいては、一般に直流入力電圧VINとチョ
ークコイルLの出力電圧VN2=VIN−VL との関係は次
式で表わされることが知られている。
について考察する。このような反転昇圧型DC−DCコ
ンバータEにおいては、一般に直流入力電圧VINとチョ
ークコイルLの出力電圧VN2=VIN−VL との関係は次
式で表わされることが知られている。
【0056】
【数4】
【0057】また、チョークコイルLに流れる電流IL
については次式で表わされる。
については次式で表わされる。
【0058】
【数5】
【0059】一方、上述の条件(直流入力電圧VIN=5
V、直流出力電圧VOUT =−25V)では、本実施例の
コンバータEにおけるチョークコイルLおよびトランジ
スタQP による昇圧比VN2/VINが12.5V/5V=
2.5であるのに対し、従来のコンバータXにおける昇
圧比VN2/VINは25V/5V=5になっている。
V、直流出力電圧VOUT =−25V)では、本実施例の
コンバータEにおけるチョークコイルLおよびトランジ
スタQP による昇圧比VN2/VINが12.5V/5V=
2.5であるのに対し、従来のコンバータXにおける昇
圧比VN2/VINは25V/5V=5になっている。
【0060】式(6)より昇圧比VN2/VINが5から
2.5に変わると、デューティー比Dが5/7から5/
6に変わり、トランジスタQN のオン時間tONが6/7
になることがわかる。また、式(7)よりオン時間tON
が6/7になるとチョークコイルLに流れる電流IL も
6/7になることがわかる。
2.5に変わると、デューティー比Dが5/7から5/
6に変わり、トランジスタQN のオン時間tONが6/7
になることがわかる。また、式(7)よりオン時間tON
が6/7になるとチョークコイルLに流れる電流IL も
6/7になることがわかる。
【0061】したがって、本実施例のコンバータEで
は、従来のコンバータXに比べ、直流重畳特性が劣り、
直流抵抗の大きな小型のチョークコイルLを用いること
が可能となる。図15はこの発明のさらに他の実施例に
よる反転昇圧型DC−DCコンバータFの構成およびそ
の使用状態を示す回路図である。この反転昇圧型DC−
DCコンバータFは、図11で示した反転昇圧型DC−
DCコンバータEにダイオードD4 ,D5 およびコンデ
ンサC4 ,C5 を付加したものである。すなわち、ノー
ドN4 にダイオードD4 のカソードを接続し、ダイオー
ドD4 のアノードをノードN5 およびコンデンサC5 を
介してノードN3 に接続している。また、ノードN5 に
ダイオードD5 のカソードを接続し、ダイオードD5 の
アノードをノードN6 およびコンデンサC4 を介して他
方入力端子TIN2 に接続し、コンデンサC 4 に出力端子
TOUT1,TOUT2を接続している。ダイオードD1 〜D5
およびコンデンサC1 〜C5 は昇圧比が3倍の昇圧回路
Wを構成している。制御回路Sは、オペアンプOPによ
ってノードN6 の電圧VN6と基準電圧VRFとの差を検出
し、その検出結果に応じてトランジスタQP のオン時間
tONの比を制御する。
は、従来のコンバータXに比べ、直流重畳特性が劣り、
直流抵抗の大きな小型のチョークコイルLを用いること
が可能となる。図15はこの発明のさらに他の実施例に
よる反転昇圧型DC−DCコンバータFの構成およびそ
の使用状態を示す回路図である。この反転昇圧型DC−
DCコンバータFは、図11で示した反転昇圧型DC−
DCコンバータEにダイオードD4 ,D5 およびコンデ
ンサC4 ,C5 を付加したものである。すなわち、ノー
ドN4 にダイオードD4 のカソードを接続し、ダイオー
ドD4 のアノードをノードN5 およびコンデンサC5 を
介してノードN3 に接続している。また、ノードN5 に
ダイオードD5 のカソードを接続し、ダイオードD5 の
アノードをノードN6 およびコンデンサC4 を介して他
方入力端子TIN2 に接続し、コンデンサC 4 に出力端子
TOUT1,TOUT2を接続している。ダイオードD1 〜D5
およびコンデンサC1 〜C5 は昇圧比が3倍の昇圧回路
Wを構成している。制御回路Sは、オペアンプOPによ
ってノードN6 の電圧VN6と基準電圧VRFとの差を検出
し、その検出結果に応じてトランジスタQP のオン時間
tONの比を制御する。
【0062】この反転昇圧型DC−DCコンバータFに
あっては、図11の反転昇圧型DC−DCコンバータE
で説明したように、ノードN2 の電圧VN2はVIN−VL
となり、ノードN4 の電圧VN4はVIN−2VL となり、
コンデンサC3 の端子間電圧は−VL となる。トランジ
スタQP がオンされたとき、直流入力電圧VINからトラ
ンジスタQP 、コンデンサC3 ,C5 、ダイオード
D4 、コンデンサC2 に至る経路で電流が流れ、コンデ
ンサC5 が充電され、その端子間電圧は−VL となる。
次いで、トランジスタQP がオフされると、コンデンサ
C1 ,C3 ,C5 の電圧の和VIN−3VL がダイオード
D5 およびコンデンサC4 に印加される。したがって、
ノードN6 の電圧VN6すなわち出力電圧VOUT はVIN−
3VL 一定となる。
あっては、図11の反転昇圧型DC−DCコンバータE
で説明したように、ノードN2 の電圧VN2はVIN−VL
となり、ノードN4 の電圧VN4はVIN−2VL となり、
コンデンサC3 の端子間電圧は−VL となる。トランジ
スタQP がオンされたとき、直流入力電圧VINからトラ
ンジスタQP 、コンデンサC3 ,C5 、ダイオード
D4 、コンデンサC2 に至る経路で電流が流れ、コンデ
ンサC5 が充電され、その端子間電圧は−VL となる。
次いで、トランジスタQP がオフされると、コンデンサ
C1 ,C3 ,C5 の電圧の和VIN−3VL がダイオード
D5 およびコンデンサC4 に印加される。したがって、
ノードN6 の電圧VN6すなわち出力電圧VOUT はVIN−
3VL 一定となる。
【0063】この実施例においては、チョークコイルL
に発生する電圧−VL を昇圧回路Wで3倍に昇圧するの
で、チョークコイルLおよびトランジスタQP にかかる
負担を一層小さくすることができる。
に発生する電圧−VL を昇圧回路Wで3倍に昇圧するの
で、チョークコイルLおよびトランジスタQP にかかる
負担を一層小さくすることができる。
【0064】図16はこの発明のさらに他の実施例によ
る反転昇圧多出力型DC−DCコンバータGの構成およ
びその使用状態を示す回路図である。この反転昇圧多出
力型DC−DCコンバータGは、図21で示した反転昇
圧型DC−DCコンバータXのチョークコイルLの端子
間にN個の昇圧回路W1 〜WN を並列に接続したもので
ある。各昇圧回路Wi (ただし、i=1〜Nの整数であ
る)は、3つのダイオードDi1,Di2,Di3と3つのコ
ンデンサCi1,Ci2,Ci3を含む。
る反転昇圧多出力型DC−DCコンバータGの構成およ
びその使用状態を示す回路図である。この反転昇圧多出
力型DC−DCコンバータGは、図21で示した反転昇
圧型DC−DCコンバータXのチョークコイルLの端子
間にN個の昇圧回路W1 〜WN を並列に接続したもので
ある。各昇圧回路Wi (ただし、i=1〜Nの整数であ
る)は、3つのダイオードDi1,Di2,Di3と3つのコ
ンデンサCi1,Ci2,Ci3を含む。
【0065】この実施例によれば、1つの直流電源から
N+1個の直流電圧VOUT 〜VOUTNを供給することがで
きる。また、図22で示したコンバータYのように出力
ごとにチョークコイルL、トランジスタQP および制御
回路Sを設けたり、図23に示したコンバータZのよう
に大型のトランスTRを設ける必要がないので、回路の
薄型化、小面積化および低コスト化を図ることができ
る。
N+1個の直流電圧VOUT 〜VOUTNを供給することがで
きる。また、図22で示したコンバータYのように出力
ごとにチョークコイルL、トランジスタQP および制御
回路Sを設けたり、図23に示したコンバータZのよう
に大型のトランスTRを設ける必要がないので、回路の
薄型化、小面積化および低コスト化を図ることができ
る。
【0066】図17はこの発明のさらの他の実施例によ
る反転昇圧多出力型DC−DCコンバータHの構成およ
びその使用状態を示す回路図である。この反転昇圧多出
力型DC−DCコンバータHは、N個の昇圧回路W1 〜
WN が直列に接続された昇圧回路Wを、図21に示した
反転昇圧型DC−DCコンバータXのチョークコイルL
の端子間に接続したものである。ただし、昇圧回路Wi
と昇圧回路Wi+1 の間でダイオードDi3およびコンデン
サCi2が共用されている。トランジスタQP がオンした
ときコンデンサCi3が充電され、その端子間電圧は−V
L となる。トランジスタQP がオフしたとき、N+1個
のコンデンサC11,C13〜CN3の端子電圧の総和VIN−
(N+1)VL がダイオードDN3およびコンデンサCN2
に印加される。したがって、出力電圧VOUT1はVIN−
(N+1)VL 一定となる。
る反転昇圧多出力型DC−DCコンバータHの構成およ
びその使用状態を示す回路図である。この反転昇圧多出
力型DC−DCコンバータHは、N個の昇圧回路W1 〜
WN が直列に接続された昇圧回路Wを、図21に示した
反転昇圧型DC−DCコンバータXのチョークコイルL
の端子間に接続したものである。ただし、昇圧回路Wi
と昇圧回路Wi+1 の間でダイオードDi3およびコンデン
サCi2が共用されている。トランジスタQP がオンした
ときコンデンサCi3が充電され、その端子間電圧は−V
L となる。トランジスタQP がオフしたとき、N+1個
のコンデンサC11,C13〜CN3の端子電圧の総和VIN−
(N+1)VL がダイオードDN3およびコンデンサCN2
に印加される。したがって、出力電圧VOUT1はVIN−
(N+1)VL 一定となる。
【0067】
【発明の効果】以上のように、この発明によれば、スイ
ッチング素子のスイッチングに応じてチョークコイルに
発生する電圧および直流入力電圧の重畳電圧を整流、平
滑および昇圧する昇圧回路を設けたので、昇圧回路がな
かった従来に比べ同じ直流電圧を出力する場合に、スイ
ッチング素子やチョークコイルにかかる負担を小さくす
ることができる。したがって、スイッチング素子および
チョークコイルの小型化および低価格化を図るととも
に、電力効率の改善を図ることができる。
ッチング素子のスイッチングに応じてチョークコイルに
発生する電圧および直流入力電圧の重畳電圧を整流、平
滑および昇圧する昇圧回路を設けたので、昇圧回路がな
かった従来に比べ同じ直流電圧を出力する場合に、スイ
ッチング素子やチョークコイルにかかる負担を小さくす
ることができる。したがって、スイッチング素子および
チョークコイルの小型化および低価格化を図るととも
に、電力効率の改善を図ることができる。
【0068】また、多出力化する場合でも、ダイオード
およびコンデンサを含む昇圧回路を複数設ければよく、
従来のように多出力型のトランスを使用したり出力ごと
にチョークコイル等を設ける必要がないので、回路の薄
型化、小面積化および低コスト化を図ることができる。
およびコンデンサを含む昇圧回路を複数設ければよく、
従来のように多出力型のトランスを使用したり出力ごと
にチョークコイル等を設ける必要がないので、回路の薄
型化、小面積化および低コスト化を図ることができる。
【図1】この発明の一実施例による昇圧型DC−DCコ
ンバータの構成およびその使用状態を示す回路図であ
る。
ンバータの構成およびその使用状態を示す回路図であ
る。
【図2】図1に示した昇圧型DC−DCコンバータの動
作を示すタイムチャートである。
作を示すタイムチャートである。
【図3】図1に示した昇圧型DC−DCコンバータの電
力効率ηと従来の昇圧型DC−DCコンバータの電力効
率ηを比較した図である。
力効率ηと従来の昇圧型DC−DCコンバータの電力効
率ηを比較した図である。
【図4】チョークコイルの形状を示す図である。
【図5】他のチョークコイルの形状を示す図である。
【図6】トランジスタのスイッチング時における電力損
失Pを説明するための図である。
失Pを説明するための図である。
【図7】(a)は図1に示した昇圧型DC−DCコンバ
ータのトランジスタのコレクタ−エミッタ間電圧VCEお
よびコレクタ電流IC を示す図、(b)は従来の昇圧型
DC−DCコンバータのトランジスタのコレクタ−エミ
ッタ間電圧VCEおよびコレクタ電流IC を示す図であ
る。
ータのトランジスタのコレクタ−エミッタ間電圧VCEお
よびコレクタ電流IC を示す図、(b)は従来の昇圧型
DC−DCコンバータのトランジスタのコレクタ−エミ
ッタ間電圧VCEおよびコレクタ電流IC を示す図であ
る。
【図8】この発明の他の実施例による昇圧型DC−DC
コンバータの構成およびその使用状態を示す回路図であ
る。
コンバータの構成およびその使用状態を示す回路図であ
る。
【図9】この発明のさらに他の実施例による昇圧多出力
型DC−DCコンバータの構成およびその使用状態を示
す回路図である。
型DC−DCコンバータの構成およびその使用状態を示
す回路図である。
【図10】この発明のさらに他の実施例による昇圧多出
力型DC−DCコンバータの構成およびその使用状態を
示す回路図である。
力型DC−DCコンバータの構成およびその使用状態を
示す回路図である。
【図11】この発明のさらに他の実施例による反転昇圧
型DC−DCコンバータの構成およびその使用状態を示
す回路図である。
型DC−DCコンバータの構成およびその使用状態を示
す回路図である。
【図12】図11に示した反転昇圧型DC−DCコンバ
ータの動作を示すタイムチャートである。
ータの動作を示すタイムチャートである。
【図13】図11に示した反転昇圧型DC−DCコンバ
ータの電力効率ηと従来の反転昇圧型DC−DCコンバ
ータの電力効率ηとを比較した図である。
ータの電力効率ηと従来の反転昇圧型DC−DCコンバ
ータの電力効率ηとを比較した図である。
【図14】(a)は図11に示した反転昇圧型DC−D
Cコンバータのトランジスタのコレクタ−エミッタ間電
圧VCEおよびコレクタ電流IC を示す波形図、(b)は
従来の反転昇圧型DC−DCコンバータのトランジスタ
のコレクタ−エミッタ間電圧VCEおよびコレクタ電流I
C を示す波形図である。
Cコンバータのトランジスタのコレクタ−エミッタ間電
圧VCEおよびコレクタ電流IC を示す波形図、(b)は
従来の反転昇圧型DC−DCコンバータのトランジスタ
のコレクタ−エミッタ間電圧VCEおよびコレクタ電流I
C を示す波形図である。
【図15】この発明のさらに他の実施例による反転昇圧
型DC−DCコンバータの構成およびその使用状態を示
す回路図である。
型DC−DCコンバータの構成およびその使用状態を示
す回路図である。
【図16】この発明のさらに他の実施例による反転昇圧
多出力型DC−DCコンバータの構成およびその使用状
態を示す回路図である。
多出力型DC−DCコンバータの構成およびその使用状
態を示す回路図である。
【図17】この発明のさらに他の実施例による反転昇圧
多出力型DC−DCコンバータの構成およびその使用状
態を示す回路図である。
多出力型DC−DCコンバータの構成およびその使用状
態を示す回路図である。
【図18】従来の昇圧型DC−DCコンバータの構成お
よびその使用状態を示す回路図である。
よびその使用状態を示す回路図である。
【図19】従来の昇圧多出力型DC−DCコンバータの
構成およびその使用状態を示す回路図である。
構成およびその使用状態を示す回路図である。
【図20】従来の昇圧多出力型DC−DCコンバータの
構成およびその使用状態を示す回路図である。
構成およびその使用状態を示す回路図である。
【図21】従来の反転昇圧型DC−DCコンバータの構
成およびその使用状態を示す回路図である。
成およびその使用状態を示す回路図である。
【図22】従来の反転昇圧多出力型DC−DCコンバー
タの構成およびその使用状態を示す回路図である。
タの構成およびその使用状態を示す回路図である。
【図23】従来の反転昇圧多出力型DC−DCコンバー
タの構成およびその使用状態を示す回路図である。
タの構成およびその使用状態を示す回路図である。
VIN 直流入力電圧 TIN 入力端子 CIN 入力コンデンサ L チョークコイル QP ,QN トランジスタ D ダイオード C コンデンサ U,W 昇圧回路 TOUT 出力端子 RL 負荷抵抗 VOUT 直流出力電圧 A,B 昇圧型DC−DCコンバータ C,D 昇圧多出力型DC−DCコンバータ E,F 反転昇圧型DC−DCコンバータ G,H 反転昇圧多出力型DC−DCコンバータ
Claims (5)
- 【請求項1】 直流入力電圧が印加されるスイッチング
素子およびチョークコイルの直列回路と、 前記スイッチング素子のスイッチングに応じて前記チョ
ークコイルに発生する電圧および前記直流入力電圧の重
畳電圧を整流、平滑および昇圧して出力する昇圧回路と
を含むDC−DCコンバータであって、 前記昇圧回路は、 前記スイッチング素子またはチョークコイルに並列に接
続される第1のダイオードおよび第1のコンデンサの直
列回路と、 前記第1のコンデンサに並列に接続される第2のダイオ
ード、第3のダイオードおよび第2のコンデンサの直列
回路と、 前記第1および第2のダイオードの直列回路と並列に接
続される第3のコンデンサと、 前記第2のコンデンサに並列に接続される出力端子とを
含むことを特徴とする、DC−DCコンバータ。 - 【請求項2】 前記昇圧回路は、前記直流入力電圧と同
極性の直流電圧を出力することを特徴とする、請求項1
に記載のDC−DCコンバータ。 - 【請求項3】 前記昇圧回路は、前記直流入力電圧と逆
極性の直流電圧を出力することを特徴とする、請求項1
に記載のDC−DCコンバータ。 - 【請求項4】 前記昇圧回路が複数並列に設けられてい
ることを特徴とする、請求項1ないし3のいずれかに記
載のDC−DCコンバータ。 - 【請求項5】 前記昇圧回路が複数直列に設けられてい
ることを特徴とする、請求項1ないし3のいずれかに記
載のDC−DCコンバータ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25998893A JPH07123702A (ja) | 1993-10-18 | 1993-10-18 | Dc−dcコンバータ |
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JP25998893A JPH07123702A (ja) | 1993-10-18 | 1993-10-18 | Dc−dcコンバータ |
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JPH07123702A true JPH07123702A (ja) | 1995-05-12 |
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ID=17341728
Family Applications (1)
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JP (1) | JPH07123702A (ja) |
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