JP2016092196A - 配線基板 - Google Patents
配線基板 Download PDFInfo
- Publication number
- JP2016092196A JP2016092196A JP2014224596A JP2014224596A JP2016092196A JP 2016092196 A JP2016092196 A JP 2016092196A JP 2014224596 A JP2014224596 A JP 2014224596A JP 2014224596 A JP2014224596 A JP 2014224596A JP 2016092196 A JP2016092196 A JP 2016092196A
- Authority
- JP
- Japan
- Prior art keywords
- substrate body
- cavity
- electrodes
- wiring board
- back surface
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000011810 insulating material Substances 0.000 claims abstract description 10
- 239000000758 substrate Substances 0.000 claims description 132
- 239000004020 conductor Substances 0.000 claims description 33
- 239000003990 capacitor Substances 0.000 claims description 20
- 230000000149 penetrating effect Effects 0.000 claims description 8
- 230000002093 peripheral effect Effects 0.000 claims description 4
- 239000000919 ceramic Substances 0.000 abstract description 35
- 239000013078 crystal Substances 0.000 description 19
- 230000000694 effects Effects 0.000 description 12
- 229920005989 resin Polymers 0.000 description 8
- 239000011347 resin Substances 0.000 description 8
- 238000007789 sealing Methods 0.000 description 8
- 238000005219 brazing Methods 0.000 description 5
- 238000010030 laminating Methods 0.000 description 5
- 239000000463 material Substances 0.000 description 4
- 229910052802 copper Inorganic materials 0.000 description 3
- 229910052709 silver Inorganic materials 0.000 description 3
- 239000004593 Epoxy Substances 0.000 description 2
- 230000002411 adverse Effects 0.000 description 2
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 239000002241 glass-ceramic Substances 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 239000007787 solid Substances 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- PMHQVHHXPFUNSP-UHFFFAOYSA-M copper(1+);methylsulfanylmethane;bromide Chemical compound Br[Cu].CSC PMHQVHHXPFUNSP-UHFFFAOYSA-M 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- KZHJGOXRZJKJNY-UHFFFAOYSA-N dioxosilane;oxo(oxoalumanyloxy)alumane Chemical compound O=[Si]=O.O=[Si]=O.O=[Al]O[Al]=O.O=[Al]O[Al]=O.O=[Al]O[Al]=O KZHJGOXRZJKJNY-UHFFFAOYSA-N 0.000 description 1
- 239000003822 epoxy resin Substances 0.000 description 1
- 238000009499 grossing Methods 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 229910052863 mullite Inorganic materials 0.000 description 1
- 229920000647 polyepoxide Polymers 0.000 description 1
- 238000009751 slip forming Methods 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
Images
Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
Description
上記リアルタイムクロックモジュールによれば、補助電源の液漏れによるリアルタイムクロックICの精度低下や損傷を防げると共に、当該リアルタイムクロックモジュールを小型化することも可能となる。
例えば、2つ目に搭載する電子素子が搭載不良、あるいは封止不良となった場合、既に1つ目に適正に搭載し且つ封止した電子素子も不良品となるため、コスト高になる。しかも、複数のキャビティに個別に搭載した複数の電子素子が互いに導通するため、一方の電子素子の不良により、他方の正常な電子素子まで使用できなくなる場合も生じる。更に、複数のキャビティごとの開口部を封止部材により封止するため、全体の組み立て工数が増加し且つコスト高を招来し易くなる、などという問題があった。
即ち、本発明の配線基板(請求項1)は、絶縁材からなり、平面視が矩形状の表面および裏面と、該表面と裏面との間に位置する四辺の側面とを有する基板本体と、該基板本体の表面および裏面の少なくとも一方に開口し、且つ底面とその周辺から垂設した側壁とからなるキャビティと、上記基板本体の裏面に形成された複数組の裏面電極と、上記基板本体の表面および上記キャビティの底面に形成された複数の実装用電極と、を備え配線基板であって、上記基板本体の厚み方向に沿って形成され、該基板本体の表面、あるいは上記キャビティの底面に形成された複数の実装用電極と基板本体の裏面に形成された1組の裏面電極との間を導通する第1導通経路と、上記基板本体の表面、あるいは上記キャビティの底面に形成された複数の被実装用電極と上記基板本体の裏面に形成された他の組の裏面電極との間を導通する第2導通経路とが、互いに電気的に独立している、ことを特徴とする。
(1)前記基板本体の表面や、基板本体の表面および裏面の少なくとも一方に開口したキャビティの底面に形成された複数の実装用電極に対し、それぞれ追って電子部品を個別に実装しても、個々に実装不良や性能不良の検査が確実にできる。
(2)実装される電子部品同士が互いに性能不良などの電気的な悪影響を与えないので、精度良く実装することができ且つコスト高を抑制することができる。
(3)同種または異種である複数の電子部品を同じ基板本体に実装するため、本配線基板全体の小型化も容易となる。
上記の各電子部品は、予め、電子素子を封止したものである。
また、前記基板本体は、平坦なセラミック層または樹脂層と、これらの表面側および裏面側の少なくとも一方に積層した平面視が矩形枠状のセラミック層または樹脂層とから構成される。当該基板本体には、例えば、絶縁材からなる基板本体の表面と裏面との間に複数の導通経路を併有する中継基板を適用しても良い。
更に、前記裏面電極、実装用電極、第1導通経路および第2導通経路は、前記基板本体が高温焼成セラミックからなる場合には、W、Mo、Cuなどからなり、記基板本体が低温焼成セラミックあるいは樹脂からなる場合には、Cu、Agなどからなるものが適用される。
更に、前記基板本体の表面、および前記キャビティの底面に形成された複数の被実装用電極は、それぞれ密封性を有する電子部品を実装するものである。
加えて、本発明の配線基板は、例えば、基板本体の表面、該表面に開口するキャビティの底面、および基板本体の裏面に開口するキャディの底面に、それぞれ複数の実装用電極が形成され、これらの実装用電極と、基板本体の裏面に形成された3組の複数ずつの裏面電極との間を、電気的に互いに独立した第1〜第3導通経路を介して電気的に接続した形態としても良く、同様にして、4箇所以上の実装領域と、4つ以上の導通経路とを併有する形態とすることも可能である。
これによれば、前記効果(1)〜(3)に加え、本配線基板が搭載されるプリント基板などのマザーボードの表面上に別途搭載され且つ半導体素子を実装した別の配線基板やパワーモジュールなどに対して、必要な電力を個別に供給をできる(効果(4))。
尚、前記電池やキャパシタも、予め、電子素子を封止した電子部品である。
これによれば、前記基板本体の表面における電子部品の実装領域あるいは該表面に開口する第1キャビティと、該第1キャビティの底面あるいは基板本体の裏面に開口する第2キャビティとは、平面視において互いに重複しているか、少なくとも一部が重複している。そのため、平面視における基板本体全体のサイズを抑制して、該基板本体の小型化を一層図ることができる(前記効果(3))。
尚、前記基板本体の表面における電子部品の実装領域あるいは第1キャビティは、平面視で第2キャビティの全体を一部に含んで重複する形態であっても良い。
また、前記電子素子が密止されている電子部品には、例えば、電池、電気二重層キャパシタ(蓄電池)装置、水晶振動子装置、あるいは圧電素子装置なども含まれる。
これによれば、前記効果(1)〜(3)などに加え、互いに同様な電池あるいはキャパシタ同士を実装したり、例えば、電気二重層キャパシタと圧電素子とを実装するなど、任意の組み合わせで複数の電子部品を実装できる(効果(5))。
これによれば、前記第1導通経路および第2導通経路は、前記基板本体内部の厚み方向に沿った全部を貫通するビア導体、または上記基板本体の側面の厚み方向の全部に沿って形成した側面導体により構成されている。あるいは、基板本体内部の一部を貫通するビア導体を含むか、または上記基板本体の側面の厚み方向に沿った一部に形成した側面導体を含んで形成されている。そのため、上記第1導通経路および第2導通経路を、互いに短絡させず、電気的に独立した形態として容易に形成することが可能となる。
尚、前記第1導通経路および第2導通経路は、前記ビア導体の軸方向の中間にセラミック層間に形成した内部配線層が介在した形態、あるいは、ビア導体と側面導体との間に上記内部配線層が介在した形態であっても良い。
図1は、本発明による一形態の配線基板1aを示す平面図、図2は、図1中のX−X線の矢視にほぼ沿った垂直断面図、図3は、配線基板1aの底面図、図4は、2つの電子部品24,26を実装した状態を示す概略図である。
上記配線基板1aは、図1〜図3に示すように、全体が板状で表面3および裏面4を有する基板本体2aと、該基板本体2aの表面3に開口するキャビティC1と、上記基板本体2aの裏面4に形成された2組で複数ずつの裏面電極8,9と、上記表面3に形成された一対の実装用電極10と、上記キャビティC1の底面6に形成された4個(複数)の実装用電極12と、を備えている。
上記基板本体2aの表面3に形成された一対の実装用電極10と、基板本体2aの裏面4に形成された1組の裏面電極8とは、第1導通経路L1を介して導通されている。一方、上記キャビティC1の底面6に形成された複数の実装用電極12と、基板本体2aの裏面4に形成された他の組の裏面電極9とは、第2導通経路L2を介して導通されている。そして、上記第1導通経路L1と第2導通経路L2とは、互いに電気的に独立している。
更に、図3に示すように、前記基板本体2aの裏面4には、底面視で、該裏面4で対向する一対の短辺側に比較的大きな矩形状を呈する一対で1組の裏面電極8と、上記裏面4で対向する一対の長辺側に比較的小さな矩形状を呈する二対で1組(他の組)の裏面電極9とが形成されている。
また、図1に示すように、前記基板本体2aの表面3であって前記キャビティC1を挟んで対向する一対の短辺側には、平面視で比較的大きな長方形(矩形)状を呈する一対で1組の実装用電極10が形成され、上記キャビティC1の底面6には、該底面6のコーナ側ごとに平面視が正方形(矩形)状を呈する4個で1組(他の組)の実装用電極12が形成されている。
尚、一対の実装用電極10の外形に沿って基板本体2aの表面3に形成される実装領域は、平面視で前記キャビティC1の全部を含む形態にて重複している。
加えて、前記第2導通経路L1は、図2,図4の中央側にて破線で示すように、前記キャビティC1の底面6に形成された4個の実装用電極12と、4個の前記裏面電極8との間を個別に導通するため、セラミック層c4を貫通するビア導体16、セラミック層c4,c5間に形成された内部配線層14、および前記凹部5aごとの内壁面に形成された側面導体15からなる4つの導通経路を有する。
尚、前記裏面電極8,9、実装用電極10,12、ビア導体11,16、内部配線層14、および側面導体13,15は、主にW、Mo、Agなどからなるが、前記セラミック層c1〜c5がガラス−セラミックなどの低温焼成セラミックあるいはエポキシなどの樹脂からなる場合には、主にAg、Cuなどからなる。
尚、上記電気二重層キャパシタ24と水晶振動子26とは、予め、それぞれ封止性を有しているものである。
(1)前記基板本体2aの表面3に形成された実装用電極10と、基板本体2aの表面3に開口したキャビティC1の底面6に形成された実装用電極12に対し、それぞれ追って前記電気二重層キャパシタ24と水晶振動子26とを個別に実装しても、個々に実装不良や性能不良の検査が容易で且つコスト高を抑制できる。
(2)実装される電気二重層キャパシタ24と水晶振動子26とが、互いに性能不良などの電気的な悪影響を与えないので、精度良く実装することができ且つコスト高を抑制できる。
(3)互いに異種の電気二重層キャパシタ24と水晶振動子26とを同じ基板本体2aに平面視で重複して実装するため、配線基板2aの小型化も容易となる。
(4)本配線基板1aが搭載されるプリント基板などのマザーボードの表面上に別途搭載された半導体素子を実装した別の配線基板や、上記マザーボードの表面上に別途搭載されたパワーモジュールなどに対し、必要な電力を供給をできる。
(5)前記電気二重層キャパシタ24および水晶振動子26のように、互いに異種の電子部品を任意の組み合わせにより自在に実装することができる。
上記配線基板1bは、図5に示すように、前記同様のセラミック層c1〜c7を積層してなり、前記同様の表面3、裏面4、および側面5を有する基板本体2bと、該基板本体2bの表面3に開口する前記同様の第1キャビティC1と、該第1キャビティC1の底面6aにおける中央部に開口し且つ前記同様の底面6bと側面7bとを有する第2キャビティC2と、上記基板本体2bの裏面4に形成された2組の複数ずつの裏面電極8,9と、上記第1キャビティC1の底面6aに形成された複数の実装用電極10と、上記第2キャビティC2の底面6bに形成された複数の実装用電極12と、を備えている。
図5に示すように、前記第2キャビティC2の底面6bに形成された複数の実装用電極12の上側には、前記同様のロウ材17を介して水晶振動子26が実装され、前記第1キャビティC1の底面6aに形成された複数の実装用電極10の上側には、ロウ材17を介して電気二重層キャパシタ24が実装される。
尚、前記基板本体2bの表面3に前記とは別個の複数の実装用電極を更に形成し、該別個の実装用電極の上に前記とは同種または異種の電子部品を前記同様にして実装すると共に、上記別個の実装用電極と前記基板本体2bに形成する側面導体およびその下端側に接続する外部接続端子からなる第3導通経路を更に配設することで、3個の電子部品を第1〜第3導通経路を介して互いに独立して、基板本体2bの裏面側に導通可能とした配線基板1xを提供することも可能である。
上記配線基板1cは、図6に示すように、前記同様のセラミック層c1〜c3を積層してなり、前記同様の表面3、裏面4、および側面5を有する基板本体2cと、該基板本体2cの裏面4に開口し、且つ底面視が矩形状の天井面(底面)6と、該天井面6の周辺から裏面4側に垂設された側壁7とを有するキャビティC2と、上記基板本体2cの裏面4に形成された前記同様の2組で複数ずつの裏面電極8,9と、上記基板本体2cの表面3に形成された前記同様の複数の実装用電極10と、上記キャビティC2の天井面(底面)6に形成された複数の実装用電極18と、を備えている。
一方、前記複数の実装用電極18は、それらの外端側からセラミック層c2,c3間に延び出た内部配線層19と、その外端側に接続する前記同様のビア導体16とからなる第2導通経路L2を介して、他の組の裏面電極9と導通されている。更に、上記第1導通経路L1および第2導通経路L2も、前記同様に互いに電気的に独立している。追って、複数の実装用電極10の上側には、電気二重層キャパシタ24が、複数の実装用電極18の下側には、水晶振動子26がそれぞれ前記同様に実装される。
以上のような配線基板1cによっても、前記効果(1)〜(5)を同様に奏し得ることに加え、前記基板本体2cの厚みを可及的に薄くすることも可能となる。
上記配線基板1dは、図7に示すように、前記同様のセラミック層c1〜c5を積層してなり、前記同様の表面3、裏面4、および側面5を有する基板本体2cと、該基板本体2cの表面3に開口する平面視が比較的広い第1キャビティC1と、基板本体2cの裏面4に開口する底面視が比較的狭い第2キャビティC2と、上記第1キャビティC1の底面6に形成された複数の実装用電極10と、上記第2キャビティC2の天井面(底面)6に形成された前記同様の複数の実装用電極18と、上記基板本体2cの裏面4に形成された複数ずつの2組の裏面電極8,9と、を備えている。
尚、上記第1キャビティC1と第2キャビティC2とは、平面視において、後者の全体が前者の一部と重複している。
一方、前記複数の実装用電極18は、前記同様の第2導通経路L2を介して、他の組の裏面電極9と導通されている。そして、上記第1導通経路L1とおよび第2導通経路L2も、前記同様に互いに電気的に独立している。図7に示すように、追って、複数の実装用電極10の側上には、電気二重層キャパシタ24が、複数の実装用電極12の下側には、水晶振動子26が前記同様に実装される。
以上のような配線基板1dによっても、前記効果(1)〜(5)を同様に奏し得ることに加え、第1キャビティC1内と第2キャビティC2内ごとに個別に実装される前記のような2種類の電子部品を物理的に防護することも容易となる。
上記配線基板1eは、図8に示すように、前記同様のセラミック層c1〜c4を積層してなり、前記同様の表面3、裏面4、および側面5を有する基板本体2eと、該基板本体2eの裏面4における一辺側に開口するキャビティC2と、上記基板本体2cの裏面4に形成された複数ずつの2組の裏面電極8,9と、上記基板本体2cの表面3に形成された複数ずつの2組の実装用電極10,20と、上記キャビティC2の天井面(底面)6に形成された複数の実装用電極22と、を備えている。該実装用電極22は、セラミック層c2,c3間に沿って延びる内部配線層23を外側ごとに有している。
尚、基板本体2eの表面3に形成された複数の実装用電極10全体の外形に沿って構成される実装領域と、基板本体2eの裏面4に開口するキャビティC2とは、平面視において、後者の全体が前者の一部と重複している。
一方、前記実装用電極20と裏面電極9とは、一部に前記同様の内部配線層14を中間に挟んだビア導体16により構成される第2導通経路L2を介して、互いに導通されている。そして、上記第1導通経路L1および第2導通経路L2も、互いに電気的に独立している。
図8に示すように、追って、複数の前記実装用電極10の上側には、電気二重層キャパシタ24が、複数の前記実装用電極22の下側には、例えば、変圧素子または平滑コンデンサ(電子部品)25が、更に、複数の前記実装用電極20の上側には、水晶振動子26が前記同様にして実装される。
以上のような配線基板1eによっても、前記効果(1)〜(5)を同様に奏し得、更に、同じ導通経路L1に接続される2箇所以上の実装用電極ごとに複数の電子部品を個別に実装し、これらの性能同士を協業をさせることもできる。
例えば、前記基板本体は、例えば、エポキシ系などの樹脂層を複数層一体に積層した形態としたり、あるいは該多層樹脂基板の一部にセラミック層またはメタル層を内蔵した形態としても良い。
また、前記基板本体は、例えば、前記キャビティを有し、且つ前記のような複数のビア導体を表面と裏面との間に並列して貫通する中継基板を適用しても良い。
更に、前記キャビティは、前記基板本体の表面および裏面の少なくとも一方に複数個を併設した形態としたり、上記基板本体の裏面に底面視のサイズが大小のキャビティを2段以上厚み方向に沿って連続して併設した形態としても良い。
更に、前記実装用電極に実装される電子部品は、圧電素子(部品)でも良い。
加えて、前記実装用電極に実装される電子部品は、温度補償型水晶発振器、電圧制御水晶発振器、温度補償型電圧制御水晶発振器、温度槽付水晶発振器、温度槽付電圧制御水晶発振器、マイコン補償水晶発振器、デジタル型温度補償発振器、あるいは、アナログ型温度補償発振器などとしても良い。
2a〜2e……………………基板本体
3………………………………表面
4………………………………裏面
5………………………………側面
6,6a,6b………………底面/天井面
7,7a,7b………………側壁
8,9…………………………裏面電極
10,12,18,20,22…実装用電極
11,16……………………ビア導体
13,15……………………側面導体
24〜26……………………電子部品
C1……………………………キャビティ/第1キャビティ
C2……………………………キャビティ/第2キャビティ
c1〜c7……………………セラミック層(絶縁材)
L1……………………………第1導通経路
L2……………………………第2導通経路
Claims (5)
- 絶縁材からなり、平面視が矩形状の表面および裏面と、該表面と裏面との間に位置する四辺の側面とを有する基板本体と、
上記基板本体の表面および裏面の少なくとも一方に開口し、且つ底面とその周辺から垂設した側壁とからなるキャビティと、
上記基板本体の裏面に形成された複数組の裏面電極と、
上記基板本体の表面および上記キャビティの底面に形成された複数の実装用電極と、を備え配線基板であって、
上記基板本体の厚み方向に沿って形成され、該基板本体の表面、あるいは上記キャビティの底面に形成された複数の実装用電極と基板本体の裏面に形成された1組の裏面電極との間を導通する第1導通経路と、上記基板本体の表面、あるいは上記キャビティの底面に形成された複数の被実装用電極と上記基板本体の裏面に形成された他の組の裏面電極との間を導通する第2導通経路とが、互いに電気的に独立している、
ことを特徴とする配線基板。 - 前記基板本体の表面、および前記キャビティの底面に形成された複数の被実装用電極に実装される電子部品は、電池あるいはキャパシタである、
ことを特徴とする請求項1に記載の配線基板。 - 前記基板本体の表面における電子部品の実装領域あるいは該表面に開口する第1キャビティと、該基板本体の裏面に開口する第2キャビティとは、平面視において少なくとも両者の一部が重複している、
ことを特徴とする請求項1または2に記載の配線基板。 - 前記基板本体の表面、および前記キャビティの底面に形成された複数の被実装用電極は、該表面および底面の少なくとも一箇所において、同種または異種である複数の電子部品を実装することが可能である、
ことを特徴とする請求項1乃至3の何れか一項に記載の配線基板。 - 前記第1導通経路および第2導通経路は、前記基板本体の表面と裏面との間、該基板本体の表面に開口する前記キャビティの底面と基板本体の裏面との間、該基板本体の裏面に開口するキャビティの底面と基板本体の裏面の間を貫通するビア導体と、あるいは、上記基板本体の表面の周辺側から該基板本体の側面を経て該基板本体の裏面の周辺側に至る側面導体の何れかを含んで構成されている、
ことを特徴とする請求項1乃至4の何れか一項に記載の配線基板。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014224596A JP6341837B2 (ja) | 2014-11-04 | 2014-11-04 | 配線基板 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014224596A JP6341837B2 (ja) | 2014-11-04 | 2014-11-04 | 配線基板 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2016092196A true JP2016092196A (ja) | 2016-05-23 |
JP6341837B2 JP6341837B2 (ja) | 2018-06-13 |
Family
ID=56018996
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2014224596A Active JP6341837B2 (ja) | 2014-11-04 | 2014-11-04 | 配線基板 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP6341837B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2019204808A (ja) * | 2018-05-21 | 2019-11-28 | 日本特殊陶業株式会社 | 液分含有電解質充填用セラミックパッケージ |
WO2021029416A1 (ja) * | 2019-08-09 | 2021-02-18 | 板橋精機株式会社 | プリント基板 |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004056115A (ja) * | 2002-05-31 | 2004-02-19 | Ngk Spark Plug Co Ltd | 多層配線基板 |
JP2007053235A (ja) * | 2005-08-18 | 2007-03-01 | Matsushita Electric Ind Co Ltd | 基台及び半導体デバイス |
JP2007184438A (ja) * | 2006-01-10 | 2007-07-19 | Casio Comput Co Ltd | 半導体装置 |
JP2007194516A (ja) * | 2006-01-23 | 2007-08-02 | Matsushita Electric Ind Co Ltd | 複合配線基板およびその製造方法、ならびに電子部品の実装体および製造方法 |
JP2008177506A (ja) * | 2007-01-22 | 2008-07-31 | Fujifilm Corp | 電子部品実装方法及びこれを用いた電子部品実装基板 |
US20100236817A1 (en) * | 2009-03-22 | 2010-09-23 | Kuo-Ching Chen | Package substrate with a cavity, semiconductor package and fabrication method thereof |
-
2014
- 2014-11-04 JP JP2014224596A patent/JP6341837B2/ja active Active
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004056115A (ja) * | 2002-05-31 | 2004-02-19 | Ngk Spark Plug Co Ltd | 多層配線基板 |
JP2007053235A (ja) * | 2005-08-18 | 2007-03-01 | Matsushita Electric Ind Co Ltd | 基台及び半導体デバイス |
JP2007184438A (ja) * | 2006-01-10 | 2007-07-19 | Casio Comput Co Ltd | 半導体装置 |
JP2007194516A (ja) * | 2006-01-23 | 2007-08-02 | Matsushita Electric Ind Co Ltd | 複合配線基板およびその製造方法、ならびに電子部品の実装体および製造方法 |
JP2008177506A (ja) * | 2007-01-22 | 2008-07-31 | Fujifilm Corp | 電子部品実装方法及びこれを用いた電子部品実装基板 |
US20100236817A1 (en) * | 2009-03-22 | 2010-09-23 | Kuo-Ching Chen | Package substrate with a cavity, semiconductor package and fabrication method thereof |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2019204808A (ja) * | 2018-05-21 | 2019-11-28 | 日本特殊陶業株式会社 | 液分含有電解質充填用セラミックパッケージ |
EP3799113A4 (en) * | 2018-05-21 | 2022-03-02 | NGK Spark Plug Co., Ltd. | CERAMIC PACKING FOR FILLING AN ELECTROLYTE CONTAINING A LIQUID PART |
WO2021029416A1 (ja) * | 2019-08-09 | 2021-02-18 | 板橋精機株式会社 | プリント基板 |
JP2021028963A (ja) * | 2019-08-09 | 2021-02-25 | 板橋精機株式会社 | プリント基板 |
CN114041328A (zh) * | 2019-08-09 | 2022-02-11 | 板桥精机株式会社 | 印刷基板 |
Also Published As
Publication number | Publication date |
---|---|
JP6341837B2 (ja) | 2018-06-13 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
WO2012172866A1 (ja) | 電子部品用パッケージおよび圧電振動デバイス | |
JP2019036740A (ja) | 電子部品収納用パッケージ、多数個取り配線基板、電子装置および電子モジュール | |
WO2015093300A1 (ja) | 圧電振動デバイス | |
JP5888347B2 (ja) | 圧電振動デバイス | |
JP2015135910A (ja) | 電子部品 | |
JP2018152585A (ja) | 電子部品収納用パッケージ、電子装置および電子モジュール | |
US7573341B2 (en) | Surface mount type crystal oscillator | |
TW201306064A (zh) | 電子零件 | |
JP2014053588A (ja) | コンデンサ部品及びコンデンサ部品実装構造体 | |
TW201535809A (zh) | 壓電振動裝置、及壓電振動裝置與電路基板之接合構造 | |
JP2004103608A (ja) | 積層型電子部品 | |
US8723400B2 (en) | Piezoelectric resonator device and manufacturing method therefor | |
JP6341837B2 (ja) | 配線基板 | |
JP2010043874A (ja) | コネクト基板及びこれを用いた電子部品検査装置 | |
JP2015039133A (ja) | パッケージ | |
JP2014216123A (ja) | 電気コネクタ組立体及びその実装構造 | |
WO2019225152A1 (ja) | 液分含有電解質充填用セラミックパッケージ | |
JP6813682B2 (ja) | 電子部品収納用パッケージ、電子装置および電子モジュール | |
JP2017063093A (ja) | 配線基板、電子装置および電子モジュール | |
JP2016152300A (ja) | コンデンサモジュール | |
JP2015029201A (ja) | 圧電振動素子搭載用基板および圧電装置 | |
WO2020218335A1 (ja) | 電子部品収納用パッケージ、電子装置、および電子モジュール | |
JP5383545B2 (ja) | 多数個取り配線基板および配線基板 | |
JP2018181995A (ja) | 配線基板 | |
JP2015065207A (ja) | 表面実装型電子部品用のセラミック基板端面電極 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20170510 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20180117 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20180221 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20180406 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20180425 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20180515 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6341837 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |