JP2016058555A - 光電変換装置、光電変換システム - Google Patents
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Abstract
【課題】 光電変換装置を製造する際に、接続電極の表面に絶縁性の自然酸化膜が形成されてしまう場合がある。これにより、接続電極と共通電極との間の導電性が低下する課題があった。【解決手段】 光電変換層を各々が有する複数の画素と、複数の画素の各々の光電変換層に対して電位を共通に供給する第１の電極と、電位を第１の電極に供給する第２の電極とを有し、第１の電極と前記第２の電極とに挟まれて設けられた酸化導電膜をさらに有する。【選択図】 図５
Description
本発明は、光電変換装置、光電変換システムに関する。
特許文献１には、半導体基板の上方に光電変換層を形成した光電変換装置が記載されている。特許文献１の光電変換装置は、光電変換層の上部に、複数の画素で共通の共通電極が設けられている。そして、特許文献１の光電変換装置は、画素領域の外部に設けられた接続電極が、共通電極に電気的に接続されている。
特許文献１の光電変換装置では、光電変換装置を製造する際に、接続電極の表面に絶縁性の自然酸化膜が形成されてしまう場合がある。これにより、接続電極と共通電極との間の導電性が低下する課題があった。
本発明は上記の課題を鑑みて為されたものであり、一の態様は、光電変換層を各々が有する複数の画素と、前記複数の画素の各々の前記光電変換層に対して電位を共通に供給する第１の電極と、前記電位を前記第１の電極に供給する第２の電極とを有する光電変換装置であって、前記第１の電極と前記第２の電極とに挟まれて設けられた酸化導電膜をさらに有することを特徴とする光電変換装置である。
本発明により、接続電極と共通電極との間の導電性の低下を抑制した光電変換装置を提供することができる。
以下、図面を参照しながら、各実施例の光電変換装置について説明する。
（実施例１）
図１は、本実施例の光電変換装置の構成の一例を示した図である。
図１は、本実施例の光電変換装置の構成の一例を示した図である。
図１（ａ）に示した光電変換装置１０は、画素１０００、容量駆動部１２、垂直信号線１７、電流源１８、列信号処理部２０を有する。また、光電変換装置１０は、電源部３０ａを有する。
画素１０００は、リセット部１４、画素出力部１６を有する。
図１（ａ）では１つの画素１０００を示しているが、複数行および複数列に渡って配された複数の画素１０００のうちの１つを示したものである。また、図１（ａ）では、垂直信号線１７、電流源１８、列信号処理部２０を１つずつ示した。これは、複数の画素１０００が配された各列に対応して設けられた複数列の垂直信号線１７、複数列の電流源１８、複数列の列信号処理部２０のそれぞれを１つずつ示したものである。
光電変換部１０１ａは、共通電極２０１、ブロッキング層２０３、光電変換層２０５、絶縁層２０７、画素電極２０９を有する。共通電極２０１は、複数の光電変換部１０１ａに対して共通に電気的に接続されている。これにより、共通電極２０１は、複数の光電変換部１０１ａに対して電位を共通して供給する。
ブロッキング層２０３は共通電極２０１と光電変換層２０５との間に設けられており、光電変換層２０５はブロッキング層２０３と絶縁層２０７との間に設けられている。また、絶縁層２０７は、光電変換層２０５と画素電極２０９との間に設けられている。
共通電極２０１は、光電変換層２０５が感度を有する波長域の光の透過率の高い導電部材で構成される。例えば、ＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）などのインジウム、および／またはスズを含む化合物や、ＺｎＯなどの化合物が、共通電極２０１の材料として用いられる。これにより、本実施例の光電変換層２０５は、銅などの不透明の電極を共通電極２０１として用いる場合に比して、より多くの光を取り込むことができる。他の例として、本実施例の共通電極２０１は、所定の量の光が透過する程度の薄さを有するポリシリコンや金属で形成されていても良い。
ブロッキング層２０３は、共通電極２０１から光電変換層２０５へ、光電変換層２０３が蓄積する信号電荷と同じ導電型の電荷が光電変換層２０３に注入されることを低減する。光電変換層２０５は、共通電極２０１に印加される電位Ｖｓと、画素電極２０９の電位との電位差によって空乏化する。また共通電極２０１に印加される電位Ｖｓと画素電極２０９の電位との関係に応じて、光電変換層２０５のポテンシャルの傾きが反転する。このような構成により、光電変換層２０５は、信号電荷の蓄積、および、蓄積された信号電荷の排出を行うことができる。光電変換部１０１ａの動作については後述する。
尚、本実施例において、共通電極２０１に供給される電源電圧は、電源部３０ａから供給される電位Ｖｓである。
光電変換層２０５は、真性のアモルファスシリコン（以下、ａ−Ｓｉ）、低濃度のＰ型のａ−Ｓｉ、低濃度のＮ型のａ−Ｓｉなどで形成される。あるいは、光電変換層２０５は、化合物半導体で形成されてもよい。例えば、ＢＮ、ＧａＡｓ、ＧａＰ、ＡｌＳｂ、ＧａＡｌＡｓＰなどのＩＩＩ−Ｖ族化合物半導体、ＣｄＳｅ、ＺｎＳ、ＨｄＴｅなどのＩＩ−ＶＩ族化合物半導体、ＰｂＳ、ＰｂＴｅ、ＣｕＯなどのＩＶ−ＶＩ族化合物半導体が挙げられる。あるいは、光電変換層２０５は、有機材料で形成されてもよい。例えば、フラーレン、クマリン６（Ｃ６）、ローダミン６Ｇ（Ｒ６Ｇ）、亜鉛フタロシアニン（ＺｎＰｃ）、キナクリドン、フタロシアニン系化合物、ナフタロシアニン系化合物などを用いることができる。さらに、光電変換層２０５は、上述の化合物半導体を含んで構成された量子ドット膜を用いることができる。
光電変換層２０５が半導体で構成される場合、当該半導体の不純物濃度が低いか、あるいは、当該半導体は真性であるとよい。このような構成によれば、光電変換層２０５に空乏層を十分に広げることができるため、高感度化、ノイズ低減などの効果を得ることができる。
ブロッキング層２０３には、光電変換層２０５に用いられる半導体と同じ材料であって、光電変換層２０５に用いられる半導体よりも不純物濃度の高いＮ型あるいはＰ型の半導体を用いることができる。例えば、光電変換層２０５にａ−Ｓｉが用いられる場合、ブロッキング層２０３に不純物がドープされたＮ型のａ−Ｓｉ、あるいは、不純物がドープされたＰ型のａ−Ｓｉが用いられる。不純物濃度の違いによりフェルミ準位の位置が異なるため、ブロッキング層２０３は、電子およびホールのうち一方に対してのみ、ポテンシャルバリアとして機能する。光電変換層２０５が量子ドット膜を含む場合には、量子ドット膜に用いられる半導体と同じ材料であって、量子ドット膜の導電型とは逆の導電型のブロッキング層２０３を設ければよい。例えば、量子ドット膜がＰ型のＰｂＳである場合には、ブロッキング層２０３はＮ型のＰｂＳとすれば良い。また、量子ドット膜と同じ材料で、同じ導電型のブロッキング層２０３であっても、不純物濃度を量子ドット膜とブロッキング層２０３とで異ならせればよい。
もしくは、光電変換層２０５とは異なる材料でブロッキング層２０３を構成することができる。このような構成によれば、ヘテロ接合が形成される。材料の違いによりバンドギャップが異なるため、電子およびホールのうち一方に対してのみ、ポテンシャルバリアを形成することができる。光電変換層２０５が量子ドット膜を含む場合には、例えば量子ドット膜としてＰｂＳを用い、ブロッキング層２０３にＺｎＯを用いるようにしても良い。
光電変換層２０５と画素電極２０９との間には、絶縁層２０７が配される。例えば絶縁層２０７の材料として、アモルファス酸化シリコン（以下、ａ−ＳｉＯ）、アモルファス窒化シリコン（ａ−ＳｉＮ）、有機材料が用いられる。絶縁層２０７の厚さは、トンネル効果により信号電荷が透過しない程度の厚さとするとよい。このような構成にすることで、リーク電流を低減できるため、ノイズを低減することができる。具体的には、絶縁層２０７の厚さは５０ｎｍ以上とするとよい。
ブロッキング層２０３、光電変換層２０５、および、絶縁層２０７にアモルファス膜を用いる場合は、水素化処理を行い、水素でダングリングボンドを終端してもよい。このような構成により、ノイズを低減することができる。
画素電極２０９は金属などの導電部材で構成される。画素電極２０９には、配線を構成する導電部材、あるいは、外部と接続するためのパッド電極を構成する導電部材と同じ材料が用いられる。このような構成によれば、本実施例の光電変換部１０１ａは、画素電極２０９と、配線を構成する導電部材、あるいは、パッド電極とを同時に形成することができる。したがって、本実施例の光電変換部１０１ａは、画素電極２０９を、配線を構成する導電部材あるいはパッド電極と異なる材料とした場合に比して、簡略化した製造プロセスで製造することができる。
光電変換部１０１ａの共通電極２０１は電源部３０ａと電気的に接続されている。電源部３０ａは、共通電極２０１に電位Ｖｓを供給する。
リセット部１４は、リセットトランジスタ１４ａを有する。リセットトランジスタ１４ａは、ソースとドレインの一方にリセット電位Ｖｒｅｓが供給され、ソースとドレインの他方がノードＦＤに電気的に接続されている。リセット電位Ｖｒｅｓは、電位Ｖｓよりも小さい電位である。本実施例では、電位Ｖｓは５Ｖ、リセット電位Ｖｒｅｓは２Ｖとする。また、リセットトランジスタ１４ａのゲートには、不図示の垂直走査回路から信号φＲＥＳが入力される。
容量駆動部１２は、バッファ回路１２ａと容量素子１２ｂとを有する。容量素子１２ｂの一方のノードである第１のノードは、第３のノードであるノードＦＤに電気的に接続されている。さらに言えば、容量素子１２ｂの第１のノードは、光電変換部１０１ａの画素電極２０９に電気的に接続されている。容量素子１２ｂの他方のノードである第２のノードは、バッファ回路１２ａに電気的に接続されている。バッファ回路１２ａには、不図示のタイミングジェネレータから信号φＶｐが入力される。バッファ回路１２ａは、信号φＶｐの電位をバッファした電位を、容量素子１２ｂに供給する。タイミングジェネレータは、電位の異なる信号φＶｐを、バッファ回路１２ａを介して、容量素子１２ｂに供給する容量電位供給部である。
ノードＦＤには容量素子１２ｂが電気的に接続される。容量素子１２ｂは、例えば、互いに対向する２つの電極を含む。２つの電極はポリシリコンや金属などの材料で構成される。あるいは、容量素子１２ｂは、半導体領域と当該半導体領域の上に配されたゲート電極とを含んで構成される。
ノードＦＤに容量素子１２ｂが接続される構成によれば、光信号を光電変換部１０１ａから読み出すときにノイズを低減することができる。このノイズ低減の効果について説明する。
本実施例の光電変換装置では、ノードＦＤの電位の制御を行う。光電変換部１０１ａの画素電極２０９の電位は、容量素子１２ｂと、ノードＦＤで接続された増幅トランジスタ１６ａのゲート容量と、共通電極２０１と画素電極２０９との間の容量成分の容量値（以下、光電変換部１０１ａの容量値とする）との合成容量との比に応じて変化する。これは、容量素子１２ｂと合成容量とを、直列に接続された２つの容量として見なすことができるからである。
本実施例の光電変換装置では、容量素子１２ｂの容量値が大きいほど、信号φＶｐを変化させた時の画素電極２０９の電位の変化量が大きくなる。
本実施例によれば、ノードＦＤに容量素子１２ｂが電気的に接続される。容量素子１２ｂの、信号φＶｐの電位が入力されるノードと、ノードＦＤとは、電気的に分離されている。
本実施例の光電変換装置では、ノードＦＤの容量値が大きいほど、ノードＦＤの電位を変化させた時の画素電極２０９の電位の変化量が大きくなる。
本実施例によれば、ノードＦＤに容量素子１２ｂが電気的に接続される。したがって、光電変換部１０１ａから光信号を読み出すために、画素電極２０９の電位を制御した際に、共通電極２０１と画素電極２０９との間に大きな電位差を印加することができる。これにより、本実施例の光電変換装置は、光電変換層２０５を容易に空乏化することができるため、光信号に含まれるノイズを低減することができる。
画素出力部１６は、増幅トランジスタ１６ａと、選択トランジスタ１６ｂとを有する。増幅トランジスタ１６ａの入力ノードであるゲートは、ノードＦＤに電気的に接続されている。また、増幅トランジスタ１６ａのソースとドレインの一方には、電位Ｖｄｄが入力され、ソースとドレインの他方は、選択トランジスタ１６ｂのソースとドレインの一方に電気的に接続されている。選択トランジスタ１６ｂのソースとドレインの他方は、垂直信号線１７に電気的に接続されている。また、選択トランジスタ１６ｂのゲートには、不図示の垂直走査回路から信号φＳｅｌが入力される。増幅部である増幅トランジスタ１６ａは、画素電極２０９から出力される信号を増幅した信号を出力する。また、選択トランジスタ１６ｂの垂直信号線１７に接続されたノードは、増幅部の出力ノードである。
電流源１８は、垂直信号線１７を介して、選択トランジスタ１６ｂと電気的に接続されている。選択トランジスタ１６ｂがオンすると、増幅トランジスタ１６ａと電流源１８とによってソースフォロワ回路が構成される。
増幅トランジスタ１６ａから、選択トランジスタ１６ｂを介して垂直信号線１７に出力された信号は、列信号処理部２０に入力される。列信号処理部２０は、増幅トランジスタ１６ａから垂直信号線１７に出力された信号に基づく信号を出力する。
図１（ｂ）は、列信号処理部２０の構成を示した図である。
列信号処理部２０は、列増幅部２１、ＡＤ変換部２２を有する。列増幅部２１は、容量素子Ｃ０、容量素子Ｃ１、スイッチＳＷ１、増幅器２３を有する。スイッチＳＷ１は、不図示のタイミングジェネレータから出力される信号φＣ０によって動作が制御される。増幅器２３の反転入力ノードには、容量素子Ｃ０を介して、垂直信号線１７に増幅トランジスタ１６ａから出力された信号が入力される。増幅器２３の非反転入力ノードには、参照電圧Ｖｒｅｆが入力される。増幅器２３が出力する信号Ｖａｍｐは、増幅器２３の反転入力ノードに入力された信号を反転増幅した信号である。増幅器２３の増幅率は、負の値のｋである。
ＡＤ変換部２２は、比較部２５、メモリ２７を有する。信号Ｖａｍｐは、増幅器２３から比較部２５に入力される。比較部２５は、列信号処理部２０の外部から入力されるランプ信号Ｒａｍｐの電位と、信号Ｖａｍｐとの電位とを比較する。ランプ信号Ｒａｍｐは、時間に依存して電位が単調に変化する信号である。比較部２５がメモリ２７に出力する信号は、ランプ信号Ｒａｍｐの電位と、信号Ｖａｍｐとの電位とを比較した結果を示す信号である。メモリ２７は、ランプ信号Ｒａｍｐが電位の変化を開始したタイミングから、比較結果信号の信号レベルが変化するまでの時間を計数した信号を保持する。このメモリ２７が保持する信号が、信号Ｖａｍｐに基づくデジタル信号である。
複数列の列信号処理部２０の各々のメモリ２７が保持したデジタル信号は、不図示の水平走査回路によって、列ごとに順次、光電変換装置の外部に出力される。
次に、本実施例における光電変換部１０１ａの動作について説明する。図２（ａ）〜（ｄ）のそれぞれは、光電変換部１０１ａにおけるエネルギーバンドを模式的に示している。図２（ａ）〜（ｄ）のそれぞれには、共通電極２０１、ブロッキング層２０３、光電変換層２０５、絶縁層２０７、画素電極２０９のエネルギーバンドが示されている。図２の縦軸は電子に対するポテンシャルを表している。図２の上に行くほど、電子に対するポテンシャルが高い。したがって、図２の下に行くほど、電位は低くなる。共通電極２０１、および、画素電極２０９については、フェルミ準位が示されている。ブロッキング層２０３、および、光電変換層２０５については、伝導帯のエネルギー準位と価電子帯のエネルギー準位との間のバンドギャップが示されている。
光電変換部１０１ａの動作としては、以下のステップ（１）〜（５）が繰り返し行われる。（１）増幅部の入力ノードのリセット、（２）ノイズ信号の読み出し、（３）光電変換部からの信号電荷の転送、（４）光信号の読み出し、（５）信号電荷の蓄積。以下、それぞれのステップについて説明する。
図２（ａ）は、ステップ（１）からステップ（２）における光電変換部１０１ａの状態を示している。共通電極２０１には、電位Ｖｓが供給されている。第１の電位Ｖｓは、例えば、３Ｖである。光電変換層２０５には、露光期間中に生じた信号電荷として、白丸で示されたホールが蓄積されている。蓄積されたホールの量に応じて、光電変換層２０５の絶縁層２０７側の表面ポテンシャルは変化する。また、バッファ回路１２ａは第１の電位Ｖｄ１を容量素子１２ｂに供給している。第１の電位Ｖｄ１は、例えば、０Ｖである。
この状態でリセットトランジスタ１４ａをオンする。これにより、画素電極２０９を含むノード、つまり、ノードＦＤの電位がリセット電位Ｖｒｅｓにリセットされる。リセット電位Ｖｒｅｓは、例えば、１Ｖである。ノードＦＤは、増幅トランジスタ１６ａの入力ノードであるゲートに接続されている。そのため、増幅部の入力ノードのリセットが行われる。
その後、リセットトランジスタ１４ａをオフする。これにより、ノードＦＤが電気的にフローティングになる。このときリセットトランジスタ１４ａによるリセットノイズ（図２のノイズｋＴＣ１）が発生しうる。このとき、信号電荷のホールは、光電変換層２０５に蓄積されたままである。
選択トランジスタ１６ｂがオンすることにより、増幅トランジスタ１６ａがリセットノイズを含むノイズ信号を出力する。
図２（ｂ）および（ｃ）は、ステップ（３）における光電変換部１０１ａの状態を示している。まず、バッファ回路１２ａは第２の電位Ｖｄ２を容量素子１２ｂに供給する。信号電荷としてホールを用いているため、第２の電位Ｖｄ２は第１の電位Ｖｄ１より高い電位である。第２の電位Ｖｄ２は、例えば、５Ｖである。
このとき、画素電極２０９（ノードＦＤ）の電位は、バッファ回路１２ａが供給する電位の変化と同じ方向に向かって変化する。画素電極２０９の電位の変化量ｄＶＢは、ノードＦＤに電気的に接続された容量素子１２ｂの容量値Ｃ１と、光電変換部１０１ａの容量値Ｃ２との比に応じて決まる。ｄＶＢは、
ｄＶＢ＝（Ｖｄ２−Ｖｄ１）×Ｃ１／（Ｃ１＋Ｃ２） ・・・（１）
と表される。以下の説明では、説明を簡単にするため、容量値Ｃ１と容量値Ｃ２とが等しいとする。従って、変化量ｄＶＢは、
ｄＶＢ＝（Ｖｄ２−Ｖｄ１）×（１／２） ・・・（２）
と表される。
ｄＶＢ＝（Ｖｄ２−Ｖｄ１）×Ｃ１／（Ｃ１＋Ｃ２） ・・・（１）
と表される。以下の説明では、説明を簡単にするため、容量値Ｃ１と容量値Ｃ２とが等しいとする。従って、変化量ｄＶＢは、
ｄＶＢ＝（Ｖｄ２−Ｖｄ１）×（１／２） ・・・（２）
と表される。
本実施例では、画素電極２０９の電位の変化量ｄＶＢが、共通電極２０１の電位Ｖｓとリセット電位Ｖｒｅｓの差（Ｖｓ−Ｖｒｅｓ）よりも十分に大きい。そのため、画素電極２０９のポテンシャルは、共通電極２０１のポテンシャルよりも低くなり、光電変換層２０５のポテンシャルの傾きが反転する。これにより、黒丸で示された電子が第１の電極２０１から光電変換層２０５へ注入される。また、信号電荷として光電変換層２０５に蓄積されたホールの一部または全部が、ブロッキング層２０３の方へ移動する。移動したホールは、ブロッキング層２０３の多数キャリアと再結合して消滅する。その結果、光電変換層２０５のホールが光電変換層２０５から排出される。光電変換層２０５の全体が空乏化する場合には、信号電荷として蓄積されたホールの全部が排出される。
次に、図２（ｃ）に示される状態において、バッファ回路１２ａは、第１の電位Ｖｄ１を容量素子１２ｂに供給する。これにより、光電変換層２０５のポテンシャルの傾きが再び反転する。そのため、図２（ｂ）の状態の時に光電変換層２０５に注入されていた電子は、光電変換層２０５から排出される。一方、ブロッキング層２０３によって、共通電極２０１から光電変換層２０５へのホールの注入が低減されている。したがって、ノードＦＤの電位は、リセットされた状態から、消滅したホールの量に応じた電位Ｖｓｉｇだけ変化する。つまり、信号電荷として蓄積されたホールの量に応じた電位ＶｓｉｇがノードＦＤに現れる。蓄積されたホールの量に応じた電位Ｖｓｉｇを、光信号成分と呼ぶ。
ここで、図２（ｃ）に示される状態の時に、選択トランジスタ１６ｂがオンする。これにより、増幅トランジスタ１６ａが光信号を出力する。ステップ（２）で読み出されたノイズ信号と、ステップ（４）で読み出された光信号との差分が、蓄積された信号電荷に応じた電位Ｖｓｉｇに基づく信号である。
図２（ｄ）は、ステップ（５）における光電変換部１０１ａの状態を示している。共通電極２０１に電位Ｖｓが供給され、ノードＦＤにリセット電位Ｖｒｅｓが供給される。リセット電位Ｖｒｅｓは共通電極２０１の電位Ｖｓより低いため、光電変換層２０５の電子は共通電極２０１に排出される。一方、光電変換層２０５のホールは、光電変換層２０５と絶縁層２０７との界面に向かって移動する。しかし、ホールは絶縁層２０７に移動できないため、光電変換層２０５に蓄積される。また、前述の通り、ブロッキング層２０３が、ホールが光電変換層２０５に注入されることを低減する。したがって、この状態で光電変換層２０５に光が入射すると、光電変換によって生じた電子ホール対のうち、ホールのみが信号電荷として光電変換層２０５に蓄積される。電位Ｖｃｈは、光電変換層２０５において蓄積されたホールに基づいて、画素電極２０９の変化する電位である。
信号電荷が電子の場合、第２の電位Ｖｄ２は第１の電位Ｖｄ１より低い電位とすればよい。また、ブロッキング層２０３の導電型を、本実施例のブロッキング層２０３とは反対の導電型とすれば良い。そのため、図２（ａ）〜（ｄ）でのポテンシャルの傾きが反転する。それ以外の動作は同じである。
図３は、図１（ａ）に示した光電変換装置の動作を示した図である。
最初に、画素１０００から垂直信号線１７に信号を読み出すまでのタイミングについて説明する。
図１（ａ）に示したリセットトランジスタ１４ａ、選択トランジスタ１６ｂはそれぞれ順に、信号φＲｅｓ、信号φＳｅｌがＨｉレベル（以下、Ｈｉと表記する）の時にオンしており、Ｌｏレベル（以下、Ｌｏと表記する）の時にオフしている。
期間Ｔ１はノードＦＤのリセット期間、期間Ｔ２はノードＦＤがフローティング状態にある期間、期間Ｔ３は光電変換部１０１ａのリフレッシュ期間、期間Ｔ４はノードＦＤの信号電荷保持期間である。本実施例の光電変換装置は、増幅トランジスタ１６ａを時刻ｔ３から時刻ｔ４までの期間、非動作とする。光電変換部１０１ａはリフレッシュ後の期間ｔ４から新たな光電変換を開始する。
図３では、ノードＦＤの電位をＶＦＤ、垂直信号線１７の電位をＶｌｉｎｅとして示している。
時刻ｔ１以前は、光電変換部１０１ａは信号電荷を蓄積している。
時刻ｔ１に、不図示の垂直走査回路が、信号φＲｅｓの信号レベルをＬｏからＨｉにする。これにより、リセットトランジスタ１４ａがオンし、画素電極２０９とノードＦＤとがそれぞれ電位Ｖｒｅｓにリセットされる。
また、時刻ｔ１に、垂直走査回路は、信号φＳｅｌをＬｏからＨｉとする。これにより、選択スイッチ１６がオンする。これにより、電流源１８から電流が増幅トランジスタ１６ａに供給されるため、増幅トランジスタ１６ａは動作状態となる。
また、時刻ｔ１に、不図示のタイミングジェネレータは、信号φＣ０の信号レベルをＨｉとする。これにより、容量素子Ｃ１の電荷がリセットされる。
時刻ｔ２に、垂直走査回路が信号φＲｅｓの信号レベルをＬｏとする。これにより、ノードＦＤはフローティング状態になる。この時のノードＦＤのフローティング電位Ｖ２１をリセットＦＤ電位と表記する。増幅トランジスタ１６ａは、このリセットＦＤ電位に基づく信号を垂直信号線１７に出力する。この時刻ｔ１から時刻ｔ２までの期間Ｔ１の動作が、上述したステップ（２）に対応する動作である。
その後の時刻ｔ２１に、タイミングジェネレータは信号φＣ０の信号レベルをＬｏとする。これにより、容量素子Ｃ０には、増幅トランジスタ１６ａが垂直信号線１７に出力した、リセットＦＤ電位に基づく信号を保持する。
時刻ｔ２２の信号Ｖａｍｐは、列増幅部２１が有するオフセット成分を主とする信号である。この信号をオフセット信号と表記する。
そして、時刻ｔ２２から時刻ｔ２３の期間に、ランプ信号Ｒａｍｐが、時間に依存した電位の変化を行う。この時刻ｔ２２から時刻ｔ２３の期間が、オフセット信号を、ＡＤ変換部２２がデジタル信号に変換する期間である。この期間を、図３ではＮ−ＡＤ期間と表記している。ＡＤ変換部２２が得た、オフセット信号に基づくデジタル信号を、デジタルＮ信号と表記する。
時刻ｔ３１に、不図示のタイミングジェネレータは、信号φＶｐの信号レベルをＬｏから、Ｈｉの信号レベルである電位Ｖｐ１とする。本実施例では、電位Ｖｐ１は１０Ｖであり、Ｌｏの信号φＶｐの信号レベルは０Ｖである。画素電極２０９の電位の変化量ｄＶＢは、上記の（２）式により、ｄＶＢ＝（１０−０）×（１／２）＝５（Ｖ）となる。従って、画素電極２０９の電位は、リセット電位Ｖｒｅｓに対して５Ｖが印加された電位となる。
Ｈｉの信号レベルの信号φＶｐが入力されることにより、図２（ｂ）に示したように、光電変換層２０５のホールがリフレッシュされる。
その後、時刻ｔ３２に、タイミングジェネレータが信号φＶｐをＬｏとする。これにより、図２（ｃ）に示したように、画素電極２０９に光信号が出力される。よって、ノードＦＤは、光信号に基づく電位となる。この動作は、上述したステップ（３）に対応する。尚、図３では、光電変換部１０１ａに対し、光が略差し込まなかった場合を示している。従って、ノードＦＤの電位は、リセットＦＤ電位のままとして示しているが、時刻ｔ３２におけるノードＦＤの電位は光信号に基づく電位である。
よって、増幅トランジスタ１６ａは、光信号に基づく信号を、垂直信号線１７に出力する。この動作は、上述したステップ（４）に対応する。列増幅部２１の信号Ｖａｍｐは、増幅トランジスタ１６ａが出力した光信号に基づく信号を増幅した信号（以下、増幅光信号と表記する）の電位となる。
その後、時刻ｔ４１から時刻ｔ４２の期間に、ランプ信号Ｒａｍｐは時間に依存した電位の変化を行う。この時刻ｔ４１から時刻ｔ４２の期間が、増幅光信号を、ＡＤ変換部２２がデジタル信号に変換する期間である。この期間を、図３ではＳ−ＡＤ期間と表記している。ＡＤ変換部２２が得た、増幅光信号に基づくデジタル信号を、デジタルＳ信号と表記する。
これにより、各列のメモリ２７は、デジタルＮ信号とデジタルＳ信号とを保持する。不図示の水平走査回路は、各列のメモリ２７からそれぞれ、デジタルＮ信号とデジタルＳ信号とのそれぞれを順次読み出して、光電変換装置の外部に出力する。
図４は、本実施例の光電変換装置の俯瞰図であり、図５は図４のＡ−Ｂで示した部分の断面模式図である。
画素部１には、画素１０００が行列状に設けられている。
共通電極２０１は、画素部１の周辺で、スルーホール（不図示）を介して半導体基板１００上に配された基準電圧線１０９と電気的に接続される。基準電圧線１０９は金属配線で構成される。共通電極２０１は画素部１と基準電圧線１０９を少なくとも覆うように形成することが望ましい。尚、基準電圧線１０９は画素部１の周辺の４辺に配置されるようにしてもよい。この場合には、画素部１の周辺の各辺に設けられた複数の基準電圧線１０９の各々が、ビアプラグを介して共通電極２０１と電気的に接続されるようにすればよい。
光電変換装置は、電圧供給端子２を有する。電圧供給端子２は、光電変換装置の外部と基準電圧線１０９のそれぞれに電気的に接続されている。電圧供給端子２には、光電変換装置の外部から所定の電圧が供給される。電圧供給端子２を図４のように４隅に配することによって、共通電極２０１の電圧を、画素部１の面内において、均一にしやすくできる。
トランジスタＭ３は、半導体基板１００に設けられている。トランジスタＭ３の一方の主ノードは、配線層を介して、画素電極２０９に電気的に接続されている。
画素電極２０９の入射面側には絶縁層２０７が設けられている。
さらに絶縁層２０７の上に、光電変換層２０５、ブロッキング層２０３が順に設けられている。
ブロッキング層２０３の入射面側には、共通電極２０１が設けられている。
また、画素部１の周辺の領域において、金属配線で形成された基準電圧線１０９が設けられている。画素部１の周辺の領域とは、画素部１に含まれる複数の画素１０００の全体の外周よりも外に位置する領域である。さらに、基準電圧線１０９はスルーホール１０８を介して、接続電極１０７に電気的に接続されている。接続電極１０７と共通電極２０１との間には、酸化導電膜１０６が設けられている。接続電極１０９は、共通電極２０１が複数の光電変換部１０１ａに供給する電位を、共通電極２０１に供給する第２の電極である。
酸化導電膜１０６は、ＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）、ＩＺＯ（Ｉｎｄｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ）等の酸化導電膜を使用することができる。酸化導電膜１０６は、酸化インジウムを含む膜とすることができる。また、酸化導電膜１０６は、ＺｎＯを含む膜とすることもできる。
次に、図５に示した光電変換装置の製造方法について説明する。
半導体基板１００にトランジスタＭ３を形成する。その後、画素部１の周辺において、電圧基準線１０９を形成する。その後、スルーホール１０８を形成する。そして、接続電極１０７を形成する。また、接続電極１０７の形成と平行して、画素電極２０９を形成する。
その後、酸化導電膜を含む画素電極２０９および接続電極１０７のパーティクルを除去するため半導体基板１００を洗浄する。
洗浄は、水による二流体洗浄を用いる。この線上に用いられる水に残存する酸素と、クリーンルームのクリーンエアー中の酸素により、金属表面には絶縁性の自然酸化膜が形成される。
ここで形成された自然酸化膜は次の酸化導電膜１０６を形成する工程の前に除去される。自然酸化膜の除去は、プラズマエッチングあるいは薬液によるエッチングによって行うことができる。
その後、酸化導電膜１０６を接続電極１０７の上部に形成する。
酸化導電膜１０６の形成後、画素電極２０９の上に絶縁層２０７、光電変換層２０５、ブロッキング層２０３を形成する。この絶縁層２０７、光電変換層２０５、ブロッキング層２０３は酸化導電膜１０６の上部にも形成される。その後、酸化導電膜１０６の上部の領域をパターニングして、絶縁層２０７、光電変換層２０５、ブロッキング層２０３を除去する。また、パターニングに使用したレジストも除去する。
その後、ブロッキング層２０３の表面と、接続電極１０７の酸化導電膜１０６の表面とをそれぞれ洗浄してパーティクルを除去する。
洗浄は、水による二流体洗浄を用いる。この洗浄により、金属表面には、絶縁性の自然酸化膜が形成される。よって、接続電極１０６と共通電極２０１とを酸化導電膜１０６を介さずに直接接続する構成では、接続電極１０６の表面に形成された自然酸化膜が、接続電極１０６と共通電極２０１との間の電気的抵抗を増加させる。この自然酸化膜を除去しようとすれば、光電変換部１０１ａにダメージを与える可能性があるため、自然酸化膜の除去を行うことは困難である。
一方、本実施例の光電変換装置では、接続電極１０６の上部に酸化導電膜１０６を設けている。酸化導電膜１０６は、この洗浄工程において、金属表面に比して、絶縁性の自然酸化膜が形成されにくい。従って、接続電極１０６と共通電極２０１とを酸化導電膜１０６を介さずに直接接続する構成に比して、本実施例の光電変換装置は、接続電極１０６と共通電極２０１との間の導電性の洗浄工程によって生じる低下を抑制できる。
洗浄後、光電変換部１０１ａのブロッキング層２０３の上部から酸化導電膜１０６の上部に延在して、共通電極２０１を形成する。
本実施例の光電変換装置は、接続電極１０７と共通電極２０１との間に酸化導電膜１０６を設けている。これにより、接続電極１０７の表面に絶縁性の自然酸化膜が形成されにくくなる。よって、接続電極１０７と共通電極２０１との間の導電性の低下を抑制することができる。
本実施例において、基準電圧線１０９は画素部１の周辺の４辺に配置され、各辺でスルーホール１０８を介して共通電極２０１と電気的に接続することを説明した。しかしながら、本発明はこれらの構成に限定されない。例えば、基準電圧線１０９は画素部１の周辺の１辺や、向かい合う２辺に配置されていても良い。
本実施例の光電変換装置の金属配線はアルミニウム（Ａｌ）などの単層配線構造ではなく、多層配線構造としてもよい。多層配線構造の場合、バリアメタルを使用してＴｉＮ／Ａｌ／ＴｉＮの構成としてもよい。バリアメタルは金属材料の拡散防止やＳｉ基板との密着性に優れる構成とすることができる。さらに、金属配線はＡｌ以外の他の金属を用いてもよく、例えばＣｕを使用しても良い。
尚、本実施例では、共通電極２０１の電位を所定の電位とし、画素電極２０９の電位を変化させることで、光電変換部１０１ａの電荷をリフレッシュしていた。他の例として、画素電極２０９の電位を所定の電位とし、共通電極２０１の電位を変化させることで、光電変換部１０１ａの電荷をリフレッシュするようにしても良い。
（実施例２）
上記の実施例で述べた光電変換装置は種々の光電変換システムに適用可能である。光電変換システムの一例としては、デジタルスチルカメラ、デジタルカムコーダー、監視カメラなどがあげられる。図６に、光電変換システムの一例としてデジタルスチルカメラに本発明の実施例１の光電変換装置を適用した光電変換システムの模式図を示す。
上記の実施例で述べた光電変換装置は種々の光電変換システムに適用可能である。光電変換システムの一例としては、デジタルスチルカメラ、デジタルカムコーダー、監視カメラなどがあげられる。図６に、光電変換システムの一例としてデジタルスチルカメラに本発明の実施例１の光電変換装置を適用した光電変換システムの模式図を示す。
図６に例示した光電変換システムは、光電変換装置１５４、レンズの保護のためのバリア１５１、被写体の光学像を光電変換装置１５４に結像させるレンズ１５２及びレンズ１５２を通過する光量を可変にするための絞り１５３を有する。レンズ１５２及び絞り１５３は光電変換装置１５４に光を集光する光学系である。また、図６に例示した光電変換システムは光電変換装置１５４より出力される出力信号の処理を行う出力信号処理部１５５を有する。
出力信号処理部１５５は、光電変換装置１５４が出力するアナログ信号をデジタル信号に変換するＡＤ変換を行う。また、出力信号処理部１５５はその他、必要に応じて各種の補正、圧縮を行って画像データを出力する動作を行う。
図６に例示した光電変換システムはさらに、画像データを一時的に記憶するためのバッファメモリ部１５６、外部コンピュータ等と通信するための外部インターフェース部（外部Ｉ／Ｆ部）１５７を有する。さらに光電変換システムは、撮像データの記録又は読み出しを行うための半導体メモリ等の記録媒体１５９、記録媒体１５９に記録又は読み出しを行うための記録媒体制御インターフェース部（記録媒体制御Ｉ／Ｆ部）１５８を有する。なお、記録媒体１５９は光電変換システムに内蔵されていてもよく、着脱可能であってもよい。
さらに光電変換システムは、各種演算とデジタルスチルカメラ全体を制御する全体制御・演算部１５１０、光電変換装置１５４と出力信号処理部１５５に各種タイミング信号を出力するタイミング発生部１５１１を有する。ここで、タイミング信号などは外部から入力されてもよく、光電変換システムは少なくとも光電変換装置１５４と、光電変換装置１５４から出力された出力信号を処理する出力信号処理部１５５とを有すればよい。以上のように、本実施例の光電変換システムは、光電変換装置１５４を適用して撮像動作を行うことが可能である。
なお、上記実施形態は、いずれも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらの例示によって本発明の技術的範囲が限定的に解釈されてはならない。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な態様で実施することができる。
１００ 半導体基板
１０６ 酸化導電膜
２０１ 共通電極
２０３ ブロッキング層
２０５ 光電変換層
２０７ 絶縁層
２０９ 画素電極
１０６ 酸化導電膜
２０１ 共通電極
２０３ ブロッキング層
２０５ 光電変換層
２０７ 絶縁層
２０９ 画素電極
Claims (4)
- 光電変換層を各々が有する複数の画素と、
前記複数の画素の各々の前記光電変換層に対して電位を共通に供給する第１の電極と、
前記電位を前記第１の電極に供給する第２の電極とを有する光電変換装置であって、
前記第１の電極と前記第２の電極とに挟まれて設けられた酸化導電膜をさらに有することを特徴とする光電変換装置。 - 前記酸化導電膜が、酸化インジウムを含む膜であることを特徴とする請求項１に記載の光電変換装置。
- 前記第２の電極が、前記複数の画素の外周で囲まれた領域の外部に設けられていることを特徴とする請求項１または２に記載の光電変換装置。
- 請求項１〜３のいずれかに記載の光電変換装置と、
前記光電変換装置が出力する信号を用いて画像データを出力する出力信号処理部と、
を有することを特徴とする光電変換システム。
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