JP2016048937A - 平面アンテナ用のインピーダンス整合回路 - Google Patents
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Abstract
【解決手段】本発明は、平面アンテナのインピーダンスを整合するため、信号経路における入力端と出力端との間に接続された第1可変容量素子を含む回路を提案する。信号経路と大地との間には第2可変容量素子が接続され、さらに、信号経路入力端及び信号経路出力端は、それぞれ誘導素子を介して大地に接続される。
【選択図】図1
Description
ASL 制御ケーブル
C1、C2 可変容量素子
DBRK デュアルバンド方向性結合器
EP 受信経路
IAS、IAS1、IAS2 インピーダンス整合回路
L1、L2 誘導素子
M 大地
MBAS マルチバンド整合回路
PIFA 平面逆Fアンテナ
RK 方向性結合器
SeP 送信経路
SP 信号経路
SPA 信号経路出力端
SPE 信号経路入力端
Va 電圧依存の可変抵抗素子
WCE 固定容量素子
以下に本願出願当初の特許請求の範囲を付記する。
[C1] 平面アンテナ用のインピーダンス整合回路(IAS)であって、
信号経路入力端(SPE)及び信号経路出力端(SPA)を有する信号経路(SP)、
前記信号経路入力端(SPE)と前記信号経路出力端(SPA)との間に接続された第1可変容量素子(C1)、及び前記信号経路(SP)と大地(M)との間に接続された第2可変容量素子(C2)、
前記信号経路入力端(SPE)と大地(M)との間に接続された第1誘導素子(L1)、及び前記信号経路出力端(SPA)と大地(M)との間に接続された第2誘導素子(L2)、並びに
前記信号経路出力端(SPA)に接続され、且つインピーダンスが30〜60Ωであるアンテナ給電線(AL)、を含む、インピーダンス整合回路。
[C2] C1記載のインピーダンス整合回路において、前記第2容量素子(C2)が、前記信号経路出力端(SPA)と大地(M)との間に接続された、インピーダンス整合回路。
[C3] C1記載のインピーダンス整合回路において、前記第2容量素子(C2)が、前記信号経路入力端(SPE)と大地(M)との間に接続された、インピーダンス整合回路。
[C4] C1〜3の何れか一項に記載のインピーダンス整合回路において、前記信号経路出力端(SPA)と大地(M)との間に、可変抵抗素子(Va)が接続された、インピーダンス整合回路。
[C5] C1〜4の何れか一項に記載のインピーダンス整合回路において、
前記第1誘導素子(L1)及び前記第2誘導素子(L2)はQ値が15以上、インダクタンスが1〜30nHであり、
前記第1容量素子(C1)はQ値が10以上であり、且つ容量が0.5〜13pFの間隔で調整可能であり、さらに、
前記第2容量素子(C2)はQ値が10以上であり、且つ容量が0.5〜8.0pFの間隔で調整可能である、インピーダンス整合回路。
[C6] C1〜5の何れか一項に記載のインピーダンス整合回路において、該回路が、送信経路(SeP)と、受信経路(EP)と、PIFA型平面アンテナ(PIFA)とを含むモバイル通信機器において使用され、その際に、
前記信号経路入力端(SPE)が前記信号経路(SP)及び前記受信経路(EP)に接続され、さらに、
前記アンテナ給電線(AL)が、前記信号経路出力端(SPA)及び前記平面アンテナ(PIFA)の間に接続された、インピーダンス整合回路。
[C7] C6記載のインピーダンス整合回路において、該回路は、前記送信経路(SeP)を、電圧定在波比が3:1よりも小さい送信帯域幅で前記平面アンテナ(PIFA)に整合させ、且つ前記受信経路(EP)を、電圧定在波比が4:1よりも小さい受信帯域幅で前記平面アンテナ(PIFA)に整合させる、インピーダンス整合回路。
[C8] C1〜7の何れか一項に記載のインピーダンス整合回路において、該回路が、500〜4500MHzの帯域幅を有するW−CDMAにおいて使用される、インピーダンス整合回路。
[C9] C1〜8の何れか一項に記載のインピーダンス整合回路において、前記可変容量素子(C1,C2)の同調範囲が少なくとも2.5:1である、インピーダンス整合回路。
[C10] C1〜9の何れか一項に記載のインピーダンス整合回路において、前記可変容量素子(C1,C2)が、バリウム・ストロンチウム・チタンの誘電体層を有する同調可能なコンデンサ、CMOS技術で製造された容量素子、MEMSコンデンサ回路、半導体バラクタダイオード、NMOS技術で製造された容量素子、5ビットアレイ及びガリウムヒ素を有する容量素子よりなる群から選択された1種である、インピーダンス整合回路。
[C11] C1〜9の何れか一項に記載のインピーダンス整合回路において、前記2個の可変容量素子(C1,C2)の何れも、バリウム・ストロンチウム・チタンの誘電体層を有する同調可能なコンデンサ、CMOS技術で製造された容量素子、MEMSコンデンサ回路、半導体バラクタダイオード、NMOS技術で製造された容量素子、5ビットアレイ及びガリウムヒ素を有する容量素子よりなる群から選択された1種である、インピーダンス整合回路。
[C12] C1〜11の何れか一項に記載のインピーダンス整合回路において、前記誘導素子(L1,L2)が、HTCC,LTCC,FR4及び積層板から選択した多層基板にメタライズ成膜されている、インピーダンス整合回路。
[C13] C1〜12の何れか一項に記載のインピーダンス整合回路において、該回路における前記可変容量素子(C1,C2)が、同一構成を有し、且つ同一ハウジング内に配置された容量素子である、インピーダンス整合回路。
[C14] C1〜13の何れか一項に記載のインピーダンス整合回路において、該回路が、容量を変化させるための、2個の前記可変容量素子(C1,C2)に共用される制御ケーブル(ASL)を含む、インピーダンス整合回路。
[C15] C1〜14の何れか一項に記載のインピーダンス整合回路において、該回路が、0.5GHz≦f≦1.7GHz、1.7GHz≦f≦2.5GHz及びf≧2.5GHzの範囲から選択された帯域幅で使用される、インピーダンス整合回路。
[C16] C1〜15の何れか一項に記載のインピーダンス整合回路において、前記第1又は第2可変容量素子(C1,C2)が、前記Q値を向上させるために付加的に設けた固定容量素子(WCE)に並列接続された、インピーダンス整合回路。
[C17] C1〜16の何れか一項に記載のインピーダンス整合回路において、該回路が、前記信号経路(SP)に接続された方向性結合器(RK)を含む、インピーダンス整合回路。
[C18] 各々がC1〜17の何れか一項に記載されている2個のインピーダンス整合回路(IAS1,IAS2)と、デュアルバンド方向性結合器(DBRK)とを含むマルチバンド整合回路(MBAS)であって、
前記2個のインピーダンス整合回路が異なる帯域幅で使用するために設けられ、
前記デュアルバンド方向性結合器(DBRK)が、前記2個のインピーダンス整合回路における前記信号経路(SP)に接続された、マルチバンド整合回路。
[C19] 各々がC1〜17の何れか一項に記載されている2個以上のインピーダンス整合回路(IAS1,IAS2)と、該インピーダンス整合回路毎に設けられた方向性結合器(RK)とを含むマルチバンド整合回路であって、
前記2個以上のインピーダンス整合回路(IAS1,IAS2)が、異なる帯域幅で使用するために設けられ、
各インピーダンス整合回路に設けられる前記方向性結合器(RK)が、前記インピーダンス整合回路の信号経路に接続された、マルチバンド整合回路。
[C20] 各々がC1〜17の何れか一項に記載されている第1、第2及び第3のインピーダンス整合回路と、デュアルバンド方向性結合器(DBRK)とを含むマルチバンド整合回路であって、
前記第2及び第3インピーダンス整合回路における信号経路が、同一の前記デュアルバンド方向性結合器(DBRK)により接続された、マルチバンド整合回路。
Claims (20)
- 平面アンテナ用のインピーダンス整合回路(IAS)であって、
信号経路入力端(SPE)及び信号経路出力端(SPA)を有する信号経路(SP)、
前記信号経路入力端(SPE)と前記信号経路出力端(SPA)との間に接続された第1可変容量素子(C1)、及び前記信号経路(SP)と大地(M)との間に接続された第2可変容量素子(C2)、
前記信号経路入力端(SPE)と大地(M)との間に接続された第1誘導素子(L1)、及び前記信号経路出力端(SPA)と大地(M)との間に接続された第2誘導素子(L2)、並びに
前記信号経路出力端(SPA)に接続され、且つインピーダンスが30〜60Ωであるアンテナ給電線(AL)、を含む、インピーダンス整合回路。 - 請求項1記載のインピーダンス整合回路において、前記第2容量素子(C2)が、前記信号経路出力端(SPA)と大地(M)との間に接続された、インピーダンス整合回路。
- 請求項1記載のインピーダンス整合回路において、前記第2容量素子(C2)が、前記信号経路入力端(SPE)と大地(M)との間に接続された、インピーダンス整合回路。
- 請求項1〜3の何れか一項に記載のインピーダンス整合回路において、前記信号経路出力端(SPA)と大地(M)との間に、可変抵抗素子(Va)が接続された、インピーダンス整合回路。
- 請求項1〜4の何れか一項に記載のインピーダンス整合回路において、
前記第1誘導素子(L1)及び前記第2誘導素子(L2)はQ値が15以上、インダクタンスが1〜30nHであり、
前記第1容量素子(C1)はQ値が10以上であり、且つ容量が0.5〜13pFの間隔で調整可能であり、さらに、
前記第2容量素子(C2)はQ値が10以上であり、且つ容量が0.5〜8.0pFの間隔で調整可能である、インピーダンス整合回路。 - 請求項1〜5の何れか一項に記載のインピーダンス整合回路において、該回路が、送信経路(SeP)と、受信経路(EP)と、PIFA型平面アンテナ(PIFA)とを含むモバイル通信機器において使用され、その際に、
前記信号経路入力端(SPE)が前記信号経路(SP)及び前記受信経路(EP)に接続され、さらに、
前記アンテナ給電線(AL)が、前記信号経路出力端(SPA)及び前記平面アンテナ(PIFA)の間に接続された、インピーダンス整合回路。 - 請求項6記載のインピーダンス整合回路において、該回路は、前記送信経路(SeP)を、電圧定在波比が3:1よりも小さい送信帯域幅で前記平面アンテナ(PIFA)に整合させ、且つ前記受信経路(EP)を、電圧定在波比が4:1よりも小さい受信帯域幅で前記平面アンテナ(PIFA)に整合させる、インピーダンス整合回路。
- 請求項1〜7の何れか一項に記載のインピーダンス整合回路において、該回路が、500〜4500MHzの帯域幅を有するW−CDMAにおいて使用される、インピーダンス整合回路。
- 請求項1〜8の何れか一項に記載のインピーダンス整合回路において、前記可変容量素子(C1,C2)の同調範囲が少なくとも2.5:1である、インピーダンス整合回路。
- 請求項1〜9の何れか一項に記載のインピーダンス整合回路において、前記可変容量素子(C1,C2)が、バリウム・ストロンチウム・チタンの誘電体層を有する同調可能なコンデンサ、CMOS技術で製造された容量素子、MEMSコンデンサ回路、半導体バラクタダイオード、NMOS技術で製造された容量素子、5ビットアレイ及びガリウムヒ素を有する容量素子よりなる群から選択された1種である、インピーダンス整合回路。
- 請求項1〜9の何れか一項に記載のインピーダンス整合回路において、前記2個の可変容量素子(C1,C2)の何れも、バリウム・ストロンチウム・チタンの誘電体層を有する同調可能なコンデンサ、CMOS技術で製造された容量素子、MEMSコンデンサ回路、半導体バラクタダイオード、NMOS技術で製造された容量素子、5ビットアレイ及びガリウムヒ素を有する容量素子よりなる群から選択された1種である、インピーダンス整合回路。
- 請求項1〜11の何れか一項に記載のインピーダンス整合回路において、前記誘導素子(L1,L2)が、HTCC,LTCC,FR4及び積層板から選択した多層基板にメタライズ成膜されている、インピーダンス整合回路。
- 請求項1〜12の何れか一項に記載のインピーダンス整合回路において、該回路における前記可変容量素子(C1,C2)が、同一構成を有し、且つ同一ハウジング内に配置された容量素子である、インピーダンス整合回路。
- 請求項1〜13の何れか一項に記載のインピーダンス整合回路において、該回路が、容量を変化させるための、2個の前記可変容量素子(C1,C2)に共用される制御ケーブル(ASL)を含む、インピーダンス整合回路。
- 請求項1〜14の何れか一項に記載のインピーダンス整合回路において、該回路が、0.5GHz≦f≦1.7GHz、1.7GHz≦f≦2.5GHz及びf≧2.5GHzの範囲から選択された帯域幅で使用される、インピーダンス整合回路。
- 請求項1〜15の何れか一項に記載のインピーダンス整合回路において、前記第1又は第2可変容量素子(C1,C2)が、前記Q値を向上させるために付加的に設けた固定容量素子(WCE)に並列接続された、インピーダンス整合回路。
- 請求項1〜16の何れか一項に記載のインピーダンス整合回路において、該回路が、前記信号経路(SP)に接続された方向性結合器(RK)を含む、インピーダンス整合回路。
- 各々が請求項1〜17の何れか一項に記載されている2個のインピーダンス整合回路(IAS1,IAS2)と、デュアルバンド方向性結合器(DBRK)とを含むマルチバンド整合回路(MBAS)であって、
前記2個のインピーダンス整合回路が異なる帯域幅で使用するために設けられ、
前記デュアルバンド方向性結合器(DBRK)が、前記2個のインピーダンス整合回路における前記信号経路(SP)に接続された、マルチバンド整合回路。 - 各々が請求項1〜17の何れか一項に記載されている2個以上のインピーダンス整合回路(IAS1,IAS2)と、該インピーダンス整合回路毎に設けられた方向性結合器(RK)とを含むマルチバンド整合回路であって、
前記2個以上のインピーダンス整合回路(IAS1,IAS2)が、異なる帯域幅で使用するために設けられ、
各インピーダンス整合回路に設けられる前記方向性結合器(RK)が、前記インピーダンス整合回路の信号経路に接続された、マルチバンド整合回路。 - 各々が請求項1〜17の何れか一項に記載されている第1、第2及び第3のインピーダンス整合回路と、デュアルバンド方向性結合器(DBRK)とを含むマルチバンド整合回路であって、
前記第2及び第3インピーダンス整合回路における信号経路が、同一の前記デュアルバンド方向性結合器(DBRK)により接続された、マルチバンド整合回路。
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