JP2016034175A - 半導体駆動装置ならびにそれを用いた電力変換装置 - Google Patents

Abstract

【課題】半導体素子を適用した回路が短絡した場合に、高速なゲートサプレスを実現し、短絡時の飽和電流を抑制すると共に、スイッチング時の損失増加を招かない方法を提供すること。
【解決手段】エミッタ主端子／前記ソース主端子とエミッタ制御端子の間の寄生インダクタンスもしくはインダクタに発生する起電圧によって生じる電圧が、当該半導体素子のターンオン動作時における前記電圧よりも大きく、半導体素子を含む主回路に発生する最大電圧よりも小さい所定電圧以上となる場合に、前記起電圧を利用して、ゲート制御端子の電流をエミッタ主端子／前記ソース主端子又はエミッタ制御端子に分流する電流経路を構成することでゲート制御端子の電圧または電流を低下させ、かつ前記電位差が所定電圧よりも小さい場合に、ゲート制御端子の電流をエミッタ主端子／前記ソース主端子又はエミッタ制御端子に分流する電流経路を構成しないゲートサプレス回路を有する。
【選択図】図１

Description

本発明は、半導体スイッチング素子を駆動する半導体駆動装置、およびその半導体駆動装置を用いた電力変換装置に関する。

インバータをはじめとする電力変換装置は、半導体スイッチング素子のスイッチング動作によって電力変換を実現している。その半導体スイッチング素子の代表例としては、ＭＯＳ−ＦＥＴやＩＧＢＴをはじめとする電圧駆動型半導体素子が広く用いられている。特に、高速のスイッチングが可能で大電力を制御できるＩＧＢＴは、家電用の小容量インバータから鉄道用等の大容量インバータまで幅広い分野で使われている。

このような半導体スイッチング素子を制御するためには、半導体駆動装置が必要となる。一般に、電圧駆動型半導体の駆動装置は、半導体スイッチング素子のゲートに電圧を印加することで、素子の導通状態を制御する機能を有する。

半導体スイッチング素子をインバータなどに使う場合には、アーム短絡や負荷短絡による素子破損を防止するために、短絡保護機能を有することが多い。アーム短絡とは、プラスとマイナスの電源ライン間に複数個直列接続された半導体スイッチング素子が同時にオンしてしまい、電源のプラスとマイナスを短絡してしまう現象である。また、負荷短絡とは、インバータに接続された負荷が短絡し、オンしている半導体スイッチング素子を介して電源のプラスとマイナスが短絡される現象である。これらの短絡が起こると、半導体スイッチング素子には過大な電流が流れ破壊に至る。そのため、対のアーム素子の破壊や誤点弧によって短絡が発生した場合に、自アーム素子を２次被害から保護するために、半導体駆動装置に短絡保護回路を設けることが従来から検討されている。

例えば、特許文献１には、ロゴスキーコイルを用いてエミッタの電流を監視する短絡検知方式が開示されている。また、特許文献２には、半導体モジュールの寄生インダクタンスＬｅによって発生する起電圧Ｌｅ×ｄＩｃ／ｄｔを監視して短絡を検知する方法が開示されている。

また、特許文献３には、半導体素子がオンしている期間にゲート回路にインダクタンスが追加されるように回路を切り替え、当該インダクタンスに発生する負電圧を利用して、ゲート電圧を低減、すなわちパッシブ回路により迅速にゲートをサプレスする方法が開示されている。

さらに、特許文献４には、半導体素子のターンオン時のスイッチングノイズを低減する目的で、半導体モジュールの寄生インダクタンスに発生する負電圧を利用して、パッシブ回路によりゲート電圧を低減し、スイッチング速度を動的に減少させる方法が開示されている。

特開２００８−３０１６１７号公報 特開２００７−２２８７６９号公報 特開２０１０−１２４６２７号公報 特開２００４−４８８４３号公報

アーム短絡や負荷短絡は、短絡が発生した際の半導体モジュールの導通状態によって、一般に３つの短絡モードに分類される。

以下、図８に示すＩＧＢＴモジュールの電流および電圧波形を参照して、この３つの短絡モードの特徴を説明する。図８は、ＩＧＢＴにおける、正常時のターンオン時（ａ）、ＴｙｐｅI短絡時（ｂ）、ＴｙｐｅII短絡時（ｃ）およびＴｙｐｅIII短絡時（ｄ）、それぞれの電流および電圧波形を示す図である。

ＴｙｐｅI短絡は、自アーム素子がターンオンする際に短絡回路が生じるものである。一例としては、インバータの上下アームを考えると、対のアーム素子がターンオフ中に破壊して導通状態のままとなり、その状態で自アームがターンオンする状況で発生する。この時の自アーム素子の電流および電圧波形を図８（ｂ）に示す。

図８（ａ）の正常なターンオン時には、ゲート−エミッタ電圧ＶｇｅがＶｍからＶｐに向かって増加してオン状態に移行すると、コレクタ電流Ｉｃが増加し、一方で、コレクタ−エミッタ電圧Ｖｃｅは電源電圧Ｖｄｃからオン電圧（数Ｖ）へ低下する。

これに対し、ＴｙｐｅI短絡時には、短絡によってコレクタ電流ＩｃはＩＧＢＴの飽和電流まで増加し、一方で、コレクタ−エミッタ電圧Ｖｃｅはオン電圧（数Ｖ）まで低下しない。この時、帰還容量Ｃｇｃを介して、コレクタからゲートに（式１）の変位電流Ｉｓが流れる。

Ｉｓ＝Ｃｇｃ×ｄＶｃｅ／ｄｔ … （式１）
このため、ゲート電圧Ｖｇｅは電源電圧程度まで上昇する。その結果、正常なターンオン時に見られるＶｇｅのミラー期間（図８（ａ））はなくなる。

次に、図８（ｃ）を参照して、ＴｙｐｅII短絡を説明する。

ＴｙｐｅII短絡は、自アームＩＧＢＴがゲートオン状態にあり、コレクタ電流Ｉｃが流れている時に短絡が発生するものである。一例としては、自アームのＩＧＢＴが導通している期間に、オフ中の対のアーム素子が誤点弧や破壊して短絡する場合がある。

このＴｙｐｅII短絡では、ゲートオン状態で短絡するため、その電流変化率ｄＩｃ／ｄｔは、素子特性で制限されるＴｙｐｅI短絡よりも大きく、主回路の寄生インダクタンスＬｓによって（式２）で与えられる。

ｄＩｃ／ｄｔ≒Ｖｄｃ／Ｌｓ … （式２）
その結果、コレクタ電流Ｉｃは急激に増大し、ＴｙｐｅＩ短絡よりも激しい短絡となる。さらに、（式１）によってゲートに電流が流入することでゲート電圧が上昇し、飽和電流はさらに増加する。そのため、ゲートの過電圧破壊および飽和電流の低減のために、一般に、図８に示すゲート−エミッタ間の電圧クランプ素子（Ｄｚ１とＤｚ２の直列回路）が設けられる。これにより、図８（ｃ）に示すように、ゲート−エミッタ電圧Ｖｇｅはある規定値Ｖｃｌにクランプされる。

最後に、図８（ｄ）を参照して、ＴｙｐｅIII短絡を説明する。

ＴｙｐｅIII短絡は、ＴｙｐｅII短絡と同様に、自アームのＩＧＢＴがゲートオン状態で短絡するモードであるが、ＩＧＢＴではなく逆並列接続されたダイオードが導通している状態で短絡する点がＴｙｐｅII短絡と異なる。

一例としては、自アームのダイオードが還流電流を流しており、かつ自アームのＩＧＢＴのゲートがオンしている状態で、オフ中の対のアーム素子が誤点弧や破壊して短絡する場合がある。したがって、自アームのダイオードのアノード電流をＩａとすると、ＩＧＢＴモジュールの端子電流Ｉｃ−Ｉａが負の状態で短絡が発生する。この場合も、ゲートオン状態で短絡するため、その電流変化率ｄＩｃ／ｄｔはＴｙｐｅII短絡と同様に大きくなり、したがって激しい短絡となる。また、ダイオード電圧が急上昇することでハードリカバリを起し、サージ電圧（図のリカバリサージ）を発生する場合があるため、より高速な保護が必要となる。

文献１，２に開示されている方法は、短絡の情報を半導体駆動部に伝達し、半導体駆動部が短絡を解除または緩和するように半導体のゲートを制御するものである。前記のとおり、ＴｙｐｅII短絡やＴｙｐｅIII短絡が発生した場合は、（式２）に従って高いｄＩｃ／ｄｔが発生し、さらに（式１）に従ってゲート電圧が上昇するため、飽和電流が増加して半導体素子に過大なストレスが加わる。前記の参考文献１、２の方法では、短絡を検知して半導体のゲートを制御するまでの動作遅延が大きいため、飽和電流を十分に抑制できず、従って素子を保護できないという課題がある。この動作遅延の発生要因としては、短絡検知回路の検知遅延や出力段回路の動作遅延、および半導体駆動部と半導体素子を配線で接続する場合はその寄生インダクタンスなどが挙げられる。そのため、応答速度の速いパッシブ回路で構成され、迅速に半導体素子に流れる飽和電流を抑制する手段が求められる。

これに対し、前記した特許文献３では、半導体素子がオン状態の期間は、エミッタ側コイルを含むゲート―エミッタ間にゲート電圧を印加して、コイルに発生する負電圧を利用してゲート電圧をサプレッスし、さらに、半導体素子がターンオンする時間はコイルを含まないゲート―エミッタ間にゲート電圧を印加して、スイッチング速度を高速に保って、ターンオンのスイッチング損失を低減できる技術が開示されている。

しかし、当該特許文献３では、ゲート回路１に切替器１３を制御する手段が必要である他、ＩＧＢＴとゲート回路１を配線で接続する場合にはその寄生インダクタンスによってゲートサプレス動作に遅延が生じ、充分に飽和電流の抑制効果が得られないという課題がある。

また、特許文献４では、スイッチングノイズの低減を目的としていることからも分かるように、半導体素子のスイッチング動作時においてもゲート電流を分流して、スイッチング速度を低下させる。つまり、スイッチング速度の低下に起因してオン及びオフ動作時のスイッチング損失が増大するという課題がある。

本発明は、スイッチング損失の増加を抑制しつつ、短絡時の飽和電流を抑制できる半導体駆動装置、およびその半導体駆動装置を用いた電力変換装置を提供する。

前記した課題を解決するために、本発明に係る半導体駆動装置は、コレクタ主端子／ドレイン主端子及びエミッタ主端子／ソース主端子から成る一対の主端子と、一対の主端子に流れる電流を制御するゲート制御端子及びエミッタ制御端子と、を有する半導体素子のゲート制御端子に駆動指令を入力するゲート駆動部を備えた半導体駆動装置であって、エミッタ主端子／ソース主端子とエミッタ制御端子の間の寄生インダクタンスもしくはインダクタに発生する起電圧によって、エミッタ主端子／ソース主端子とエミッタ制御端子の間に生じる電圧が、当該半導体素子のターンオン動作時における前記電圧よりも大きく、半導体素子を含む主回路に発生する最大の電流変化によって生じる最大電圧よりも小さい所定電圧以上となる場合に、起電圧を利用して、ゲート制御端子の電流をエミッタ主端子／ソース主端子又はエミッタ制御端子に分流する電流経路を構成することでゲート制御端子の電圧または電流を低下させ、かつ前記電位差が所定電圧よりも小さい場合に、ゲート制御端子の電流をエミッタ主端子／ソース主端子又はエミッタ制御端子に分流する電流経路を構成しないゲートサプレス回路を有する。

本発明によれば、スイッチング損失の増加を抑制しつつ、制御対象の半導体素子がゲートオン期間中に発生するＴｙｐｅII短絡やＴｙｐｅIII短絡に対し、ゲートサプレスによって飽和電流を速やかに低減し、半導体素子の破壊を防止することができる。

本発明の実施例１に係る半導体駆動回路の基本構成を示すブロック図である。 本発明の実施例１に係る半導体駆動回路の第１の具体例を示すブロック図である。 本発明の実施例１に係る半導体駆動回路の第２の具体例を示すブロック図である。 本発明の実施例２に係る半導体駆動回路の基本構成を示すブロック図である。 本発明の実施例２に係る半導体駆動回路の具体例を示すブロック図である。 本発明の実施例３に係る半導体駆動回路の基本構成を示すブロック図である。 本発明の実施例４に係る電力変換装置の基本構成を示すブロック図である。 短絡が発生する状況で分類した３つの短絡モードの模式波形図である。

以下、本発明を実施する形態として、実施例１から４について、図面を参照して順に説明する。なお、以下では半導体としてＩＧＢＴを例にとって説明するが、それに限定されるものではなく、その他一般の半導体の駆動装置にも適用できるものである。

図８に示す通り、上記した各短絡モード（ＴｙｐｅI，ＴｙｐｅII，ＴｙｐｅIII）のうち、ＴｙｐｅII及びＴｙｐｅIIIは、ゲートオン状態で短絡するため、素子特性で制限されず、電流変化率ｄＩｃ／ｄｔが大きくなり、コレクタ電流Ｉｃは急激に増大する激しい短絡となる。一方、ＴｙｐｅIは、素子特性で制限されるため電流変化率ｄＩｃ／ｄｔがＴｙｐｅII及びＴｙｐｅIIIよりも小さく、コレクタ電流ＩｃもＴｙｐｅII及びＴｙｐｅIIIよりも小さい。そのため、ＴｙｐｅIでは半導体駆動部が保護動作に移行する前に半導体素子が破壊されることは無く、一方、ＴｙｐｅII及びＴｙｐｅIIIでは、半導体駆動部が保護動作に移行する前に半導体素子が破壊される虞がある。

以下に説明する各実施例では、ＴｙｐｅII及びＴｙｐｅIIIの電流変化率ｄＩｃ／ｄｔが通常のスイッチング時よりも十分に大きいことに着目して、当該ＴｙｐｅII及びＴｙｐｅIIIの短絡発生時に、ゲート電圧を低下させて半導体素子の破壊を防ぐとともに、通常のスイッチング動作時には、ゲート電圧を低下させずに、スイッチング損失の増加を抑制するための具体的な装置及び方法を説明する。

［半導体駆動装置の構成］
図１は本発明の実施例１に係る半導体駆動装置の基本構成を示す図である。半導体駆動装置は、半導体駆動部とゲートサプレス部を備えており、半導体モジュールのゲート端子に駆動信号を入力する。また、半導体駆動部は、ゲート駆動部と短絡保護部を有している。半導体駆動装置は、指令部から受けた駆動指令ＳＩＮに応じて、ゲート駆動部の出力段回路Ｔ１が、ゲート抵抗Ｒｇ１を介してＩＧＢＴのゲートに電圧を印加する。半導体駆動部には、短絡を検知して保護する短絡保護部を有しており、短絡が発生した際にはゲート駆動部にその情報を伝達し、ＩＧＢＴを破壊から保護することができる。本実施例では、短絡を検知する手段として、半導体モジュールの寄生インダクタンスＬｅに発生する起電圧Ｌｅ×ｄＩｃ／ｄｔに基づいて過電流を検知する例を示している。半導体モジュールは、例えばＩＧＢＴで構成され、コレクタ主端子と、エミッタ主端子Ｅと、ゲート制御端子Ｇと、エミッタ制御端子Ｅａを備える。

本実施例に係る半導体駆動装置は、更にＩＧＢＴのゲート制御端子Ｇとエミッタ制御端子Ｅａ、およびエミッタ主端子Ｅと接続されたゲートサプレス部を、前記した短絡保護部とは独立して有する。このゲートサプレス部は、半導体駆動部内に設けることもできるが、半導体駆動部とは独立して半導体モジュールの直近に配置することで、配線インダクタンスの影響を小さくすることができ、本発明の効果を大きくできる。例えば、ゲートサプレス部は、半導体モジュールの制御端子にネジ留めするか、あるいは半導体モジュール内に実装することが考えられる。また、本実施例では、半導体モジュールの寄生インダクタンスＬｅに発生する起電圧Ｌｅ×ｄＩｃ／ｄｔを用いる例を示したが、必ずしも寄生インダクタンスである必要はなく、半導体モジュールのエミッタ端子の外側にコイルを設け、当該コイルのインダクタンスを利用するようにしても良い。
［半導体駆動装置の動作］
以下、図１を参照して、短絡が発生した場合の半導体駆動装置の動作を説明する。本実施例の短絡検知部は、半導体モジュールの寄生インダクタンスＬｅに発生する起電圧Ｌｅ×ｄＩｃ／ｄｔに基づいて短絡時の過電流を判定し、ゲート電圧を減少させることによって短絡保護、つまり短絡の緩和または遮断を行う。

ゲートサプレス部は、この短絡保護に移行するまでの動作遅延期間に、主端子の寄生インダクタンスＬｅに発生する負電圧を利用して、ゲート制御端子Gとエミッタ主端子Ｅを接続する分流回路を構成し、ゲート電流をエミッタ側に分流させることでゲート電圧を低減、すなわちゲートをサプレスし、短絡時の飽和電流を低減し、ＩＧＢＴのストレスを低減する役割を果たす。具体的には、ゲートサプレス部は、エミッタ制御端子Ｅａとエミッタ主端子Ｅの電位差、すなわちエミッタインダクタンスＬｅ間の起電圧が所定の閾値電圧Ｖｅｔｈ以上の場合に、ゲート制御端子Gの電位をエミッタ主端子Ｅの電位に近づけるように動作するパッシブ回路である。これにより、早期にゲートエミッタ間電圧Ｖｇｅが低下、すなわちサプレスすることができる。本発明は、ゲートサプレス回路が電圧に応じて迅速にサプレス動作を行うこと、および前記したゲートサプレスが通常のスイッチング時に動作しないことに特徴がある。前者（電圧に応じて迅速にサプレス動作を行うこと）は、ゲートサプレス回路が電源や制御が不要で半導体駆動部とは独立して半導体モジュール直近に配置できるパッシブ回路で構成することによって実現できる。一方後者（前記したゲートサプレス部が通常のスイッチング時に動作しないこと）は、前記所定の閾値電圧Ｖｅｔｈを、下記式３のように設定することで実現できる。

ｇｍ×ｄＶｇｅ／ｄｔ＜Ｖｅｔｈ／Ｌｅ＜Ｖｄｃ／Ｌｓ … （式３）
ここで、ｇｍはＩＧＢＴのコンダクタンスであり、従ってｇｍ×ｄＶｇｅ／ｄｔは、ターンオン時のコレクタ電流変化率ｄＩｃ／ｄｔの指標となる。つまり、閾値電圧Ｖｅｔｈを半導体素子のターンオン動作時に、エミッタ制御端子Ｅａとエミッタ主端子Ｅの間に生じる電位差よりも大きい値に設定することにより、通常のスイッチング時にゲートサプレス回路が動作しないことを保証できる。
一方で、（式２）に示した通り、Ｖｄｃ／ＬｓはＴｙｐｅＩＩ短絡やＴｙｐｅＩＩＩ短絡で発生し得る最大の電流変化率ｄＩｃ／ｄｔを表す。従って、（式３）の上限はゲートサプレス回路がＴｙｐｅＩＩ短絡やＴｙｐｅＩＩＩ短絡で動作することを保証する。つまり、半導体素子を含む主回路に発生し得る最大電圧よりも小さい値に閾値電圧Ｖｅｔｈを設定することにより、ゲートサプレス回路がＴｙｐｅＩＩ短絡やＴｙｐｅＩＩＩ短絡で動作することを保証する。

近年、半導体素子のスイッチングが高速化する傾向にあり、従って（式３）の下限値が増加する傾向ある。一方で、スイッチングの高速化は、主回路インダクタンスＬｓに起因するターンオフ時のサージ電圧Ｌｓ×ｄＩｃ／ｄｔの増加を招くため、同時に主回路インダクタンスＬｓを低減する取り組みがなされる。この結果、（式３）の上限値も増加する傾向にあり、従ってＴｙｐｅＩＩ短絡時やＴｙｐｅＩＩＩ短絡時のゲートサプレスが益々重要になっている。本発明は、このようなスイッチングの高速化が進む中でも、前記閾値電圧Ｖｅｔｈが（式３）を満たすように設定できることに鑑みて考案したものである。
［実施例１による効果］
本発明が提供するゲートサプレス回路は、半導体駆動部の制御と独立して動作することにより、高速に動作し、制御が不要な簡素な構成にすることができる。また、ゲートサプレス回路が動作するエミッタインダクタンス間の起電圧の閾値Ｖｅｔｈを（式３）の下限値以上にしたことで、通常のスイッチング時にゲートサプレス部が動作することを回避でき、通常のスイッチング時にゲートサプレス回路が動作することにより生じる、スイッチング損失が増加するという問題を回避できる。さらに、前記した閾値Ｖｅｔｈを（式３）上限値以下にしたことで、ＴｙｐｅＩＩ短絡やＴｙｐｅＩＩＩ短絡などの高ｄＩｃ／ｄｔの短絡が発生した際に、半導体駆動部が保護動作に移行するまでの間にゲート電圧をサプレスし、飽和電流を低減する効果がある。

一方で、ＴｙｐｅＩ短絡の場合は、電流変化率ｄＩｃ／ｄｔは（式３）の下限と同程度であるため、従ってゲートサプレス回路は動作しないと考えられる。前記したとおり、ゲートサプレスが重要となる事象がＴｙｐｅＩＩ短絡やＴｙｐｅＩＩＩ短絡のようなｄＩｃ／ｄｔが高い激しい短絡であり、ＴｙｐｅＩ短絡の場合はゲートサプレスなしでも、半導体駆動部の短絡保護機能で十分に保護できると期待できる。このように、本発明は、短絡モードの特徴に鑑みて考案したものであり、（式３）の条件を考案したことにより前記した従来技術で生じる課題を解決することができる。

＜実施例１の具体例１＞
図２を参照して、本発明の実施例１に係る半導体駆動装置の具体例１を説明する。ゲートサプレス部は、抵抗Ｒ１とＲ２を直列接続し、エミッタ制御端子Ｅａとエミッタ主端子Ｅの間に接続する。また、トランジスタＴｒ１をゲート制御端子とエミッタ主端子の間に接続して、ゲート制御端子からエミッタ主端子への電流を制御できるようにする。さらに、抵抗Ｒ１とＲ２の接続点をトランジスタＴｒ１のゲートに接続する。この抵抗Ｒ１とＲ２は、トランジスタＴｒ１が（式３）の条件内で動作するような適正な比率に調整する。つまり、抵抗Ｒ１とＲ２の抵抗値は、エミッタ制御端子Ｅａとエミッタ主端子Ｅ間の電圧が所定の閾値電圧Ｖｅｔｈ以上となる場合に、接続点電圧がトランジスタＴｒ１のベースオン電圧となり、エミッタ制御端子Ｅａとエミッタ主端子Ｅ間の電圧が所定の閾値電圧Ｖｅｔｈよりも小さい場合に、前記接続点電圧がトランジスタＴｒ１のオフ電圧となる値に設定される。

ＴｙｐｅＩＩ短絡やＴｙｐｅＩＩＩ短絡などで正の大きなｄＩｃ／ｄｔが発生したとすると、エミッタ制御端子Ｅａとエミッタ主端子Ｅの間に閾値電圧Ｖｅｔｈ以上の起電圧が発生し、トランジスタＴｒ１がオンする。この場合、ゲート制御端子の電流がエミッタ主端子に分流する電流経路が構成されるため、ゲート制御端子Ｇの電位は、エミッタ主端子Ｅの電位に近づく方向に向かう。ここで、エミッタ制御端子電圧Ｅａの電位を基準とすると、エミッタ主端子Ｅの電位は負になるため、ＩＧＢＴのゲートエミッタ間電圧Ｖｇｅは減少し、従って飽和電流を低減できる。

上記の構成に加えて、トランジスタＴｒ１のコレクタ側には電流制限素子Ｃｃ１を設けることにより、ゲートエミッタ間電圧Ｖｇｅが最大定格値を超えることを防止することが可能となる。電流制限素子Ｃｃ１の例としては、抵抗や定電流ダイオードなどが考えられる。電流制限素子として抵抗を用いる場合は、トランジスタＴｒ１のエミッタ側に配置することにより、Ｔｒ１に大きな電流が流れる際にＴｒ１のエミッタ電位を上昇させ、電流を抑制することもできる。さらに、ゲートエミッタ間に保護用のツェナーダイオードＤｚ１、Ｄｚ２を設けた場合には、ゲートの過電圧を防止することも可能となる。

高耐圧ＩＧＢＴなどでオフ時のゲートエミッタ間電圧Ｖｇｅを負電圧にする場合は、トランジスタＴｒ１の寄生ダイオードを介してゲート回路にリーク電流が流れることを防止するため、ダイオードＤ１を設けることが望ましい。さらに、ＩＧＢＴがターンオフする際は、エミッタ制御端子電圧Ｅａの電位を基準としてエミッタ主端子Ｅの電位は正になるが、その際にトランジスタのベースエミッタ間に過大な電圧が印加されるのを防止するために、ダイオードＤ２を設けることが好ましい。なお、図２の具体例ではバイポーラトランジスタＴｒ１を用いた例を示しているが、ＮＭＯＳトランジスタを用いても良い。

また、半導体素子としてＩＧＢＴモジュールを例として示しているが、ＭＯＳトランジスタや複数個のゲート制御端子を有するマルチゲート素子であっても本発明は実施可能である。なお、半導体素子としてＭＯＳトランジスタを用いた場合は、各実施例におけるコレクタ主端子及びエミッタ主端子は、それぞれドレイン主端子及びソース主端子と読み替えるものとする。
＜実施例１の具体例２＞
図３を参照して、本発明の実施例１に係る半導体駆動装置の具体例２を説明する。ゲートサプレス部は、抵抗Ｒ５とＲ６を直列接続し、エミッタ制御端子Ｅａとエミッタ主端子Ｅの間に接続する。また、ＮＭＯＳトランジスタＭ１をゲート制御端子とエミッタ主端子の間に接続して、ゲート制御端子からエミッタ主端子への電流を制御できるようにする。この抵抗Ｒ５とＲ６は、ＮＭＯＳトランジスタＭ１が（式３）の条件内で動作するような適正な比率に調整する。つまり、抵抗Ｒ５とＲ６の抵抗値は、エミッタ制御端子Ｅａとエミッタ主端子Ｅ間の電圧が所定の閾値電圧Ｖｅｔｈ以上となる場合に、接続点電圧がＮＭＯＳトランジスタＭ１のゲートオン電圧となり、エミッタ制御端子Ｅａとエミッタ主端子Ｅ間の電圧が所定の閾値電圧Ｖｅｔｈよりも小さい場合に、前記接続点電圧がＮＭＯＳトランジスタＭ１のオフ電圧となる値に設定される。また、ＮＭＯＳトランジスタＭ１と直列に抵抗Ｒ３とＲ４が接続され、かつ、抵抗Ｒ３とＲ４の接続点はゲート制御端子Ｇとエミッタ制御端子Ｅａの間に接続されたＰＭＯＳトランジスタＭ２のゲートに接続されており、当該抵抗Ｒ３とＲ４の抵抗値は、ゲート制御端子Ｇとエミッタ主端子Ｅ間の電圧が所定の閾値電圧Ｖｅｔｈ以上となる場合に、抵抗Ｒ３とＲ４の接続点の電圧がＰＭＯＳトランジスタＭ２のゲートオン電圧となり、エミッタ制御端子Ｅａとエミッタ主端子Ｅ間の電圧が所定の閾値電圧Ｖｅｔｈよりも小さい場合に、抵抗Ｒ３とＲ４の接続点の電圧がＰＭＯＳトランジスタＭ２のオフ電圧となるように設定される。

今、ＴｙｐｅＩＩ短絡やＴｙｐｅＩＩＩ短絡などで正の大きなｄＩｃ／ｄｔが発生したとすると、エミッタ制御端子Ｅａとエミッタ主端子Ｅの間に閾値電圧Ｖｅｔｈ以上の起電圧が発生し、ＮＭＯＳトランジスタＭ１がオンする。これにより、ゲートエミッタ間に接続したＰＭＯＳトランジスタＭ２のゲートの電位が低下してオンするため、ゲート制御端子Ｇの電位は、エミッタ制御端子Ｅａの電位に引き寄せられる。すなわち、ゲートエミッタ電圧をサプレスし、飽和電流を低減することができる。

図２に示した具体例１のゲートサプレス回路は、ゲート制御端子Ｇの電位をエミッタ主端子Ｅの電位に近づけることによって、エミッタ制御端子Ｅａに対して負バイアスするものであった。一方、図３に示す具体例２のゲートサプレス回路は、ゲート制御端子Ｇをエミッタ制御端子Ｅａにショートさせるように動作する点が異なる。これは、エミッタインダクタンスＬｅに発生する起電圧が過大になり、図２に示すような電流制限素子Ｃｃ１でゲートエミッタ間電圧Ｖｇｅの過電圧を防止できないような半導体モジュールに対して有効である。

上記した構成に加えて、ゲート制御端子Ｇとエミッタ制御端子Ｅａの間に保護用のツェナーダイオードＤｚ１、Ｄｚ２を設けた場合には、ゲートの過電圧を防止することが可能となる。また、オフ時のゲートエミッタ間電圧Ｖｇｅを負電圧にする場合にＭＯＳトランジスタＭ１，Ｍ２の寄生ダイオードを介してゲート回路にリーク電流が流れることを防止するため、ダイオードＤ３、Ｄ４を設けることが望ましい。さらに、ＭＯＳトランジスタＭ１、Ｍ２のゲートにも保護用のツェナーダイオードＤｚ３，Ｄｚ４を設けることが好ましい。なお、図３の具体例ではＭＯＳトランジスタＭ１、Ｍ２を用いた例を示しているが、ＭＯＳトランジスタに換えてバイポーラトランジスタを用いたものであっても良い。

図４は本発明の実施例２に係る半導体駆動装置の基本構成を示す図である。図１に示した実施例１に係る半導体駆動装置の基本構成と異なる点は、ゲートサプレス回路が、ゲート制御端子Ｇとエミッタ主端子Ｅに接続され、エミッタ制御端子Ｅａと接続されていない点が異なる。この場合は、実施例１に比べて、ゲートサプレス回路の構成を簡素にできるというメリットがある。

＜実施例２の具体例＞
図５を参照して、本発明の実施例２に係る半導体駆動装置の具体例を説明する。ゲートサプレス回路は、ゲート制御端子Ｇとエミッタ主端子Ｅの間に、ダイオードＤ５とツェナーダイオードＤｚ５を直列接続した構成で実現できる。この場合も、ツェナーダイオードＤｚ５の動作閾値電圧Ｖｅｔｈを（式３）の範囲に設定することで前記した本発明の効果を得られる。つまり、ゲート制御端子Ｇとエミッタ主端子Ｅ間の電圧が所定の閾値電圧Ｖｅｔｈ以上となる場合に、ゲート制御端子Ｇからエミッタ主端子Ｅへの電流を許可して分流回路を構成し、ゲート制御端子Ｇとエミッタ主端子Ｅ間の電圧が所定の閾値電圧Ｖｅｔｈよりも小さい場合に、ゲート制御端子Ｇからエミッタ主端子Ｅへの電流の流入を防止するように、ツェナーダイオードＤｚ５の動作しきい値が設定される。ダイオードＤ５は、ターンオフ時にツェナーダイオードＤｚ５が順バイアスされることでゲート制御端子Ｇに電流が供給され、ターンオフ損失が増加することを防止する役割を果たす。さらに、上記した構成に加えて、ゲート制御端子Ｇとエミッタ制御端子Ｅａ間に保護用のツェナーダイオードＤｚ１、Ｄｚ２を配置することも可能である。

図５に示したゲートサプレス回路は、図２，３に示したゲートサプレス回路よりも回路構成を簡略化でき、安価に実現できるという優位性を有する。

ただし、図５に示したゲートサプレス回路においては、ツェナーダイオードＤｚ５の直列寄生抵抗のばらつきに起因して、ゲートに過電圧が生じる可能性がある。一方、図２及び図３に示したゲートサプレス回路は、電流制限素子Ｃｃ１及び抵抗Ｒ３、Ｒ４で直列抵抗を調整できるため、上記した過電圧の問題を生じないという優位性を有する。

図６は本発明の実施例３に係る半導体駆動装置の基本構成を示す図である。図１に示した実施例１との差異は、短絡保護部が短絡を検知する手段がＩＧＢＴモジュールのコレクタ電圧の情報に基づいていることである。短絡を検知する手段としては、この他にも半導体モジュールのゲート電圧やゲート電流に基づいて短絡検知を行う手段が考えられる。さらには、それらの手段を複数組み合わせた方法で短絡を検知することも考えられる。ゲートサプレス部の具体的な構成及び動作は実施例１で説明した内容と同じである。

本実施例では、本発明の半導体駆動装置を適用した電力変換装置を説明する。図７に記載した電力変換装置は、前記した実施例１の実施形態に係る半導体駆動装置を、ＵＶＷ相の上下アームそれぞれに適用したものである。

図７に示すように、実施例４に係る電力変換装置６００は、半導体スイッチング素子Ｑ１１〜Ｑ１６、ダイオードＤ１１〜Ｄ１６、半導体駆動部ＧＤ１１〜ＧＤ１６、ゲートサプレス回路ＧＳ１１〜ＧＳ１６および、半導体駆動部ＧＤ１１〜ＧＤ１６に対してスイッチング動作の制御信号である駆動指令信号を発生する上位論理部Ｌ１を備えて構成されている。なお、本実施例４に係る電力変換装置６００は、例えば、電圧Ｖｄｃの直流電源６０１の直流電力を交流電力に変換し三相交流モータＭ１を駆動するインバータ装置として利用される。

また、本実施例４では、半導体スイッチング素子Ｑ１１〜Ｑ１６としてＩＧＢＴを用いているが、これに限定されるものではなく、ＭＯＳＦＥＴなど他のスイッチング素子を用いて構成することもできる。

電力変換装置６００は、直流電源６０１の正負の端子間に、２個の半導体スイッチング素子（Ｑ１１およびＱ１２、Ｑ１３およびＱ１４、Ｑ１５およびＱ１６）の極性を揃えて直列に接続した上下アームが３組並列接続され、それぞれの上下アームが１相分を構成している。また、各半導体スイッチング素子Ｑ１１〜Ｑ１６のエミッタ−コレクタ間には、負荷電流を還流させるためのダイオードＤ１１〜Ｄ１６が逆極性かつ並列にそれぞれ接続されている。また、各半導体スイッチング素子Ｑ１１〜Ｑ１６のゲート端子には、ゲートサプレス回路ＧＳ１１〜ＧＳ１６を介して、スイッチングの駆動指令信号を出力する半導体駆動部ＧＤ１１〜ＧＤ１６がそれぞれ接続されている。また、１相分を構成する直列接続された２個の半導体スイッチング素子（Ｑ１１およびＱ１２、Ｑ１３およびＱ１４、Ｑ１５およびＱ１６）の接続点は、それぞれ交流の出力端子となり、負荷である三相交流モータＭ１に接続されている。

そして、電力変換装置６００は、上位論理部Ｌ１によって、半導体駆動部ＧＤ１１〜ＧＤ１６を介して、それぞれ半導体スイッチング素子Ｑ１１〜Ｑ１６のスイッチング動作を制御して、交流端子に接続された三相交流モータＭ１に交流電力を供給する。

電力変換装置６００は、上位論理部Ｌ１によって、各半導体スイッチング素子Ｑ１１〜Ｑ１６に対する駆動指令信号を発生し、この半導体駆動部ＧＤ１１〜ＧＤ１６を介して、この駆動指令信号を半導体スイッチング素子Ｑ１１〜Ｑ１６のゲート端子（制御端子）に送信することで電力変換動作を行う。

ここで、電力変換装置６００でＴｙｐｅII短絡やＴｙｐｅIII短絡のような電流変化率ｄIｃ／ｄｔが大きい短絡が発生した場合は、ゲートサプレス回路ＧＳ１１〜ＧＳ１６によって即座にゲート電圧を減少させ、飽和電流を抑制することができる。その後、半導体駆動部ＧＤ１１〜ＧＤ１６が短絡を検知し、素子Ｑ１１〜Ｑ１６の破壊を防止することができる。

なお、本実施例４では、本発明の半導体駆動装置を電力変換装置に適用した例として、インバータ装置の場合について説明したが、これに限定されるものではなく、直流−直流コンバータや交流−直流コンバータなど、他の電力変換装置に適用することもできる。

Ｔ１ ゲート出力段回路
Ｒｇ１ ゲート抵抗
Ｉｒｇ ゲート抵抗導通電流
Ｄｚ１〜Ｄｚ５ 電圧クランプ素子
Ｖｇｅ ゲート−エミッタ電圧
Ｉｃ コレクタ電流
Ｉａ アノード電流（ダイオードＤ０）
Ｖｃｅ コレクタ−エミッタ電圧
ＳＩＮ 駆動指令入力信号
Ｃ コレクタ主端子
Ｇ ゲート制御端子
Ｅ エミッタ主端子
Ｅａ エミッタ制御端子
Ｖｅｔｈ ゲートサプレス動作閾値電圧
Ｖｄｃ 主回路電源電圧
Ｖｐ 半導体駆動回路正電源電圧
Ｖｍ 半導体駆動回路負電源電圧
Ｌｅ モジュール寄生インダクタンス
６００ 電力変換装置
Ｑ０〜Ｑ２、Ｑ１１〜Ｑ１６ 半導体スイッチング素子
Ｄ０〜Ｄ５ 整流素子
ＧＤ１１〜ＧＤ１６ 半導体駆動装置
ＧＳ１１〜ＧＳ１６ ゲートサプレス回路
Ｍ１ モータ
Ｌ１ 上位論理部

Claims (8)

1. コレクタ主端子／ドレイン主端子及びエミッタ主端子／ソース主端子から成る一対の主端子と、前記一対の主端子に流れる電流を制御するゲート制御端子及びエミッタ制御端子と、を有する半導体素子の前記ゲート制御端子に駆動指令を入力するゲート駆動部を備えた半導体駆動装置であって、
   前記エミッタ主端子／前記ソース主端子と前記エミッタ制御端子の間の寄生インダクタンスもしくはインダクタに発生する起電圧によって、前記エミッタ主端子／前記ソース主端子と前記エミッタ制御端子の間に生じる電圧が、当該半導体素子のターンオン動作時における前記電圧よりも大きく、前記半導体素子を含む主回路に発生する最大の電流変化によって生じる最大電圧よりも小さい所定電圧以上となる場合に、前記起電圧を利用して、前記ゲート制御端子の電流を前記エミッタ主端子／前記ソース主端子又は前記エミッタ制御端子に分流する電流経路を構成することで前記ゲート制御端子の電圧または電流を低下させ、かつ前記電位差が前記所定電圧よりも小さい場合に、前記ゲート制御端子の電流を前記エミッタ主端子／前記ソース主端子又は前記エミッタ制御端子に分流する電流経路を構成しないゲートサプレス回路を有する
   ことを特徴とする半導体駆動装置。
   
2. 請求項１に記載の半導体駆動装置であって、
   前記半導体素子の主端子電圧または主端子電流に基づいて前記半導体素子の短絡または過電流を判定し、ゲート駆動部にゲートオフの指令を出力させるゲート短絡保護部を備えたことを特徴とする半導体駆動装置。
   
3. 請求項１または請求項２に記載の半導体駆動装置であって、
   前記半導体素子の制御端子電圧または制御端子電流に基づいて前記半導体素子の短絡または過電流を判定し、ゲート駆動部にゲートオフの指令を出力させるゲート短絡保護部を備えた
   ことを特徴とする半導体駆動装置。
   
4. 請求項１乃至請求項３のいずれかに記載の半導体駆動装置であって、
   前記所定電圧Ｖｅｔｈが下記式の条件を満たすことを特徴とする半導体駆動装置。
   ｇｍ×ｄＶｇｅ／ｄｔ＜Ｖｅｔｈ／Ｌｅ＜Ｖｄｃ／Ｌｓ
   ｇｍ：前記半導体素子のコンダクタンス、Ｖｇｅ：前記ゲート制御端子の電圧、Ｌｅ：前記エミッタ主端子／前記ソース主端子と前記エミッタ制御端子の間のインダクタンス、Ｖｄｃ：前記半導体素子を含む主回路の電源電圧、Ｌｓ：前記主回路の寄生インダクタンス
   
5. 請求項１乃至請求項４のいずれかに記載の半導体駆動装置であって、
   前記ゲートサプレス回路は、前記エミッタ制御端子と前記エミッタ主端子／前記ソース主端子の間に直列接続された第１及び第２の抵抗器と、前記ゲート制御端子と前記エミッタ主端子／前記ソース主端子間に接続された第１のスイッチング素子と、を備え、
   前記第１のスイッチング素子のゲートは、前記第１及び第２の抵抗器の接続点と接続され、
   前記第１及び第２の抵抗器の抵抗値は、前記エミッタ制御端子と前記エミッタ主端子／前記ソース主端子間の電圧が前記所定電圧以上となる場合に、前記接続点電圧が前記第１のスイッチング素子のオン電圧となり、前記エミッタ制御端子と前記エミッタ主端子／前記ソース主端子間の電圧が前記所定電圧より小さい場合に、前記接続点電圧が前記第１のスイッチング素子のオン電圧よりも小さくなる値に設定されることを特徴とする半導体駆動装置。
   
6. 請求項１乃至請求項４のいずれかに記載の半導体駆動装置であって、
   前記ゲートサプレス回路は、前記エミッタ制御端子と前記エミッタ主端子／前記ソース主端子の間に直列接続された第１及び第２の抵抗器と、前記ゲート制御端子と前記エミッタ主端子／前記ソース主端子間に直列接続された第３の抵抗器及び第４の抵抗器及び第１のスイッチング素子と、前記ゲート制御端子と前記エミッタ制御端子の間に接続された第２のスイッチング素子と、を備え、
   前記第１のスイッチング素子のゲートは、前記第１及び第２の抵抗器の接続点と接続され、前記第２のスイッチング素子のゲートは、前記第３及び第４の抵抗器の接続点と接続され、
   前記第１及び第２の抵抗器の抵抗値は、前記エミッタ制御端子と前記エミッタ主端子／前記ソース主端子間の電圧が前記所定電圧以上となる場合に、前記第１及び第２の抵抗器の接続点電圧が前記第１のスイッチング素子のオン電圧となり、前記エミッタ制御端子と前記エミッタ主端子／前記ソース主端子間の電圧が前記所定電圧よりも小さい場合に、前記第１及び第２の抵抗器の接続点電圧が前記第１のスイッチング素子のオフ電圧となる値に設定され、
   前記第３及び第４の抵抗器の抵抗値は、前記エミッタ制御端子と前記エミッタ主端子／前記ソース主端子間の電圧が前記所定電圧以上となる場合に、前記第３及び第４の抵抗器の接続点電圧が前記第２のスイッチング素子のオン電圧となり、前記エミッタ制御端子と前記エミッタ主端子／前記ソース主端子間の電圧が前記所定電圧よりも小さい場合に、前記第３及び第４の抵抗器の接続点電圧が前記第２のスイッチング素子のオフ電圧となる値に設定されることを特徴とする半導体駆動装置。
   
7. 請求項１乃至請求項４のいずれかに記載の半導体駆動装置であって、
   前記ゲートサプレス回路は、前記ゲート制御端子と前記エミッタ主端子／前記ソース主端子の間に、直列接続されたダイオードとツェナーダイオードを備え、
   前記ツェナーダイオードは、前記エミッタ制御端子と前記エミッタ主端子／前記ソース主端子間の電圧が前記所定電圧以上である場合に、前記ゲート制御端子から前記エミッタ主端子／前記ソース主端子へ電流を流入させ、前記エミッタ制御端子と前記エミッタ主端子／前記ソース主端子間の電圧が前記所定電圧よりも小さい場合に、前記ゲート制御端子から前記エミッタ主端子／前記ソース主端子へ電流の流入を防止することを特徴とする半導体駆動装置。
   
8. 請求項１乃至請求項７のいずれかに記載の半導体駆動装置及び前記半導体素子を複数備えた電力変換装置であって、
   ２つの前記半導体素子を直列接続して構成した上下アームを複数並列に接続し、
   前記半導体素子のそれぞれに対して前記半導体駆動装置を搭載して、複数の前記半導体駆動装置により、前記複数の半導体素子をオン・オフ制御することを特徴とする電力変換装置。