JP2020180800A - 半導体素子の検査方法 - Google Patents
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Abstract
Description
ここで、本実施例の短絡耐量の検査方法を説明する前に、従来の検査方法に対応した比較例の検査方法ついて説明する。なお、比較例の検査装置の回路構成については、本実施例の検査装置1の回路構成と同一である。したがって、以下の説明では、同一符号を参照して比較例の検査装置について説明する。
以下、本実施例のいくつかの検査方法を説明する。本実施例の検査方法はいずれも、以下で具体的に説明するように、半導体素子10に印加される短絡エネルギーが検査規格範囲内に収まるように調整されることを特徴としている。
図4は、本実施例の検査方法の一例のフローチャートであり、回路上のインダクタンスLが比較的に小さい場合の検査方法のフローチャートである。図5は、図4の検査を実施しているときの半導体素子10のゲート電圧Vg、電流Id及びドレイン・ソース間電圧Vdsの波形のタイミングチャートである。図5(A)は製造バラツキに起因して飽和電流が大きい半導体素子10のタイミングチャートであり、図5(B)は製造バラツキに起因して飽和電流が小さい半導体素子10のタイミングチャートである。
図6に、第1検査方法の変形例のフローチャートを示す。この変形例では、判定タイミングtにおいて、半導体素子10を流れる電流Idの電流値を複数の判定電流値Ith1,Ith2を用いて比較することを特徴としている。この例では、2つの判定電流値Ith1,Ith2が用いられており、第1の判定電流値Ith1>第2の判定電流値Ith2に設定されている。なお、3つ以上の判定電流値が用いられてもよい。また、ステップS11,S12,S16,S17については上記検査方法と同一であり、説明を省略する。
図7に、第1検査方法の他の変形例のフローチャートを示す。この変形例では、複数の判定タイミングt1,t2の各々において、半導体素子10を流れる電流Idの電流値を対応する判定電流値Ith11,Ith12を用いて比較することを特徴としている。この例では、2つの判定タイミングt1,t2の各々で対応する判定電流値Ith11,Ith12が用いられており、判定タイミングt1<判定タイミングt2である。また、第1の判定電流値Ith11と第2の判定電流値Ith12については、同値であってもよく、異なる値であってもよい。なお、3つ以上の判定タイミングで判定するように構成されていてもよい。また、ステップS11,S12,S16,S17については上記検査方法と同一であり、説明を省略する。
図8は、本実施例の検査方法の一例のフローチャートであり、回路上のインダクタンスLが比較的に大きい場合の検査方法のフローチャートである。図9は、図8の検査を実施しているときの半導体素子10のゲート電圧Vg、電流Id及びドレイン・ソース間電圧Vdsの波形のタイミングチャートである。図9(A)は製造バラツキに起因して飽和電流が大きい半導体素子10のタイミングチャートであり、図9(B)は製造バラツキに起因して飽和電流が小さい半導体素子10のタイミングチャートである。
10:半導体素子
20:直流電源
30:インダクタ
40:電圧計
50:電流計
Claims (1)
- 半導体素子に短絡電流を流すことによって前記半導体素子の短絡耐量を検査する検査方法であって、
前記半導体素子の主端子間に所定電圧を印加する工程と、
前記半導体素子をターンオンさせて前記半導体素子に前記短絡電流を流す工程と、
前記半導体素子がターンオンしてから所定時間経過後に前記半導体素子を流れる前記短絡電流の電流値に基づいて、前記半導体素子をターンオフさせるタイミングを調整する工程と、を備える、検査方法。
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JP7464022B2 (ja) | 2021-09-01 | 2024-04-09 | 富士電機株式会社 | 試験方法 |
US12007437B2 (en) | 2021-09-01 | 2024-06-11 | Fuji Electric Co., Ltd. | Test method |
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