CN115494363A - 劣化检查装置以及劣化检查方法 - Google Patents
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- 238000007689 inspection Methods 0.000 title claims abstract description 41
- 238000000034 method Methods 0.000 title claims abstract description 19
- 230000006866 deterioration Effects 0.000 title claims description 55
- 230000015556 catabolic process Effects 0.000 claims abstract description 40
- 238000006731 degradation reaction Methods 0.000 claims abstract description 38
- 238000004364 calculation method Methods 0.000 claims abstract description 17
- 229910002601 GaN Inorganic materials 0.000 description 116
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 116
- 238000010586 diagram Methods 0.000 description 24
- 239000003990 capacitor Substances 0.000 description 10
- 238000009499 grossing Methods 0.000 description 10
- 238000010992 reflux Methods 0.000 description 9
- 230000008859 change Effects 0.000 description 7
- 230000003071 parasitic effect Effects 0.000 description 5
- 238000001514 detection method Methods 0.000 description 4
- 230000006870 function Effects 0.000 description 4
- 238000004088 simulation Methods 0.000 description 4
- 230000004069 differentiation Effects 0.000 description 3
- 238000005259 measurement Methods 0.000 description 3
- 230000001276 controlling effect Effects 0.000 description 2
- 230000001419 dependent effect Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000002596 correlated effect Effects 0.000 description 1
- 230000000875 corresponding effect Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/26—Testing of individual semiconductor devices
- G01R31/2642—Testing semiconductor operation lifetime or reliability, e.g. by accelerated life tests
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- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/26—Testing of individual semiconductor devices
- G01R31/2607—Circuits therefor
- G01R31/2621—Circuits therefor for testing field effect transistors, i.e. FET's
- G01R31/2623—Circuits therefor for testing field effect transistors, i.e. FET's for measuring break-down voltage therefor
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- H—ELECTRICITY
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- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/18—Modifications for indicating state of switch
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- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/26—Testing of individual semiconductor devices
- G01R31/2607—Circuits therefor
- G01R31/2621—Circuits therefor for testing field effect transistors, i.e. FET's
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2851—Testing of integrated circuits [IC]
- G01R31/2884—Testing of integrated circuits [IC] using dedicated test connectors, test elements or test circuits on the IC under test
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- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/327—Testing of circuit interrupters, switches or circuit-breakers
- G01R31/3277—Testing of circuit interrupters, switches or circuit-breakers of low voltage devices, e.g. domestic or industrial devices, such as motor protections, relays, rotation switches
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/14—Modifications for compensating variations of physical values, e.g. of temperature
- H03K17/145—Modifications for compensating variations of physical values, e.g. of temperature in field-effect transistor switches
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- H—ELECTRICITY
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- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
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- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
- H01L22/34—Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line
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- H01—ELECTRIC ELEMENTS
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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Abstract
本实施方式涉及劣化检查装置以及劣化检查方法。根据一个实施方式，劣化检查装置具备：电感器，串联连接于作为被检查对象的MOS晶体管的主电流路，在上述MOS晶体管为导通状态时与上述MOS晶体管一起构成闭环；控制电路，对上述MOS晶体管的导通/截止进行控制；电流传感器，检测上述电感器释放的电流；以及计算电路，根据上述MOS晶体管为导通状态时上述电感器释放的电流的衰减特性计算上述MOS晶体管的导通电阻，根据上述MOS晶体管为截止状态时上述电感器释放的电流的衰减特性计算上述MOS晶体管的阈值电压。
Description
本申请享受以日本专利申请2021-92445号(申请日：2021年6月1日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
本实施方式涉及劣化检查装置以及劣化检查方法。
背景技术
以往，公开有作为构成输出晶体管的MOS晶体管而使用了GaN(氮化镓)晶体管的电源电路的技术。GaN晶体管为高耐压、低损失，因此适合应用于输出高电压的电源电路。
构成输出晶体管的MOS晶体管的导通电阻增加，导致电源电路的消耗电力增加。
此外，构成输出晶体管的MOS晶体管的阈值电压的变化，对导通/截止的控制性产生影响。
并且，MOS晶体管的导通电阻以及阈值电压随时间变化。
因此，期望能够容易地检查MOS晶体管的劣化状态的劣化检查装置以及劣化检查方法。
发明内容
一个实施方式提供能够容易地检查MOS晶体管的劣化状态的劣化检查装置以及劣化检查方法。
根据一个实施方式，劣化检查装置具备：电感器，串联连接于作为被检查对象的MOS晶体管的主电流路，在上述MOS晶体管为导通状态时与上述MOS晶体管一起构成闭环；控制电路，对上述MOS晶体管的导通/截止进行控制；电流传感器，检测上述电感器释放的电流；以及计算电路，根据上述MOS晶体管为导通状态时上述电感器释放的电流的衰减特性计算上述MOS晶体管的导通电阻，根据上述MOS晶体管为截止状态时上述电感器释放的电流的衰减特性计算上述MOS晶体管的阈值电压。
附图说明
图1是表示第1实施方式的劣化检查装置的构成的图。
图2是用于说明晶体管为导通状态的情况下的回流电流的图。
图3是用于说明回流电流的衰减特性的图。
图4是用于说明晶体管为截止状态的情况下的回流电流的图。
图5是表示劣化检查方法的一个实施方式的流程图。
图6是表示第2实施方式的劣化检查装置的构成的图。
图7是用于说明GaN晶体管的导通状态与回流电流的衰减特性之间的关系的图。
图8是表示劣化检查方法的另一个实施方式的流程图。
图9是用于说明回流电流的实测值与计算数据的拟合的图。
图10是表示第3实施方式的劣化检查装置的构成的图。
图11是表示第4实施方式的劣化检查装置的构成的图。
图12是用于说明对低侧的GaN晶体管的劣化状态进行判定的情况下的电感器电流的图。
图13是用于说明对低侧的GaN晶体管的劣化状态进行判定的情况下的回流电流的图。
图14是用于说明对高侧的GaN晶体管的劣化状态进行判定的情况下的电感器电流的图。
图15是用于说明对高侧的GaN晶体管的劣化状态进行判定的情况下的回流电流的图。
具体实施方式
以下，参照附图对实施方式的劣化检查装置以及劣化检查方法进行详细说明。此外，不通过这些实施方式来限定本发明。
(第1实施方式)
图1是表示第1实施方式的劣化检查装置的构成的图。MOS晶体管10是作为被检查对象的N沟道型的MOS晶体管。
本实施方式具有电感器6，电感器6的一端与作为被检查对象的MOS晶体管10的漏极所连接的节点N1连接，另一端与MOS晶体管10的源极所连接的节点N2连接。电感器6与MOS晶体管10的主电流路即源极·漏极电路串联连接，在MOS晶体管10为导通状态时与MOS晶体管10一起构成闭环。
在节点N1连接有电源7。在节点N2与接地之间具有开关12。
本实施方式具有对MOS晶体管10的导通/截止进行控制的控制电路1。控制电路1向MOS晶体管10的栅极供给驱动信号VG，对MOS晶体管10的导通/截止进行控制。控制电路1对开关12供给控制信号VS。控制电路1通过控制信号VS对开关12的导通/截止进行控制。通过在控制电路1的控制下的开关12的导通/截止，对在由MOS晶体管10和电感器6构成的闭环中回流的回流电流进行控制。关于控制电路1对回流电流的控制将后述。控制电路1向处理电路2供给表示输出了驱动信号VG以及控制信号VS的定时的定时信号VT。
在上述构成中，控制电路1也能够兼作为对作为被检查对象的MOS晶体管10构成输出晶体管的情况下的输出晶体管进行控制的控制电路，还能够构成相对于构成输出晶体管的MOS晶体管10附加的劣化检查装置。
本实施方式具有电流传感器4。电流传感器4检测电感器6释放的电流。电流传感器4的检测信号向处理电路2供给。
处理电路2作为计算电路起作用，根据MOS晶体管10为导通状态时电感器6释放的电流的衰减特性来计算MOS晶体管10的导通电阻RON，根据MOS晶体管10为截止状态时电感器6释放的电流的衰减特性来计算MOS晶体管10的阈值电压Vth。处理电路2例如具有进行运算处理的CPU(Central Processing Unit)(未图示)以及保存运算结果的存储器(未图示)。
本实施方式具有检测MOS晶体管10的温度的温度传感器5。温度传感器5的检测信号向劣化判定电路3供给。
劣化判定电路3将处理电路2计算出的MOS晶体管10的导通电阻RON以及阈值电压Vth，与预先设定的导通电阻RON以及阈值电压Vth各自的阈值进行比较，而判定MOS晶体管10的劣化状态。劣化判定电路3为，例如，在导通电阻RON相对于规定的阈值超过了允许范围的电阻值的情况、或者阈值电压Vth相对于规定的阈值超过了允许范围的电压值的情况下，判定为MOS晶体管10产生劣化。
MOS晶体管10的导通电阻RON或者阈值电压Vth根据MOS晶体管10的温度而变化。因此，用于MOS晶体管10的劣化判定的阈值，例如作为与温度建立相关的值而保存于劣化判定电路3的规定的表格(未图示)，基于温度传感器5的检测信号而在劣化判定电路3中与来自处理电路2的运算结果进行比较。
基于来自处理电路2的运算结果与阈值的比较而得到的判定结果，被作为判定信号CP而从劣化判定电路3输出。例如，在来自处理电路2的MOS晶体管10的导通电阻RON以及阈值电压Vth的值相对于预先设定的阈值处于规定的范围内的情况下，判定为MOS晶体管10无劣化，在规定的范围外的情况下，判定为MOS晶体管10有劣化。
使用图2至图4，对MOS晶体管10的导通电阻RON以及阈值电压Vth的检测方法进行说明。
图2是用于说明晶体管为导通状态的情况下的回流电流的图。
在图1的实施方式中，根据来自控制电路1的控制信号VS使开关12从导通状态成为截止状态，当向MOS晶体管10供给驱动信号VGON而使MOS晶体管10成为导通状态时，电感器6为了维持现状的电流状态而要持续流动电流，因此在由MOS晶体管10和电感器6构成的闭环中流动回流电流iON。
MOS晶体管10为导通状态时电感器6释放的电力P由P＝(MOS晶体管10的导通电阻RON×回流电流iON 2)表示。回流电流iON由于由MOS晶体管10引起的电压降而被消耗。电感器6每单位时间释放的电力，在MOS晶体管10中作为每单位时间的热而被消耗。回流电流iON是电感器6释放的电流，由式(1)示。
在此，Io表示回流电流iON的初始值，L表示电感器6的电感，RLOOP表示MOS晶体管10与电感器6的闭环的电阻值的合计值。RLOOP包括MOS晶体管10的导通电阻RON以及电感器6的寄生电阻RL。式(1)所示的iON表示衰减特性。回流电流iON的初始值I0，能够与从控制电路1供给的定时信号VT相应地由电流传感器4来测定。通过开关12的导通时间的调整，能够对回流电流iON的初始值I0的值进行调整。
图3是用于说明回流电流的衰减特性的图。
实线100表示回流电流iON。当以时间t对上述式(1)进行微分时，作为系数而得到RLOOP/L。式(1)的微分等于求出回流电流iON的斜率。因此，通过求出图3所示的回流电流iON在规定的时间t1至t2的时间差Δt中的回流电流iON的电流值i1至i2的电流的变化值Δi，由此能够计算出回流电流iON的斜率的系数RLOOP/L。
作为L的值而使用电感器6的已知的值，此外，通过从RLOOP的值减去电感器6的寄生电阻的值，由此能够计算出MOS晶体管10的导通电阻RON。
将使用电流传感器4实测出的回流电流iON、与使用根据回流电流iON的衰减特性求出的系数RLOOP/L而计算出的回流电流iON的模拟数据进行比较，并进行使这两者的误差最小化的拟合，由此能够提高MOS晶体管10的导通电阻RON的计算精度。误差的计算以及拟合，能够在处理电路2中执行。
图4是用于说明MOS晶体管10为截止状态的情况下的回流电流的图。在MOS晶体管10与电感器6的闭环中流动有回流电流iON的状态下，当从控制电路1向MOS晶体管10的栅极供给驱动信号VGOFF而使MOS晶体管10截止时，在MOS晶体管10与电感器6的闭环中流动回流电流iOFF。在MOS晶体管10为截止状态时电感器6释放的电力P由P＝(MOS晶体管10的阈值电压Vth×回流电流iOFF)表示。此外，MOS晶体管10为截止状态时的回流电流iOFF由式(2)表示。
在此，VGS表示MOS晶体管10的栅极·源极间电压，Vth表示MOS晶体管10的阈值电压。式(2)所示的回流电流iOFF表示衰减特性。另外，在式(2)中，Io表示回流电流iOFF的初始值。
作为MOS晶体管10的性质，当从源极侧注入电流时，即使将栅极电位降低到阈值电压Vth以下，漏极电位也会由于从源极侧供给的电流而降低，从漏极观察到的栅极电位上升到阈值电压Vth以上而流动电流。即，具有如下性质：以栅极为中心，源极作为漏极起作用，漏极作为源极而对称地且可逆地起作用。在半导体基板(未图示)的表面上形成有源极以及漏极的、所谓的平面型的横型MOS晶体管，具有该可逆地起作用的性质。利用该可逆地起作用的性质，能够将MOS晶体管10的栅极·漏极间的电压计算为阈值电压Vth，并作为对MOS晶体管10的劣化状态进行判定的指标。
在MOS晶体管10中流动的回流电流iOFF，根据MOS晶体管10的饱和区域的电流的公式来流动，在MOS晶体管10的源极·漏极间产生阈值电压Vth程度的电压E。该电压E是MOS晶体管10导通所需要的电压，在流动回流电流iOFF的期间能够将MOS晶体管10视为恒压源。回流电流iOFF由于由MOS晶体管10引起的电压降而被消耗。电感器6每单位时间释放的电力，在MOS晶体管10中作为每单位时间的热而被消耗。
与上述的回流电流iON的衰减特性的情况同样，当以时间t对式(2)进行微分时，能够得到包括(I0-(VGS-Vth)/RLOOP)和RLOOP/L的系数。式(2)的微分等同于求出回流电流iOFF的斜率。因此，与图3所示的回流电流iON的情况同样，通过求出规定的时间差Δt中的回流电流iOFF的变化值Δi，由此计算出回流电流iOFF的斜率。回流电流iOFF的初始值I0，能够响应从控制电路1供给的定时信号VT而由电流传感器4测定出。
通过作为L的值而使用电感器6的已知值，并且从RLOOP的值减去电感器6的寄生电阻的值，由此能够计算出MOS晶体管10的导通电阻RON。另外，作为MOS晶体管10的导通电阻RON的值，如上述那样，能够使用根据回流电流iON的衰减特性求出的值。
MOS晶体管10的栅极·源极间电压VGS由对MOS晶体管10的栅极施加的驱动信号VGOFF的电压与节点N2的电压的电压差来表示。节点N2的电压由电源7的电压决定。通过使用计算出的回流电流iOFF的斜率、初始值I0、RLOOP、L、VGS来进行运算，由此能够计算出阈值电压Vth。另外，在根据回流电流iOFF的衰减特性判定MOS晶体管10的劣化状态的情况下，作为未知值而求出的参数为MOS晶体管10的导通电阻RON和阈值电压Vth，因此根据回流电流iOFF的衰减特性对3个点以上的值进行测定而计算出2个以上的回流电流iOFF的衰减特性的斜率。
即使在根据回流电流iOFF的衰减特性计算MOS晶体管10的阈值电压Vth的情况下，通过将使用电流传感器4而实测出的回流电流iOFF的值、与使用根据回流电流iOFF的衰减特性求出的包括(I0-(VGS-Vth)/RLOOP)和RLOOP/L的系数而计算出的回流电流iOFF的模拟数据进行比较，并进行使其误差最小化的拟合，由此能够提高MOS晶体管10的阈值电压Vth的计算精度。误差的计算以及拟合能够在处理电路2中执行。
图5是表示劣化检查方法的一个实施方式的流程图。
该流程图在上述的第1实施方式的劣化检查装置中通过使用图2至图4说明的方法而执行。
根据MOS晶体管10为导通状态时的回流电流iON的衰减特性来计算MOS晶体管10的导通电阻RON(S10)。根据回流电流iON的衰减特性求出系数RLOOP/L而计算MOS晶体管10的导通电阻RON的方法如上所述。
根据MOS晶体管10为截止状态时的回流电流iOFF的衰减特性来计算MOS晶体管10的阈值电压Vth(S11)。根据回流电流iOFF的衰减特性求出系数RLOOP/L而计算MOS晶体管10的阈值电压Vth的方法如上所述。
另外，也可以根据MOS晶体管10为截止状态时的回流电流iOFF的衰减特性来计算MOS晶体管10的阈值电压Vth，接着根据MOS晶体管10为导通状态时的回流电流iON的衰减特性来计算MOS晶体管10的导通电阻RON。
接着，劣化判定电路3判定处理电路2计算出的MOS晶体管10的导通电阻RON、阈值电压Vth是否处于规定的范围内(S12)。即，将规定的阈值与计算出的导通电阻RON、阈值电压Vth进行比较，并判定是否处于规定的范围内。
在处理电路2计算出的导通电阻RON、阈值电压Vth处于规定的范围内的情况(S12：是)下，劣化判定电路3判定为MOS晶体管10无劣化(S13)。在处理电路2计算出的导通电阻RON、阈值电压Vth未处于规定的范围内的情况(S12：否)下，劣化判定电路3判定为MOS晶体管10有劣化(S14)。
根据第1实施方式，根据在由MOS晶体管10与电感器6构成的闭环中流动的回流电流iON、iOFF的衰减特性，计算出MOS晶体管10的导通电阻RON以及阈值电压Vth，并与规定的阈值进行比较，由此能够容易地判定MOS晶体管10的劣化状态。另外，在劣化判定电路3中使用的规定的阈值，也可以不是与温度建立相关的值。例如，也可以构成为，阈值被设定为设置了规定的允许范围的阈值，并省略温度传感器5。
(第2实施方式)
图6是表示第2实施方式的劣化检查装置的构成的图。在图6中，对于与上述实施方式对应的构成赋予相同符号，并仅在需要的情况下进行重复的记载。以后同样。
本实施方式在高侧具有由GaN(氮化镓)晶体管10G以及硅形成的开关晶体管10L。GaN晶体管10G是漏极·源极间的主电流路由GaN构成的常态导通型的MOS晶体管。开关晶体管10L是常态截止型的MOS晶体管。GaN晶体管10G与开关晶体管10L被级联连接。
控制电路1向GaN晶体管10G的栅极供给驱动信号VG1，向开关晶体管10L的栅极供给驱动信号VG2。通过驱动信号VG1控制GaN晶体管10G的导通/截止，通过驱动信号VG2控制开关晶体管10L的导通/截止。对电源线8施加正侧的电源电压VDC＿P。
本实施方式在低侧具有由GaN晶体管11G以及硅形成的开关晶体管11L。GaN晶体管11G与开关晶体管11L被级联连接。控制电路1向GaN晶体管11G的栅极供给驱动信号VG3，向开关晶体管11L的栅极供给驱动信号VG4。通过驱动信号VG3控制GaN晶体管11G的导通/截止，通过驱动信号VG4控制开关晶体管11L的导通/截止。电源线9被施加负侧的电源电压VDC__M。
本实施方式示出了如下情况：在将对电源线8、9施加的DC电压转换为规定的DC电压而输出的DC/DC转换器中，将高耐压且低损失的GaN晶体管10G、11G用作为输出晶体管。高侧的GaN晶体管10G、开关晶体管10L以及低侧的GaN晶体管11G、开关晶体管11L构成半桥电路。与节点N1连接的电感器6的一端，在DC/DC转换器中与负载(未图示)侧连接。在高侧的GaN晶体管10G的劣化判定中，如图示那样，电感器6被连接为与GaN晶体管10G以及开关晶体管10L一起形成闭环。
使用图7说明高侧的GaN晶体管10G的导通电阻RON、阈值电压Vth的计算方法。
图7是用于说明GaN晶体管的导通状态与回流电流的衰减特性之间的关系的图。图7的上段表示在GaN晶体管10G、开关晶体管10L为导通状态下流动回流电流iON的状态。
回流电流iON是电感器6释放的电流，由式(3)表示。回流电流iON表示衰减特性。
在此，Io表示回流电流iON的初始值，L表示电感器6的电感，RLOOP表示GaN晶体管10G、开关晶体管10L以及电感器6构成的闭环的电阻值。RLOOP包括GaN晶体管10G和开关晶体管10L的导通电阻、以及电感器6的寄生电阻RL。
当忽略开关晶体管10L的导通电阻时，变得与上述实施方式1的情况同样，能够根据回流电流iON的衰减特性来计算GaN晶体管10G的导通电阻RON。此外，将使用电流传感器4而实测出的回流电流iON、与使用根据回流电流iON的衰减特性求出的系数RLOOP/L而计算出的回流电流iON的模拟数据进行比较，并进行使其误差最小化的拟合，由此能够提高GaN晶体管10G的导通电阻RON的计算精度。
图7的下段表示在GaN晶体管10G为截止、开关晶体管10L为导通状态的情况下流动回流电流iOFF的状态。
回流电流iOFF是电感器6释放的电流，由式(4)表示。即，回流电流iOFF表示衰减特性。
在此，VG表示GaN晶体管10G的栅极与节点N2之间的电压，Vth表示GaN晶体管10G的阈值电压。式(4)中示出的回流电流iOFF表示衰减特性。
作为形成为横型MOS晶体管的GaN晶体管10G的性质，当从源极侧注入电流时，即使将栅极电位降低到阈值电压Vth以下，漏极电位也由于从源极侧供给的电流而降低，从漏极观察的栅极电位上升到阈值电压Vth以上而流动电流。通过源极作为漏极起作用、漏极作为源极起作用的可逆地起作用的性质，在GaN晶体管10G中流动电流。即，流动回流电流iOFF。利用该可逆地起作用的性质，能够将GaN晶体管10G的栅极·漏极间的电压计算为阈值电压Vth，并作为对GaN晶体管10G的劣化状态进行判定的指标。
在GaN晶体管10G中流动的回流电流iOFF，根据GaN晶体管10G的饱和区域的电流的公式而流动，在GaN晶体管10G的源极·漏极间产生阈值电压Vth程度的电压E。该电压E是GaN晶体管10G导通所需要的电压，在流动回流电流iOFF的期间，GaN晶体管10G能够视为恒压源。回流电流iOFF由于由GaN晶体管10G引起的电压降而被消耗。电感器6每单位时间释放的电力，在GaN晶体管10G中作为每单位时间的热而被消耗。
与上述的回流电流iON的衰减特性的情况同样，当对式(4)进行微分时，作为系数而得到RLOOP/L。式(4)的微分等同于求出回流电流iOFF的斜率。因此，与图3所示的回流电流iON的情况同样，通过求出规定的时间差Δt中的回流电流iOFF的变化值Δi，能够计算出表示回流电流iOFF的斜率的RLOOP/L。
通过作为L的值而使用电感器6的已知值，并且从RLOOP的值减去电感器6的寄生电阻的值，由此能够计算出GaN晶体管10G的导通电阻RON。另外，作为GaN晶体管10G的导通电阻RON的值，能够如上述那样使用根据回流电流iON的衰减特性求出的值。GaN晶体管10G的栅极·源极间电压VGS由对GaN晶体管10G的栅极施加的驱动信号VGOFF与节点N2之间的电压差表示。节点N2的电压为，根据对电源线8、9施加的电源电压VDC＿P以及VDC＿M，例如被设定为0V。
图8是表示劣化检查方法的另一个实施方式的流程图。能够在上述第2实施方式中实施。
通过控制电路1使高侧以及低侧的开关晶体管10L、11L成为导通状态，使高侧以及低侧的GaN晶体管10G、11G成为截止状态(S20)。
控制电路1使低侧的GaN晶体管11G导通，设为在电感器6中流动电流的状态(S21)。由此，在电感器6中蓄积电力。通过对GaN晶体管11G的导通时间进行调整，由此能够对回流电流的初始值进行调整。
控制电路1使低侧的GaN晶体管11G截止，设为在高侧的GaN晶体管10G以及电感器6中流动回流电流的状态(S22)。
控制电路1使高侧的GaN晶体管10G导通(S23)。即，从控制电路1向GaN晶体管10G的栅极供给驱动信号VG1ON。
处理电路2根据回流电流iON的衰减特性来计算高侧的GaN晶体管10G的导通电阻RON(S24)。如上述那样，通过求出回流电流iON的衰减特性的斜率，能够计算出包含导通电阻RON的RLOOP以及电感器L的系数RLOOP/L。
控制电路1使高侧的GaN晶体管10G截止(S25)。
控制电路1使低侧的GaN晶体管11G导通，设为在电感器6中流动电流的状态(S26)。由此，在电感器6中蓄积电力。
控制电路1使低侧的GaN晶体管11G截止，设为在高侧的GaN晶体管10G以及电感器6中流动电流的状态(S27)。即，设为流动回流电流iOFF的状态。
处理电路2根据回流电流iOFF的衰减特性来计算高侧的GaN晶体管10G的阈值电压Vth(S28)。
劣化判定电路3判定由处理电路2计算出的高侧的GaN晶体管10G的导通电阻RON、阈值电压Vth是否处于规定的范围内(S29)。即，将规定的阈值与计算出的导通电阻RON、阈值电压Vth进行比较，而判定是否处于规定的范围内。
劣化判定电路3为，在由处理电路2计算出的导通电阻RON、阈值电压Vth处于规定的范围内的情况(S29：是)下，判定为高侧的GaN晶体管10G无劣化(S30)。在计算出的导通电阻RON、阈值电压Vth未处于规定的范围内的情况(S29：否)下，判定为高侧的GaN晶体管10G有劣化(S31)。
根据第2实施方式，能够根据在高侧的GaN晶体管10G以及电感器6构成的闭环中流动的回流电流iON、iOFF的衰减特性，容易地判定高侧的GaN晶体管10G的劣化状态。GaN晶体管10G在使用中由于电流崩溃而导通电阻RON或者阈值电压Vth发生变化。本实施方式的劣化判定装置构成为，使用构成DC/DC转换器的电感器6来判定GaN晶体管10G的劣化状态，因此能够容易地构成。
图9是用于说明回流电流的实测值与模拟数据的拟合的图。该数据的拟合能够在第2实施方式中执行。横轴表示时间，纵轴表示电流。
实线101表示使高侧的GaN晶体管10G成为导通状态的情况下的回流电流iON的衰减特性的实测数据。是如下情况：在从设为在高侧的GaN晶体管10G中流动回流电流的状态的时间t0延迟了规定时间的定时，使高侧的GaN晶体管10G成为导通状态。
如上述那样，回流电流iON根据式(3)所示的衰减特性而衰减。因此，处理电路2通过对任意时间t3、t4之间的时间差Δt1中的回流电流iON的变化值Δi(未图示)进行计算而求出回流电流iON的衰减特性的斜率，由此能够计算出包含高侧的GaN晶体管10G的导通电阻RON的RLOOP、以及电感器L的系数RLOOP/L。
此外，在处理电路2中，将使用根据回流电流iON的衰减特性求出的系数RLOOP/L而计算出的回流电流iON的模拟数据与实测数据进行比较，并进行使其误差最小化的拟合，由此能够使由点划线111表示的模拟数据与由实线101表示的实测数据的误差最小化，提高GaN晶体管10G的导通电阻RON的计算精度。误差的计算以及拟合能够在处理电路2中执行。
实线102表示使高侧的GaN晶体管10G成为截止状态的情况下的回流电流iOFF的衰减特性的实测数据。是如下情况：在使高侧的GaN晶体管10G截止的状态下，在时间t0使低侧的GaN晶体管11G成为截止状态。
如上述那样，回流电流iOFF根据式(4)所示的衰减特性而衰减。在处理电路2中，通过对任意时间t10、t11之间的时间差Δt11中的回流电流iOFF的变化值Δi、以及时间t12、t13之间的时间差Δt12中的回流电流iOFF的变化值Δi(未图示)进行计算而求出回流电流iOFF的衰减特性的斜率，由此能够计算出高侧的GaN晶体管10G的阈值电压Vth。
此外，在处理电路2中，将回流电流iOFF的实测数据、与使用根据回流电流iOFF的衰减特性求出的系数RLOOP/L而计算出的回流电流iOFF的模拟数据进行比较，并进行使两者的误差最小化的拟合，由此能够使由点划线112表示的模拟数据与由实线102表示的实测数据的误差最小化，提高GaN晶体管10G的阈值电压Vth的计算精度。误差的计算以及拟合能够在处理电路2中执行。
(第3实施方式)
图10是表示第3实施方式的劣化检查装置的构成的图。本实施方式表示如下构成的情况：计算出低侧的GaN晶体管11G的导通电阻RON以及阈值电压Vth，检查低侧的GaN晶体管11G的劣化状态。
上述的第2实施方式的高侧的GaN晶体管10G与低侧的GaN晶体管11G对应，高侧的开关晶体管10L与低侧的开关晶体管11L对应。在控制电路1的控制下，对GaN晶体管10G、11G、开关晶体管10L、11L的导通/截止进行控制，由此能够计算出低侧的GaN晶体管11G的导通电阻RON、阈值电压Vth，而判定GaN晶体管11G的劣化状态。
根据本实施方式，通过将构成DC/DC转换器的电感器6的负载侧的一端与节点N3连接，由此能够容易地构成对构成DC/DC转换器的低侧的GaN晶体管11G的劣化状态进行判定的劣化检查装置。
(第4实施方式)
图11是表示第4实施方式的劣化检查装置的构成的图。本实施方式具有DC/DC转换器的平滑电容器20。平滑电容器20连接在电感器6的一端所连接的节点N4与节点N3之间。平滑电容器20使节点N4的电压平滑并向输出端21供给。输出端21的输出电压向负载(未图示)供给。在节点N1与节点N3之间连接有电源7。
使用图12和图13说明对低侧的GaN晶体管11G的劣化状态进行判定的情况。图12是用于说明对低侧的GaN晶体管11G的劣化状态进行判定的情况下的电感器电流iL的图。图13是用于说明对低侧的GaN晶体管11G的劣化状态进行判定的情况下的回流电流i的图。
在通过劣化判定电路3对低侧的GaN晶体管11G的劣化状态进行判定的情况下，如图12所示那样，使低侧的GaN晶体管11G、开关晶体管11L成为截止状态，使高侧的GaN晶体管10G以及开关晶体管10L成为导通状态，通过在由电源7、高侧的GaN晶体管10G、开关晶体管10L、电感器6以及平滑电容器20构成的环路中流动的电感器电流iL对电感器6进行充电。
接下来，通过控制电路1使高侧的GaN晶体管10G、开关晶体管10L成为截止状态，如图13所示那样，在使低侧的GaN晶体管11G、开关晶体管11L成为了导通状态时，成为在由电感器6以及平滑电容器20一起构成的闭环中能够流动电感器6释放的回流电流i的状态。
与上述实施方式同样，在能够流动回流电流i的状态下，在控制电路1的控制下，在处理电路2中，根据使低侧的GaN晶体管11G导通时的回流电流i的衰减特性来计算出低侧的GaN晶体管11G的导通电阻RON，根据使低侧的GaN晶体管11G截止时的回流电流i的衰减特性来计算出低侧的GaN晶体管11G的阈值电压Vth，劣化判定电路3对低侧的GaN晶体管11G的劣化状态进行判定。
接下来，使用图14和图15说明对高侧的GaN晶体管10G的劣化状态进行判定的情况。图14是用于说明对高侧的GaN晶体管10G的劣化状态进行判定的情况下的电感器电流iL的图。图15是用于说明对高侧的GaN晶体管10G的劣化状态进行判定的情况下的回流电流i的图。
在通过劣化判定电路3对高侧的GaN晶体管10G的劣化状态进行判定的情况下，如图14所示那样，通过控制电路1使高侧的GaN晶体管10G、开关晶体管10l成为截止状态，使低侧的GaN晶体管11G以及开关晶体管11L成为导通状态，通过在由低侧的GaN晶体管11G、开关晶体管11L、电感器6以及平滑电容器20构成的环路中流动的电感器电流iL对电感器6进行充电。通过平滑电容器20的电荷放电来生成电感器电流iL。平滑电容器20作为电源起作用。
接下来，使低侧的GaN晶体管11G、开关晶体管11L成为截止状态，如图15所示那样，在使高侧的GaN晶体管10G、开关晶体管10L成为了导通状态时，成为在由电感器6、平滑电容器20以及电源7一起构成的闭环中能够流动电感器6释放的回流电流i的状态。与上述实施方式同样，在能够流动回流电流i的状态下，在控制电路1的控制下，根据处理电路2使高侧的GaN晶体管10G导通时的回流电流i的衰减特性来计算出高侧的GaN晶体管10G的导通电阻RON，根据使高侧的GaN晶体管10G截止时的回流电流i的衰减特性来计算出高侧的GaN晶体管10G的阈值电压Vth，劣化判定电路3对高侧的GaN晶体管10G的劣化状态进行判定。
根据本实施方式，直接使用具备平滑电容器20的DC/DC转换器的构成，能够容易地构成对高侧的GaN晶体管10G以及低侧的GaN晶体管11G的劣化状态进行判定的劣化检查装置。
对本发明的几个实施方式进行了说明，但这些实施方式是作为例子提示的，不意图限定发明的范围。这些新的实施方式能够以其他各种方式来实施，在不脱离发明的主旨的范围内能够进行各种省略、置换、变更。这些实施方式及其变形包含于发明的范围、主旨，并且包含于权利要求所记载的发明及其等同的范围。
Claims (9)
1.一种劣化检查装置，具备：
电感器，串联连接于作为被检查对象的MOS晶体管的主电流路，在上述MOS晶体管为导通状态时与上述MOS晶体管一起构成闭环；
控制电路，对上述MOS晶体管的导通/截止进行控制；
电流传感器，检测上述电感器释放的电流；以及
计算电路，根据上述MOS晶体管为导通状态时上述电感器释放的电流的衰减特性计算上述MOS晶体管的导通电阻，根据上述MOS晶体管为截止状态时上述电感器释放的电流的衰减特性计算上述MOS晶体管的阈值电压。
2.如权利要求1所述的劣化检查装置，其特征在于，
具备检测上述MOS晶体管的温度的温度传感器。
3.如权利要求1所述的劣化检查装置，其特征在于，
具备判定电路，该判定电路将预先设定的导通电阻以及阈值电压的阈值与上述计算电路计算出的上述MOS晶体管的导通电阻以及阈值电压进行比较而判定上述MOS晶体管的劣化状态。
4.如权利要求1所述的劣化检查装置，其特征在于，具备：
温度传感器，检测上述MOS晶体管的温度；以及
判定电路，将与上述MOS晶体管的温度建立对应地预先设定的导通电阻以及阈值电压的阈值与上述计算电路计算出的上述MOS晶体管的导通电阻以及阈值电压进行比较而判定上述MOS晶体管的劣化状态。
5.如权利要求1至4中任一项所述的劣化检查装置，其特征在于，
上述MOS晶体管为横型MOS晶体管。
6.如权利要求1至4中任一项所述的劣化检查装置，其特征在于，
上述MOS晶体管为GaN晶体管。
7.一种劣化检查方法，具备：
根据与电感器一起构成闭环的作为被检查对象的MOS晶体管为导通状态时上述电感器释放的电流的衰减特性，计算上述MOS晶体管的导通电阻的步骤；以及
根据上述MOS晶体管为截止状态时上述电感器释放的电流的衰减特性，计算上述MOS晶体管的阈值电压的步骤。
8.如权利要求7所述的劣化检查方法，其特征在于，具备：
将预先设定的导通电阻以及阈值电压的阈值与计算出的上述MOS晶体管的导通电阻以及阈值电压进行比较而判定上述MOS晶体管的劣化状态的步骤。
9.如权利要求7所述的劣化检查方法，其特征在于，具备：
检测上述MOS晶体管的温度的步骤；以及
将与上述MOS晶体管的温度建立对应地预先设定的导通电阻以及阈值电压的阈值与计算出的上述MOS晶体管的导通电阻以及阈值电压进行比较而判定上述MOS晶体管的劣化状态的步骤。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2021092445A JP2022184529A (ja) | 2021-06-01 | 2021-06-01 | 劣化検査装置及び劣化検査方法 |
| JP2021-092445 | 2021-06-01 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN115494363A true CN115494363A (zh) | 2022-12-20 |
Family
ID=84195060
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202210208122.4A Pending CN115494363A (zh) | 2021-06-01 | 2022-03-04 | 劣化检查装置以及劣化检查方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US20220381814A1 (zh) |
| JP (1) | JP2022184529A (zh) |
| CN (1) | CN115494363A (zh) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11601126B2 (en) | 2020-12-11 | 2023-03-07 | Psemi Corporation | RF switch stack with charge redistribution |
| US11923838B2 (en) * | 2022-06-17 | 2024-03-05 | Psemi Corporation | Inductive drain and/or body ladders in RF switch stacks |
| WO2024070208A1 (ja) * | 2022-09-30 | 2024-04-04 | ローム株式会社 | 素子評価装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9678139B2 (en) * | 2011-12-22 | 2017-06-13 | Continental Automotive Systems, Inc. | Method and apparatus for high side transistor protection |
| DE102016109137B3 (de) * | 2016-05-18 | 2017-06-08 | Lisa Dräxlmaier GmbH | Überwachungsvorrichtung und Überwachungsverfahren |
| US11128290B2 (en) * | 2019-07-24 | 2021-09-21 | Abb Schweiz Ag | Temperature-adaptive short circuit protection for semiconductor switches |
-
2021
- 2021-06-01 JP JP2021092445A patent/JP2022184529A/ja active Pending
-
2022
- 2022-03-04 CN CN202210208122.4A patent/CN115494363A/zh active Pending
- 2022-03-08 US US17/689,729 patent/US20220381814A1/en active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| US20220381814A1 (en) | 2022-12-01 |
| JP2022184529A (ja) | 2022-12-13 |
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| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |