CN113125930A - 一种用于半导体功率电子器件可靠性测试的装置 - Google Patents
一种用于半导体功率电子器件可靠性测试的装置 Download PDFInfo
- Publication number
- CN113125930A CN113125930A CN202110524282.5A CN202110524282A CN113125930A CN 113125930 A CN113125930 A CN 113125930A CN 202110524282 A CN202110524282 A CN 202110524282A CN 113125930 A CN113125930 A CN 113125930A
- Authority
- CN
- China
- Prior art keywords
- tested
- voltage
- capacitor
- circuit
- resistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/26—Testing of individual semiconductor devices
- G01R31/2601—Apparatus or methods therefor
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/26—Testing of individual semiconductor devices
- G01R31/2642—Testing semiconductor operation lifetime or reliability, e.g. by accelerated life tests
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
Abstract
本发明公开了一种用于半导体功率电子器件可靠性测试的装置，包括：电源供给装置、可靠性测试装置、数据采集装置以及数据存储与处理装置，其中可靠性测试装置具体包括动态应力施加电路、温度应力施加电路、测试电路以及FPGA主控电路。所述动态应力施加电路能够对待测器件施加与实际工作条件接近的动态变化的应力条件，所述温度应力施加电路用于对待测器件施加温度应力加速性能退化，所述测试电路用于测试应力施加前后各阶段待测器件的性能变化，所述FPGA主控电路用于输出驱动信号控制上述电路的工作状态。采用本发明提供的可靠性测试装置能够实现准确的半导体功率电子器件可靠性测试。
Description
技术领域
本发明涉及半导体功率电子器件可靠性测试技术领域，更具体地，涉及一种用于半导体功率电子器件可靠性测试的装置。
背景技术
在半导体功率电子器件是电力电子领域的核心元器件，主要功能是通过切换开启以及关断状态实现电力设备的电能转换与电路控制，广泛应用于消费电子、工业电子、交通运输以及能源转换等领域，已成为与人们生活息息相关的一部分。半导体功率电子器件的可靠性问题，尤其是长期工作的可靠性问题，轻则导致器件的性能退化，影响系统效率，重则直接导致器件损坏，使得系统无法正常工作，是备受业界关注的应用问题。因此可靠性测试与表征是功率电子器件应用推广中不可缺少的重要环节。
目前，加速寿命测试是用于评估功率电子器件可靠性的最常见、最基本的方法。所谓加速寿命测试，就是通过增大施加应力的方法加速样品的老化，使得样品在短期内失效，从而根据应力加速后的失效时间预测在正常工作条件下的样品寿命。典型的功率电子器件加速寿命测试项目有高温反偏(HTRB，High Temperature Reverse Bias)、高温栅偏(HTGB，High Temperature Gate Bias)等，通过施加电压应力及高温应力加速器件的老化，同时监测样品的状态，直到样品发生失效。这些测试项目的应力施加过程有一个共同的特点：待测器件一直处于开启状态或关断状态，即施加的是静态的应力。
然而，功率电子器件在实际应用中通常作为开关器件使用，长期处于动态的开关态切换过程中，所承受的应力也是动态变化的。传统加速寿命测试中施加的静态应力与器件实际工况有很大差异，这一点在以氮化镓、碳化硅为代表的第三代宽禁带半导体功率电子器件上尤为明显：由于其优异的高频特性，宽禁带半导体器件与传统硅器件相比可应用于更高的开关频率，动态的开关切换过程更加频繁，这种差异对可靠性测试结果准确性造成的影响更加不可忽视。因此，现有的施加静态应力条件的加速寿命测试不能很准确地测试评估半导体功率电子器件在实际应用中的可靠性问题。
发明内容
本发明为克服上述现有技术中的至少一个缺陷，提供一种用于半导体功率电子器件可靠性测试的装置，具有施加动态应力条件的功能，以克服现有可靠性测试装置提供的静态应力与器件实际工况差异较大的不足。
为解决上述技术问题，本发明采用的技术方案是：一种用于半导体功率电子器件可靠性测试的装置，包括：
电源供给装置，用于为整个装置提供测试所需的电源；
可靠性测试装置，用于待测器件的可靠性测试，所述的可靠性测试装置包括可靠性测试电路和FPGA主控电路；所述的可靠性测试电路包括动态应力施加电路、温度应力施加电路、以及测试电路；所述的动态应力施加电路用于对待测器件施加动态变化的应力条件；所述的温度应力施加电路用于加热待测器件，加速待测器件的性能退化；所述的测试电路用于测试待测器件在应力施加前后各阶段的器件性能；所述的FPGA主控电路用于输出驱动信号控制所述的动态应力施加电路、温度应力施加电路和测试电路的工作状态；
数据采集装置，用于采集待测器件电压、电流参数，并将测试数据传输给数据存储与处理装置；
数据存储与处理装置，用于程控所述FPGA主控电路，设置测试条件，接收保存所述数据采集装置采集的待测器件测试数据，并把测试数据转换为直观的图表，评估待测器件的可靠性。
在其中一个实施例中，所述的电源供给装置包括低压直流电源和高压直流电源。
在其中一个实施例中，所述的数据采集装置包括示波器。
在其中一个实施例中，所述的数据存储处理装置包括上位机。
在其中一个实施例中，所述的可靠性测试电路包括动态栅极脉冲尖峰应力施加电路、温度应力施加电路和双脉冲测试电路；所述的动态栅极脉冲尖峰应力施加电路、温度应力施加电路和双脉冲测试电路分别与待测器件连接，并由所述的FPGA主控电路进行控制。
在其中一个实施例中，所述的动态栅极脉冲尖峰应力施加电路包括电阻R1、电感L1以及下拉电阻R2，所述的温度应力施加电路包括MOSFETQ2、电容C1、高压快恢复二极管D1、电流检测电阻R3以及热电偶PTC；所述的双脉冲测试电路包括电容C2、MOSFETQ1、高压MOSFETQ3、电感负载L2、续流二极管D2以及电流检测电阻R3；所述的电阻R1的一端与电感L1的一端连接，电感L1的另一端分别与下拉电阻R2的一端连接、以及与待测器件连接；所述的下拉电阻R2的另一端接地；所述的MOSFETQ1与电感L1并联；所述的电流检测电阻R3的一端与待测器件连接，另一端接地；所述的电容C1的一端接地，另一端与MOSFETQ2的一端连接，MOSFETQ2的另一端与高压快恢复二极管D1的一端连接，高压快恢复二极管D1的另一端与待测器件连接，电容C1的两端为低压直流输入端；所述的电容C2的一端接地，另一端与高压MOSFETQ3的一端连接，高压MOSFETQ3的另一端与电感负载L2的一端连接，电感负载L2的另一端与待测器件连接；所述的续流二极管D2与电感负载L2并联；所述的电容C2的两端为高压直流输入端；所述的热电偶PTC作用在待测器件上；所述的FPGA主控电路的输出控制信号分别作用在电阻R1、低压MOSFETQ1、MOSFETQ2、以及高压MOSFETQ3上。
在其中一个实施例中，所述的可靠性测试电路包括动态漏极脉冲尖峰应力施加电路、温度应力施加电路和双脉冲测试电路；所述的动态漏极脉冲尖峰应力施加电路、温度应力施加电路和双脉冲测试电路分别与待测器件连接，并由所述的FPGA主控电路进行控制。
在其中一个实施例中，所述的动态漏极脉冲尖峰应力施加电路包括电阻R1、下拉电阻R2、电容C3、高压MOSFETQ4、电阻负载R4、电感L3、以及电流检测电阻R3；所述的温度应力施加电路包括MOSFETQ2、电容C1、高压快恢复二极管D1、电流检测电阻R3以及热电偶PTC；所述的双脉冲测试电路包括电容C2、高压MOSFETQ3、电感负载L2、续流二极管D2以及电流检测电阻R3；所述的电容C3的一端接地，另一端与高压MOSFETQ4的一端连接，高压MOSFETQ4的另一端与电阻负载R4的一端连接，电阻负载R4的另一端与电感L3的一端连接，电感L3的另一端与待测器件连接；电阻R1的一端分别待测器件和电阻R2连接，电阻R2的另一端接地；电容C3的两端为高压直流输入端；所述的电容C1的一端接地，另一端与MOSFETQ2的一端连接，MOSFETQ2的另一端与高压快恢复二极管D1的一端连接，高压快恢复二极管D1的另一端与待测器件连接，电容C1的两端为低压直流输入端；所述的电容C2的一端接地，另一端与高压MOSFETQ3的一端连接，高压MOSFETQ3的另一端与电感负载L2的一端连接，电感负载L2的另一端与待测器件连接；所述的续流二极管D2与电感负载L2并联；所述的电容C2的两端为高压直流输入端；所述的热电偶PTC作用在待测器件上；所述的FPGA主控电路的输出控制信号分别作用在电阻R1、MOSFETQ2、高压MOSFETQ3以及MOSFETQ4上。
在其中一个实施例中，所述的可靠性测试电路包括静态漏极电压应力施加电路、温度应力施加电路和双脉冲测试电路；所述的静态漏极电压应力施加电路、温度应力施加电路和双脉冲测试电路分别与待测器件连接，并由所述的FPGA主控电路进行控制。
在其中一个实施例中，所述的静态漏极电压应力施加电路包括电阻R1、下拉电阻R2、电容C3、高压MOSFET Q4、限流电阻R5；所述的温度应力施加电路包括热电偶PTC和热风枪；所述的双脉冲测试电路包括电容C2、高压MOSFETQ3、电感负载L2、续流二极管D2以及电流检测电阻R3；所述的电容C3的一端接地，另一端与高压MOSFETQ4的一端连接，高压MOSFETQ4的另一端与限流电阻R5的一端连接，限流电阻R5的另一端与待测器件连接；电阻R1的一端分别待测器件和电阻R2连接，电阻R2的另一端接地；电容C3的两端为高压直流输入端；所述的电容C2的一端接地，另一端与高压MOSFETQ3的一端连接，高压MOSFETQ3的另一端与电感负载L2的一端连接，电感负载L2的另一端与待测器件连接；所述的续流二极管D2与电感负载L2并联；所述的电容C2的两端为高压直流输入端；所述的热电偶PTC和热风枪作用在待测器件上；所述的FPGA主控电路的输出控制信号分别作用在电阻R1、高压MOSFETQ3以及MOSFETQ4上。
与现有技术相比，有益效果是：本发明提供的一种用于半导体功率电子器件可靠性测试的装置，可通过调整所述FPGA主控电路的输出驱动信号，控制所述动态应力施加电路，产生与待测器件实际工作状况更接近的动态应力条件，与现有可靠性测试方法所采用的静态应力条件相比，具有更好的准确性；可通过所述温度应力施加电路，利用待测器件流经电流时的发热现象产生温度应力，与现有可靠性测试方法所采用的恒温箱施加温度应力的方式相比，不会影响电路中对温度敏感的电容等元件，因此能够把所述动态应力施加电路、所述温度应力施加电路以及所述测试电路集成到一块印刷电路板中，从而避免了恒温箱测试中由引线寄生参数或装置切换延时造成的误差，得到更准确的可靠性测试结果；动态应力施加电路与测试电路可以根据待测器件特定的应用场景选择合适的拓扑结构，有助于补充完善半导体功率电子器件的可靠性测试体系。
附图说明
图1是本发明整体结构示意图。
图2是本发明实施例1中装置的整体结构示意图。
图3是本发明实施例1中，可靠性测试电路在不同测试阶段的等效电路示意图。
图4是本发明实施例2中，可靠性测试电路在应力施加阶段的等效电路示意图。
图5是本发明实施例3中，可靠性测试电路在应力施加阶段的等效电路示意图。
具体实施方式
附图仅用于示例性说明，不能理解为对本发明的限制；为了更好说明本实施例，附图某些部件会有省略、放大或缩小，并不代表实际产品的尺寸；对于本领域技术人员来说，附图中某些公知结构及其说明可能省略是可以理解的。附图中描述位置关系仅用于示例性说明，不能理解为对本发明的限制。
实施例1：
如图1和图2所示，一种用于半导体功率电子器件可靠性测试的装置，包括：
电源供给装置，用于为整个装置提供测试所需的电源；
可靠性测试装置，用于待测器件的可靠性测试，可靠性测试装置包括可靠性测试电路和FPGA主控电路；可靠性测试电路包括动态应力施加电路、温度应力施加电路、以及测试电路；动态应力施加电路用于对待测器件施加动态变化的应力条件；温度应力施加电路用于加热待测器件，加速待测器件的性能退化；测试电路用于测试待测器件在应力施加前后各阶段的器件性能；FPGA主控电路用于输出驱动信号控制动态应力施加电路、温度应力施加电路和测试电路的工作状态；
数据采集装置，用于采集待测器件电压、电流参数，并将测试数据传输给数据存储与处理装置；
数据存储与处理装置，用于程控所述FPGA主控电路，设置测试条件，接收保存所述数据采集装置采集的待测器件测试数据，并把测试数据转换为直观的图表，评估待测器件的可靠性。
具体的，电源供给装置包括低压直流电源和高压直流电源。数据采集装置为示波器。数据存储处理装置为上位机。
如图3所示，一个完整的可靠性测试循环包括应力施加阶段以及可靠性测试阶段；根据所述可靠性测试电路中各元件在上述阶段中的不同作用，可将所述可靠性测试电路具体分类为动态栅极脉冲尖峰应力施加电路、温度应力施加电路和双脉冲测试电路；所述动态栅极脉冲尖峰应力施加电路并联在待测器件DUT的栅极与源极之间，用于对待测器件DUT施加动态变化的栅极脉冲尖峰应力条件；所述温度应力施加电路并联在待测器件DUT的漏极与源极之间，用于对待测器件DUT施加温度应力；双脉冲测试电路与待测器件DUT的栅、源以及漏极连接，用于测量待测器件DUT在预设条件下的电学参数。FPGA主控电路与所述可靠性测试电路的驱动信号输入端连接，用于输出驱动信号控制所述可靠性测试电路中动态栅极脉冲尖峰应力施加电路、温度应力施加电路以及双脉冲测试电路的工作状态。
在本实施例中，待测器件DUT为宽禁带半导体功率电子器件，FPGA主控电路222采用的是Xilinx ZYNQ-7000系列FPGA芯片，该芯片可编程输出高精度的驱动信号，实现严格而精确的时序控制。
如图3所示，动态栅极脉冲尖峰应力施加电路包括电阻R1、电感L1以及下拉电阻R2，温度应力施加电路包括MOSFETQ2、电容C1、高压快恢复二极管D1、电流检测电阻R3以及热电偶PTC；双脉冲测试电路包括电容C2、MOSFETQ1、高压MOSFETQ3、电感负载L2、续流二极管D2以及电流检测电阻R3；电阻R1的一端与电感L1的一端连接，电感L1的另一端分别与下拉电阻R2的一端连接、以及与待测器件连接；下拉电阻R2的另一端接地；MOSFETQ1与电感L1并联；电流检测电阻R3的一端与待测器件连接，另一端接地；电容C1的一端接地，另一端与MOSFETQ2的一端连接，MOSFETQ2的另一端与高压快恢复二极管D1的一端连接，高压快恢复二极管D1的另一端与待测器件连接，电容C1的两端为低压直流输入端；电容C2的一端接地，另一端与高压MOSFETQ3的一端连接，高压MOSFETQ3的另一端与电感负载L2的一端连接，电感负载L2的另一端与待测器件连接；续流二极管D2与电感负载L2并联；电容C2的两端为高压直流输入端；热电偶PTC作用在待测器件上；FPGA主控电路的输出控制信号分别作用在电阻R1、低压MOSFETQ1、MOSFETQ2、以及高压MOSFETQ3上。
以上是典型实施例的具体结构说明，其工作原理具体如下：
系统启动后，打开低压直流电源与高压直流电源，低压直流电源为驱动芯片与温度应力施加电路提供低压直流输入，高压直流电源为双脉冲测试电路提供高压直流输入，随后，通过上位机设置测试条件，并把程序烧录至FPGA芯片中，完成测试准备。
通过上位机程控FPGA主控电路的输出驱动信号，分别控制MOSFET Q1、MOSFET Q2、高压MOSFET Q3以及待测器件DUT的工作状态，开始对待测器件DUT进行可靠性测试。
如图3所示，一个完整的可靠性测试循环包括应力施加阶段以及可靠性测试阶段。
在应力施加阶段，FPGA主控电路控制高压MOSFET Q3保持关断，阻断高压直流输入，控制MOSFET Q1保持关断，使得电感L1接入待测器件DUT的驱动电路。此时的等效电路如图3(a)所示，根据在这一阶段中的作用分为动态栅极脉冲尖峰应力施加电路与温度应力施加电路。应力施加阶段开始时，FPGA主控电路控制MOSFET Q2打开，控制待测器件DUT的驱动信号输入电平使其处于线性区，此时低压直流输入处有电流流经MOSFET Q2、高压快恢复二极管D1、待测器件DUT以及电流检测电阻R3，待测器件DUT上有较大的功耗并开始发热。同时，通过热电偶PTC实时检测待测器件DUT封装表面温度并反馈给FPGA主控电路，达到预设的温度后，FPGA主控电路将输出预设了工作频率与占空比的脉冲信号到待测器件DUT的驱动输入端。由于电感L1的作用，在到达待测器件DUT栅极处的脉冲信号上升沿与下降沿将产生电压尖峰，以此对待测器件DUT施加动态的栅极脉冲尖峰应力，电压尖峰的峰值可通过调整电感L1的取值调整。在此期间热电偶PTC继续检测待测器件DUT的表面温度，FPGA主控电路以此调节MOSFET Q2的开关状态，从而调节待测器件DUT的开态漏极电流，使得待测器件DUT温度稳定在预设值。经过预设的n个栅极脉冲后，应力施加阶段结束，测试装置进入可靠性测试阶段。
在可靠性测试阶段，FPGA主控电路控制高压MOSFET Q3保持开启，高压直流输入接入电路中，控制MOSFET Q1保持开启，短接电感L1防止影响正常测试，控制MOSFET Q2关断，高压快恢复二极管D1反向截止阻断待测器件DUT关态漏极高压，此时的等效电路如图3(b)所示，为典型的双脉冲测试电路。在可靠性测试阶段，FPGA主控电路输出2个脉冲信号到待测器件DUT驱动信号输入端，在第一个脉冲信号高电平，待测器件DUT导通，高压直流输入经过高压MOSFET Q3、电感负载L2、待测器件DUT、电流检测电阻R3回路为电感负载L2充电，在第一个脉冲信号低电平，待测器件DUT截止，电感负载L2通过续流二极管D2续流，脉冲信号的频率、占空比等特性可根据实际调整，目的是在第一个脉冲信号内把待测器件DUT的电压、电流等条件调整至接近实际应用中的工作状态。然后，在第二个脉冲信号内通过示波器采集待测器件DUT的漏源电压、栅源电压以及电流检测电阻R3两端电压等波形数据，并将测试数据传输至上位机，上位机接收存储测试数据，并处理成直观的图表。
至此，一个完整的可靠性测试循环结束，根据实际需求可继续进行多个循环测试，并记录多组数据进行对比分析。
实施例2
本实施例与实施例1其他结构相同，不同的是，在本实施例中动态栅极脉冲尖峰应力施加电路具有可替换性，可将所述动态栅极脉冲尖峰应力施加电路替换为其他动态应力施加电路实现对待测器件DUT施加不同的动态应力条件。
如图4所示，动态栅极脉冲尖峰应力施加电路被替换为动态漏极脉冲尖峰应力施加电路。动态漏极脉冲尖峰应力施加电路包括电阻R1、下拉电阻R2、电容C3、高压MOSFETQ4、电阻负载R4、电感L3、以及电流检测电阻R3；温度应力施加电路包括MOSFETQ2、电容C1、高压快恢复二极管D1、电流检测电阻R3以及热电偶PTC；双脉冲测试电路包括电容C2、高压MOSFETQ3、电感负载L2、续流二极管D2以及电流检测电阻R3；电容C3的一端接地，另一端与高压MOSFETQ4的一端连接，高压MOSFETQ4的另一端与电阻负载R4的一端连接，电阻负载R4的另一端与电感L3的一端连接，电感L3的另一端与待测器件连接；电阻R1的一端分别待测器件和电阻R2连接，电阻R2的另一端接地；电容C3的两端为高压直流输入端；电容C1的一端接地，另一端与MOSFETQ2的一端连接，MOSFETQ2的另一端与高压快恢复二极管D1的一端连接，高压快恢复二极管D1的另一端与待测器件连接，电容C1的两端为低压直流输入端；电容C2的一端接地，另一端与高压MOSFETQ3的一端连接，高压MOSFETQ3的另一端与电感负载L2的一端连接，电感负载L2的另一端与待测器件连接；续流二极管D2与电感负载L2并联；电容C2的两端为高压直流输入端；热电偶PTC作用在待测器件上；FPGA主控电路的输出控制信号分别作用在电阻R1、MOSFETQ2、高压MOSFETQ3以及MOSFETQ4上。
在应力施加阶段，FPGA主控电路输出驱动脉冲信号到待测器件DUT栅极控制待测器件DUT的开启与关断，同时控制高压MOSFET Q4开启，将有高压直流输入经过高压MOSFETQ4、电阻负载R4、电感L3、待测器件DUT以及电流检测电阻R3的回路。由于电感L3的作用，在待测器件DUT关断瞬间漏极将产生电压尖峰，以此对待测器件DUT施加动态的漏极脉冲电压尖峰应力，电压尖峰的峰值可通过调整电感L3的取值调整。
在可靠性测试阶段，FPGA主控电路控制高压MOSFET Q4关断，MOSFET Q2关断、高压MOSFET Q3开启，此阶段的工作原理与上述实施例1相似，在此不再赘述。
进一步地，上述两个实施例中的双脉冲测试电路为通用的半导体动态特性测试电路，可通过设置不同的测试条件与采集不同的待测器件参数实现不同的测试项目。如实施例中采集待测器件DUT的漏源电压与栅源电压数据，可以处理分析得到待测器件DUT在经受动态栅极脉冲尖峰应力前后的开关时间特性；又如实施例中采集待测器件的栅源电压与栅极电流数据，可以处理分析得到待测器件DUT在经受动态栅极脉冲尖峰应力前后的栅电荷特性。
实施例3
本实施例与实施例1其他结构相同，不同的是，在本实施例中动态栅极脉冲尖峰应力施加电路具有可替换性，可将所述动态栅极脉冲尖峰应力施加电路替换为其他动态应力施加电路实现对待测器件DUT施加不同的动态应力条件。
如图5所示，动态栅极脉冲尖峰应力施加电路被替换为静态漏极电压应力施加电路，静态漏极电压应力施加电路包括电阻R1、下拉电阻R2、电容C3、高压MOSFET Q4、限流电阻R5；温度应力施加电路包括热电偶PTC和热风枪；双脉冲测试电路包括电容C2、高压MOSFETQ3、电感负载L2、续流二极管D2以及电流检测电阻R3；电容C3的一端接地，另一端与高压MOSFETQ4的一端连接，高压MOSFETQ4的另一端与限流电阻R5的一端连接，限流电阻R5的另一端与待测器件连接；电阻R1的一端分别待测器件和电阻R2连接，电阻R2的另一端接地；电容C3的两端为高压直流输入端；电容C2的一端接地，另一端与高压MOSFETQ3的一端连接，高压MOSFETQ3的另一端与电感负载L2的一端连接，电感负载L2的另一端与待测器件连接；续流二极管D2与电感负载L2并联；电容C2的两端为高压直流输入端；FPGA主控电路的输出控制信号分别作用在电阻R1、高压MOSFETQ3以及MOSFETQ4上。
由于静态应力施加条件的不同，所示温度应力施加电路需要采用外部加热源，具体包括热风枪与热电偶PTC。在应力施加阶段，所述热电偶PTC实时检测待测器件DUT封装外壳温度，反馈给所述FPGA主控电路以控制热风枪的输出，使得待测器件达到并稳定在预设温度；待测器件壳温达到预设温度后，所述FPGA主控电路输出驱动脉冲信号低电平使待测器件DUT保持关断，同时控制高压MOSFET Q4开启，对待测器件DUT漏极施加静态的电压应力，并通过控制Q4的开启时间控制漏极电压应力的施加时间。
在可靠性测试阶段，FPGA主控电路控制高压MOSFET Q4关断，高压MOSFET Q3开启，此阶段的工作原理与上述实施例1相似，在此不再赘述。
本实施例1至实施例3中用于半导体功率电子器件可靠性测试的装置的其它结构参见现有技术，在此不再赘述。
在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”、“轴向”、“径向”、“周向”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。在本发明的描述中，“多个”的含义是至少两个，例如两个、三个等，除非另有明确具体的限定。
在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系，除非另有明确的限定。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
在本发明中，除非另有明确的规定和限定，第一特征在第二特征“上”或“下”可以是第一和第二特征直接接触，或第一和第二特征通过中间媒介间接接触。而且，第一特征在第二特征“之上”、“上方”和“上面”可是第一特征在第二特征正上方或斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”可以是第一特征在第二特征正下方或斜下方，或仅仅表示第一特征水平高度小于第二特征。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。
尽管上面已经示出和描述了本发明的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本发明的限制，本领域的普通技术人员在本发明的范围内可以对上述实施例进行变化、修改、替换和变型。
显然，本发明的上述实施例仅仅是为清楚地说明本发明所作的举例，而并非是对本发明的实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明权利要求的保护范围之内。
Claims (10)
1.一种用于半导体功率电子器件可靠性测试的装置，其特征在于，包括：
电源供给装置，用于为整个装置提供测试所需的电源；
可靠性测试装置，用于待测器件的可靠性测试，所述的可靠性测试装置包括可靠性测试电路和FPGA主控电路；所述的可靠性测试电路包括动态应力施加电路、温度应力施加电路、以及测试电路；所述的动态应力施加电路用于对待测器件施加动态变化的应力条件；所述的温度应力施加电路用于加热待测器件，加速待测器件的性能退化；所述的测试电路用于测试待测器件在应力施加前后各阶段的器件性能；所述的FPGA主控电路用于输出驱动信号控制所述的动态应力施加电路、温度应力施加电路和测试电路的工作状态；
数据采集装置，用于采集待测器件电压、电流参数，并将测试数据传输给数据存储与处理装置；
数据存储与处理装置，用于程控所述FPGA主控电路，设置测试条件，接收保存所述数据采集装置采集的待测器件测试数据，并把测试数据转换为直观的图表，评估待测器件的可靠性。
2.根据权利要求1所述的用于半导体功率电子器件可靠性测试的装置，其特征在于，所述的电源供给装置包括低压直流电源和高压直流电源。
3.根据权利要求1所述的用于半导体功率电子器件可靠性测试的装置，其特征在于，所述的数据采集装置包括示波器。
4.根据权利要求1所述的用于半导体功率电子器件可靠性测试的装置，其特征在于，所述的数据存储处理装置包括上位机。
5.根据权利要求1至4任一项所述的用于半导体功率电子器件可靠性测试的装置，其特征在于，所述的可靠性测试电路包括动态栅极脉冲尖峰应力施加电路、温度应力施加电路和双脉冲测试电路；所述的动态栅极脉冲尖峰应力施加电路、温度应力施加电路和双脉冲测试电路分别与待测器件连接，并由所述的FPGA主控电路进行控制。
6.根据权利要求5所述的用于半导体功率电子器件可靠性测试的装置，其特征在于，所述的动态栅极脉冲尖峰应力施加电路包括电阻R1、电感L1以及下拉电阻R2，所述的温度应力施加电路包括MOSFETQ2、电容C1、高压快恢复二极管D1、电流检测电阻R3以及热电偶PTC；所述的双脉冲测试电路包括电容C2、MOSFETQ1、高压MOSFETQ3、电感负载L2、续流二极管D2以及电流检测电阻R3；所述的电阻R1的一端与电感L1的一端连接，电感L1的另一端分别与下拉电阻R2的一端连接、以及与待测器件连接；所述的下拉电阻R2的另一端接地；所述的MOSFETQ1与电感L1并联；所述的电流检测电阻R3的一端与待测器件连接，另一端接地；所述的电容C1的一端接地，另一端与MOSFETQ2的一端连接，MOSFETQ2的另一端与高压快恢复二极管D1的一端连接，高压快恢复二极管D1的另一端与待测器件连接，电容C1的两端为低压直流输入端；所述的电容C2的一端接地，另一端与高压MOSFETQ3的一端连接，高压MOSFETQ3的另一端与电感负载L2的一端连接，电感负载L2的另一端与待测器件连接；所述的续流二极管D2与电感负载L2并联；所述的电容C2的两端为高压直流输入端；所述的热电偶PTC作用在待测器件上；所述的FPGA主控电路的输出控制信号分别作用在电阻R1、低压MOSFETQ1、MOSFETQ2、以及高压MOSFETQ3上。
7.根据权利要求1至4任一项所述的用于半导体功率电子器件可靠性测试的装置，其特征在于，所述的可靠性测试电路包括动态漏极脉冲尖峰应力施加电路、温度应力施加电路和双脉冲测试电路；所述的动态漏极脉冲尖峰应力施加电路、温度应力施加电路和双脉冲测试电路分别与待测器件连接，并由所述的FPGA主控电路进行控制。
8.根据权利要求7所述的用于半导体功率电子器件可靠性测试的装置，其特征在于，所述的动态漏极脉冲尖峰应力施加电路包括电阻R1、下拉电阻R2、电容C3、高压MOSFETQ4、电阻负载R4、电感L3、以及电流检测电阻R3；所述的温度应力施加电路包括MOSFETQ2、电容C1、高压快恢复二极管D1、电流检测电阻R3以及热电偶PTC；所述的双脉冲测试电路包括电容C2、高压MOSFETQ3、电感负载L2、续流二极管D2以及电流检测电阻R3；所述的电容C3的一端接地，另一端与高压MOSFETQ4的一端连接，高压MOSFETQ4的另一端与电阻负载R4的一端连接，电阻负载R4的另一端与电感L3的一端连接，电感L3的另一端与待测器件连接；电阻R1的一端分别待测器件和电阻R2连接，电阻R2的另一端接地；电容C3的两端为高压直流输入端；所述的电容C1的一端接地，另一端与MOSFETQ2的一端连接，MOSFETQ2的另一端与高压快恢复二极管D1的一端连接，高压快恢复二极管D1的另一端与待测器件连接，电容C1的两端为低压直流输入端；所述的电容C2的一端接地，另一端与高压MOSFETQ3的一端连接，高压MOSFETQ3的另一端与电感负载L2的一端连接，电感负载L2的另一端与待测器件连接；所述的续流二极管D2与电感负载L2并联；所述的电容C2的两端为高压直流输入端；所述的热电偶PTC作用在待测器件上；所述的FPGA主控电路的输出控制信号分别作用在电阻R1、MOSFETQ2、高压MOSFETQ3以及MOSFETQ4上。
9.根据权利要求1至4任一项所述的用于半导体功率电子器件可靠性测试的装置，其特征在于，所述的可靠性测试电路包括静态漏极电压应力施加电路、温度应力施加电路和双脉冲测试电路；所述的静态漏极电压应力施加电路、温度应力施加电路和双脉冲测试电路分别与待测器件连接，并由所述的FPGA主控电路进行控制。
10.根据权利要求9所述的用于半导体功率电子器件可靠性测试的装置，其特征在于，所述的静态漏极电压应力施加电路包括电阻R1、下拉电阻R2、电容C3、高压MOSFET Q4、限流电阻R5；所述的温度应力施加电路包括热电偶PTC和热风枪；所述的双脉冲测试电路包括电容C2、高压MOSFETQ3、电感负载L2、续流二极管D2以及电流检测电阻R3；所述的电容C3的一端接地，另一端与高压MOSFETQ4的一端连接，高压MOSFETQ4的另一端与限流电阻R5的一端连接，限流电阻R5的另一端与待测器件连接；电阻R1的一端分别待测器件和电阻R2连接，电阻R2的另一端接地；电容C3的两端为高压直流输入端；所述的电容C2的一端接地，另一端与高压MOSFETQ3的一端连接，高压MOSFETQ3的另一端与电感负载L2的一端连接，电感负载L2的另一端与待测器件连接；所述的续流二极管D2与电感负载L2并联；所述的电容C2的两端为高压直流输入端；所述的热电偶PTC和热风枪作用在待测器件上；所述的FPGA主控电路的输出控制信号分别作用在电阻R1、高压MOSFETQ3以及MOSFETQ4上。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110524282.5A CN113125930A (zh) | 2021-05-13 | 2021-05-13 | 一种用于半导体功率电子器件可靠性测试的装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110524282.5A CN113125930A (zh) | 2021-05-13 | 2021-05-13 | 一种用于半导体功率电子器件可靠性测试的装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN113125930A true CN113125930A (zh) | 2021-07-16 |
Family
ID=76781987
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202110524282.5A Pending CN113125930A (zh) | 2021-05-13 | 2021-05-13 | 一种用于半导体功率电子器件可靠性测试的装置 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN113125930A (zh) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114646873A (zh) * | 2022-05-19 | 2022-06-21 | 深圳市时代速信科技有限公司 | 一种GaN开关应力测试系统及电子设备 |
| CN114779039A (zh) * | 2022-06-21 | 2022-07-22 | 成都爱旗科技有限公司 | 一种半导体自动化测试系统、方法及电子设备 |
| CN116047171A (zh) * | 2023-03-14 | 2023-05-02 | 中山大学 | 一种功率半导体场效应晶体管动态导通电阻的表征方法及装置 |
-
2021
- 2021-05-13 CN CN202110524282.5A patent/CN113125930A/zh active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114646873A (zh) * | 2022-05-19 | 2022-06-21 | 深圳市时代速信科技有限公司 | 一种GaN开关应力测试系统及电子设备 |
| CN114779039A (zh) * | 2022-06-21 | 2022-07-22 | 成都爱旗科技有限公司 | 一种半导体自动化测试系统、方法及电子设备 |
| CN116047171A (zh) * | 2023-03-14 | 2023-05-02 | 中山大学 | 一种功率半导体场效应晶体管动态导通电阻的表征方法及装置 |
| CN116047171B (zh) * | 2023-03-14 | 2023-10-27 | 中山大学 | 一种功率半导体场效应晶体管动态导通电阻的表征方法及装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN215768857U (zh) | 一种用于测试半导体功率电子器件可靠性的装置 | |
| CN113125930A (zh) | 一种用于半导体功率电子器件可靠性测试的装置 | |
| JP5267053B2 (ja) | 半導体試験装置 | |
| US7397264B2 (en) | Method for testing power MOSFET devices | |
| CN109765470B (zh) | 温度电流精确可控的功率半导体器件特性测试方法 | |
| CN109212401B (zh) | 基于热成像技术的半导体雪崩失效分析测试方法及装置 | |
| CN110376539B (zh) | 一种校准示波器通道的测量延时方法、装置及校准设备 | |
| CN113933677B (zh) | 一种SiC MOSFET器件栅极老化监测电路及在线监测方法 | |
| CN111919129A (zh) | 用于监测多晶片功率的装置及方法 | |
| CN115267466B (zh) | 一种氮化镓功率器件动态工况下特性研究的测试系统 | |
| Song et al. | Evaluation of 650V, 100A direct-drive GaN power switch for electric vehicle powertrain applications | |
| Peng et al. | Comprehensive switching behavior characterization of high speed Gallium Nitride E-HEMT with ultra-low loop inductance | |
| CN112363037A (zh) | 场效应晶体管极限性能验证电路、系统及方法 | |
| DE112017000072T5 (de) | Treibervorrichtung für Halbleiterelemente | |
| JP7306710B2 (ja) | 電気素子試験装置 | |
| US11227805B2 (en) | System and method for surge-testing a gallium nitride transistor device | |
| JP2021043191A (ja) | 試験測定回路及び装置並びに被試験デバイスの特性測定方法 | |
| CN109752638B (zh) | 一种连续测量igbt芯片输出曲线的装置及方法 | |
| CN115598485B (zh) | 直流固态断路器的功率管老化测试装置及其测试方法 | |
| CN116203369A (zh) | 半导体测试电路 | |
| CN1588107A (zh) | Cmos电路的闩锁效应测试方法 | |
| CN112397016B (zh) | 一种线电压补偿电路及其补偿方法 | |
| JP7156160B2 (ja) | 半導体素子の検査方法 | |
| Aeloiza et al. | Online Health Monitoring and Aging Prognostics for SiC Power Converters | |
| Chen et al. | An automatic IGBT collector current sensing technique via the gate node |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |