JP2015531540A - 選択された界面に沿って少なくとも2つの基板を分離するための方法 - Google Patents

選択された界面に沿って少なくとも2つの基板を分離するための方法 Download PDF

Info

Publication number
JP2015531540A
JP2015531540A JP2015530504A JP2015530504A JP2015531540A JP 2015531540 A JP2015531540 A JP 2015531540A JP 2015530504 A JP2015530504 A JP 2015530504A JP 2015530504 A JP2015530504 A JP 2015530504A JP 2015531540 A JP2015531540 A JP 2015531540A
Authority
JP
Japan
Prior art keywords
interface
separation
substrates
process according
energy
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2015530504A
Other languages
English (en)
Other versions
JP6286775B2 (ja
Inventor
ディディアー ランドルー,
ディディアー ランドルー,
クリストフ フィグエ,
クリストフ フィグエ,
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Soitec SA
Original Assignee
Soitec SA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Soitec SA filed Critical Soitec SA
Publication of JP2015531540A publication Critical patent/JP2015531540A/ja
Application granted granted Critical
Publication of JP6286775B2 publication Critical patent/JP6286775B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • BPERFORMING OPERATIONS; TRANSPORTING
    • B32LAYERED PRODUCTS
    • B32BLAYERED PRODUCTS, i.e. PRODUCTS BUILT-UP OF STRATA OF FLAT OR NON-FLAT, e.g. CELLULAR OR HONEYCOMB, FORM
    • B32B43/00Operations specially adapted for layered products and not otherwise provided for, e.g. repairing; Apparatus therefor
    • B32B43/006Delaminating
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H01L21/2003Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy characterised by the substrate
    • H01L21/2007Bonding of semiconductor wafers to insulating substrates or to semiconducting substrates using an intermediate insulating layer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005Apparatus not specifically provided for elsewhere
    • H01L21/67011Apparatus for manufacture or treatment
    • H01L21/67092Apparatus for mechanical treatment
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/6834Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to protect an active side of a device or wafer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68381Details of chemical or physical process used for separating the auxiliary support from a device or wafer

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Weting (AREA)
  • Recrystallisation Techniques (AREA)
  • Photovoltaic Devices (AREA)
  • Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)

Abstract

本発明は、2つの分離界面(I1,I2)を備える2つの基板(S1,S2)を1つの分離界面(I1)に沿って分離するためのプロセスであって、基板(S1,S2)間に挿入されたブレード(B)を介して分離力を加えることによって当該分離が行なわれるプロセスにおいて、− 応力腐食に対して感受性がある界面(I1)が選択され、− 界面(I1)の外周領域(R1)の少なくとも一部は、外周領域(R1)における破断エネルギーがブレードの挿入領域における他の界面の破断エネルギーよりも低くなるように損傷され、損傷された領域(R1)で、基板(S1,S2)の分離を開始できるようにし、− 界面(I1)の破断エネルギーを応力腐食によって減少させるために、ブレードが挿入されたままの状態で、分離された基板(S1,S2)間の空間内に流体が加えられる、ことを特徴とするプロセスに関する。【選択図】 図5

Description

本発明は、2つの組み付けられた基板を備える構造体を分離するためのプロセスに関し、これらの2つの基板のうちの少なくとも一方が電子機器、光学素子、光電子機器、および/または、光電池で使用されるようになっており、分離は、構造体に存在する分離界面と称される1つの界面に沿って行なわれる。
そのような構造体の1つの特定のケースはデボンディング可能な構造体であり、この構造体において、分離界面は、それに沿って分子付着によるボンディングが行なわれてしまった界面である。
表現「分子付着によるボンディング」とは、付着層を使用せずに、付着力、主にファン・デル・ワールス力を使用した、2つの基板の表面の密接な接触によるボンディングを意味する。
これらに限らないが、デボンディング可能な構造体は、主に以下の4つの異なる用途で使用され得ると考えられてもよい。
a)機械的補強材のボンディング:機械的補強材を脆弱基板または薄層にボンディングして特定の製造ステップ中に脆弱基板または薄層を損傷させない、あるいは破壊しないようにし、その後、この機械的補強材をその存在がもはや必要とされないときに除去できることが望ましい場合がある。
b)弱いボンディングの修正:デボンディングは、製造プロセスの収益性を向上させるとともに例えば弱くボンディングされた基板を廃棄することを回避するために、最初に正確にボンディングされなかったかもしれない2つの基板を分離し、その後、それらの基板を洗浄後に再びボンディングできるようにする。
c)一時的保護:特にプラスチックボックス内に基板を収納し、あるいは輸送する特定のステップ中には、汚染のいかなるリスクをも回避するために、基板の表面、特に電子部品の製造のためにその後に使用されるようになっている基板の表面を一時的に保護することが有益な場合がある。1つの簡単な解決策は、保護されるべき基板の面がそれぞれ互いにボンディングされるように2つの基板をボンディングし、その後、その最終的な基板の使用中に2つの基板をデボンディングすることにある。
d)層の二重転写:これは、活性層と第1の支持基板(随意的に、高価な材料から形成される)との間に可逆的なボンディング界面を生成し、その後、前記可逆的なボンディング界面をデボンディングすることにより、この活性層を第2の最終的な基板へ転写することにある。
しかしながら、2つの組み付けられた基板から形成される構造体をボンディング界面でない界面に沿って分離することが望ましい用途が見出されてもよい。
そのような界面は、例えば、例えば堆積、エピタキシーなどによる第1の材料に対する第2の材料の付加によって互いに接合されてしまってもよい、第1の材料と第2の材料との間の界面であってもよい。
一変形として、そのような界面は、例えば、材料中に形成されて気泡、含有物などの存在によって特徴付けられる脆弱域であってもよい。
ボンディング界面でない界面に沿う分離は、特に、第1の基板から第2の基板への層の転写において用途を見出してもよい。
したがって、転写されるべき前記層は、第1の基板にボンディングすることによって形成されてしまっておらず、例えば、前記基板上でのエピタキシーまたは堆積によって形成されてしまっていてもよく、あるいは、もう一つの方法として、より厚い層の一部であってもよく、この厚い層内で、転写されるべき前記層は、厚い層を脆弱化させる気泡の層によって画定されてしまっている。
想定される用途にかかわりなく、分離界面の両側に配置される2つの基板の表面を損傷させず、引っ掻かず、または、汚染させずに、また、これらの2つの基板を破壊せずに、分離を行なうことが必要である。
様々な用途に応じて、これらの2つの「分離されるべき基板」は、1つの同じ基板の2つの層であってもよく、あるいは、2つの異なる基板であってもよい。
また、分離されるべき構造体の2つの基板の寸法が大きければ大きいほど、あるいは、それらの基板の結合エネルギーが高ければ高いほど、特に損傷を伴わずに分離を行なうことが難しくなる。
更に、2つの基板間にそれらのボンディング界面で薄いブレードを導入することによって2つの基板間の結合エネルギーを測定できることが、2つの基板間の結合エネルギーの測定に関するMaszaraによる調査研究(W.P Maszara,G.Goetz,A.Caviglia および J.B.McKitterickによる論文:J.Appl Phys.64,(1988),4943参照)から知られている。
Maszaraは、以下の関係を立証した。
Figure 2015531540

ここで、dは、2つのボンディングされた基板間に挿入されるブレードの厚さを表し、tは、2つのボンディングされた基板のそれぞれの厚さを表し、Eは、デボンディング軸線に沿うヤング率を表し、γは結合エネルギーを表し、および、Lは、平衡状態での2つの基板間の割れの長さを表わす。
上記式は、2つの基板が同一の寸法を有するという仮定から始まる。
前述した関係により、Lを測定することによって、結合エネルギーγを決定することができる。
「結合」エネルギーのこの定義は、2つの基板を分離するために必要とされるエネルギー、すなわち、界面の破断エネルギー(実際には、ブレードを使用する方法によって測定されるエネルギーである)が、前記基板の結合エネルギーに等しいという仮定に基づく。
実際には、基板の分離中、エネルギーの一部は、界面自体の破断にではなく、界面に存在する材料の変形などの他の現象に費やされる。
したがって、本文の残りの部分において、界面の破断エネルギーとは、前記界面に沿って2つの基板または層を分離するために与えられるべきエネルギーを意味する。
分離されるべきこれらの基板または層がブレードを用いて分離されるように十分に剛性が高い限りにおいては、これらの基板または層を、分離波を形成する効果を有するそれらの傾斜縁部で、互いから十分に引き離すことによって、これらの基板または層を分離することができる。この波は、それが開始される基板の縁部のポイントから、これらの基板の表面全体にわたって伝搬する。
また、分離は、応力腐食と称される現象によって補助されることが知られている。
応力腐食は、分離界面への流体の付与をブレードの分離力と組み合わせて成る。
応力腐食は、例えばボンディング層または絶縁層を形成するために、基板の少なくとも一方がシリコンから形成される場合、および、界面がシリコン酸化物を備える場合に、それが自然酸化物であろうが意図的に形成された酸化物であろうが、特に恩恵を受ける。
これは、そのような界面が流体により与えられる水分子によって破壊されるシロキサン(Si−O−Si)結合を含むからである。
したがって、界面の破断エネルギーがかなり減少される。
応力腐食プロセスの説明に関しては、2004年にM.Alexe and U.Gosele,Springerによって編集された“Wafer Bonding:Applications and Technology”という本の中のJ.BagdahnおよびM.Petzoldによる“Debonding of Wafer−Bonded Interfaces for Handling and Transfer Applications”と題される第14章を参照されたい。
特に、Cha等は、“Why debonding is useful in SOI?”,Electrochemical Society Proceedings,Vol.99−35,pp.119−128の中で、ブレードを用いて基板を部分的に引き離し、その後、基板の完全な分離が達成されるまで、そのようにして形成された空間内へ脱イオン水を導入することにある、二段階分離を提案する。
しかしながら、特定の用途では、界面に沿って分離を行うことが望ましい該界面が、非常に高い破断エネルギー、例えば1J/mよりも大きい、あるいは更には、1.5J/mよりも大きい破断エネルギーを有する。
そのようなことは、例えば、シリコンオンインシュレータ(SOI)タイプの構造体に関して、より広義には、半導体オンインシュレータ(SeOI)タイプの構造体に関して当てはまり、該構造体は、支持基板と、埋め込み誘電体層(例えば、酸化物層)と、半導体層(SOIの場合にはシリコンから成る)とを備える。
この構造体が層転写によって形成される場合、すなわち、半導体層と支持基板とを備えるとともに誘電体層が界面にあるドナー基板を組み付けることによって形成される場合には、界面で破断エネルギーを増大させることを目的とする熱処理が一般に行われる。
これは、半導体層の転写中またはその後のSOI処理ステップ中に構造体が分離するのを防止できるようにする。
したがって、一例として、界面で1.6J/m程度の破断エネルギーを達成できる。
しかしながら、この非常に高い破断エネルギーに起因して、半導体層を分離するためにブレードを挿入することが試みられる場合には、界面に沿って前記層を分離せずに破壊する高いリスクが存在する。
米国特許第7,713,369号明細書は、2つの基板の組み付けから成る引き離し可能な構造体の製造のためのプロセスを提案し、このプロセスでは、高い破断エネルギーを有する外周域と、低い破断エネルギーを有する中心域とが、ここではボンディング界面である界面に形成される。
したがって、2つの基板を分離するために、外周域は、(例えば、加圧水または空気ジェットを使用して、引っ張ることにより、あるいは、ブレードの挿入により)機械的な分離を行うことができる中心域に達するまで、化学エッチングによって、あるいはレーザを用いて除去される。
しかしながら、異なる破断エネルギーのこれらの2つの領域を1つの同じ界面上に形成することは、実施が限られる。
また、特定の構造体が幾つかの界面を備える場合があり、その場合、基板の分離は、必然的に、最も低い破断エネルギーを有する界面で行われる。その技術的な特徴により予め規定されるこの界面は、所望の位置で基板の分離を行うためにユーザが選択した界面でない場合がある。
したがって、本発明の1つの目的は、前記基板を破壊する、あるいは損傷させる危険性を伴うことなく、特に、同一である、あるいは異なる非常に高い結合エネルギーを有する複数の界面から選択される1つの界面に沿って2つの組み付けられた構造体を分離できるようにする分離プロセスを提案することである。
本発明によれば、少なくとも2つの分離界面を備える構造体(S)に含まれる少なくとも2つの基板を前記構造体の主面と平行に延びる前記界面から選択される1つの界面に沿って分離するためのプロセスであって、これらの2つの基板のうちの少なくとも一方が電子機器、光学素子、光電子機器、および/または、光電池で使用されるようになっており、前記基板間にブレードを挿入するとともに、2つの基板を引き離すための分離力を前記ブレードを介して加えることによって前記分離が行なわれるプロセスにおいて、
− 応力腐食に対して感受性がある界面、すなわち、前記分離力と前記界面に存在するシロキサン(Si−O−Si)結合を破壊できる流体との複合作用に対して感受性がある界面が分離のために選択され、
− 前記ブレードを挿入する前に、ブレードの挿入領域を備える選択された界面の外周領域の少なくとも一部は、前記外周領域における破断エネルギーがブレードの挿入領域における他の界面の破断エネルギーよりも低くなるように損傷され、それにより、損傷された領域で、選択された界面に沿って基板の分離を開始できるようにし、その後、
− 選択された界面の破断エネルギーを応力腐食によって減少させるために、前記ブレードが挿入されたままの状態で、前記分離された基板間の空間内に流体が加えられる、
ことを特徴とするプロセスが提案される。
本文において、用語「基板」は、単層基板または多層基板を網羅し、その外周が2つのボンディングされた基板を引き離すためにブレードが当接してもよいベベルを有する。また、基板は、それ自体、1つ以上の界面を含んでもよい。
分離界面は、本文では、2つの層間の物理的な境界として規定され、この界面に沿って分離波が伝搬されてもよい。
対象の2つの層が2つの異なる材料から形成されてもよく、一方の材料の他方の材料上への任意のタイプの導入(例えば、エピタキシー、堆積、ボンディング、酸化、特に熱酸化)によって前記材料を接合することができ、あるいは、対象の2つの層が脆弱域(特に、気泡、含有物などを含む)によって画定される更に厚い層の2つの部分を形成してもよいことが理解される。
1つの実施形態によれば、選択された界面の前記外周領域がリングの形態を成す。
本発明の1つの実施形態によれば、低い破断エネルギーを有する外周領域は、2つの基板の組み付け前に形成される。
あるいは、低い破断エネルギーを有する外周領域は、2つの基板の組み付け後に形成される。
1つの実施形態によれば、外周領域は、選択された界面のレーザ照射によって形成される。
1つの実施形態によれば、外周領域は、選択された界面の化学エッチングによって形成される。
例えば、前記化学エッチングは、フッ化水素酸を加えることによって行われる。
本発明の1つの好適な適用によれば、構造体は、支持基板と、埋め込みシリコン酸化物層と、シリコン層とを備える半導体オンインシュレータタイプの構造を備え、分離界面は、酸化物層とシリコン層との間の界面から成る。
分離界面のそれぞれの破断エネルギーは、1J/mよりも大きく、好ましくは1.5J/mよりも大きくてもよい。
好ましくは、選択された分離界面の前記外周領域における破断エネルギーが1J/m以下である。
他方、前記分離界面の残りの部分における破断エネルギーは、1J/m以上、好ましくは1.5J/m以上であってもよい。
1つの特定の実施形態によれば、前記選択された界面がシリコン/シリコン酸化物界面である。
基板間に加えられる流体は、好適には、脱イオン水、エタノール、水蒸気、アンモニア水、および、ヒドラジンから選択される。
本発明の他の特徴および利点は、添付図面に関連する以下の詳細な説明から明らかになるであろう。
分離されるべき構造体の断面図である。 界面I1を損傷させる2つの方法を平面図として示す。 界面I1を損傷させる2つの方法を平面図として示す。 構造体を分離する連続するステップを示す。 構造体を分離する連続するステップを示す。 本発明の1つの例示的な実施形態にしたがって分離されてもよいシリコンオンインシュレータの構造体である。 図4の構造体を分離する目的でのブレードの挿入を示す。
図1を参照すると、分離されるべき構造体Sは2つの基板S1,S2を備える。
これらの基板の少なくとも一方は、電子機器、光学素子、光電子機器、および/または、光電池で使用されるようになっている。
構造体Sは、破断エネルギーγ1,γ2(J/mの単位で表わされる)をそれぞれ有する2つの分離界面I1,I2を更に備える。
前述したように、界面I1,I2の少なくとも一方がボンディング界面であってもよく、一方、他方の界面は他のタイプの(例えば、エピタキシー、堆積などによってもたらされる)界面である。
あるいは、界面I1,I2がいずれもボンディング界面であってもよい。
例えば、基板S1,S2が界面I2に沿ってボンディングされてしまってもよく、一方、界面I1は、支持体上の材料のエピタキシー中に形成される界面であり、前記材料および支持体が共に基板S1を形成する。
分離が界面I1に沿って行われなければならないと考えられる。
当然ながら、構造体が更に多くの界面を備えることができるが、それは本発明の範囲から逸脱しない場合に限る。この場合、界面I2に関連する教示が前記他の界面のそれぞれに適用される。
界面I1は、好適には、応力腐食を受け易い界面である。
より具体的には、界面I1の両側で選択される材料は、基板S1,S2を引き離すための分離力の作用下で流体により破壊され得るシロキサン結合を生み出す。
界面I1の両側の材料は、前記材料間にシロキサン結合が存在する限りは、同一であってもよく、あるいは異なってもよい。
そのようなシロキサン結合を含む界面は、特に、シリコン酸化物(SiO)をそれが自然のものであろうが支持体上に意図的に(堆積、酸化などによって)形成されようが含むとともに、シリコンをそれが親水性ボンディングにより組み付けられるときに含み、および/または、シリコンオキシ窒化物を含む、界面である。
シロキサン結合を備える界面を生成するための手段は、特に、ボンディング、酸化物層の堆積、シリコンの酸化、酸素プラズマを用いたシリコンの処理、あるいは、酸素の注入のプロセスを含めて、非常に多く存在する。
したがって、界面I1は、ボンディング界面、すなわち、基板のうちの一方または構造体の製造中に、界面に沿って2つの材料が分子付着によりボンディングされてしまっている該界面であってもよい。
例えば、界面I1は、シリコンの2つの層をボンディングすることによって形成されてもよく、2つの層はそれぞれ自然酸化膜で覆われ、該自然酸化膜を介して2つの層が接触する。
一変形として、界面I1は、随意的に自然酸化膜で覆われるシリコンの1つの層とシリコン酸化物の1つの層とをボンディングすることによって形成されてもよい。
あるいは、界面I1は、ボンディング以外の技術によって形成されてもよい。
例えば、界面I1は、シロキサン結合を含む材料の層を脆弱化させることによって、例えばイオン注入またはレーザ照射によって形成されてもよい。
更に、本発明の1つの好適な実施形態によれば、界面I1は、高い破断エネルギー、すなわち、1J/m以上、好ましくは1.5J/m以上の破断エネルギーを有する。
結合エネルギーを測定するための前述したMaszara方法は、より一般的には、界面の破断エネルギーの測定に適用されてもよい。
分離が界面に沿って行われないことが望ましい該他方の界面I2に関して、該界面は、応力腐食に対して感受性があってもよく、あるいはなくてもよい。
この他方の界面I2は、好適には、分離を行うために選択される界面I1の破断エネルギーよりもそれが高い、あるいは低いかどうかにかかわらず、高い破断エネルギーを更に有する。
構造体Sの分離を行う前に、ブレード挿入領域を備える外周領域で界面I1が脆弱化されることが確保される。
この脆弱化(破断エネルギーの局所的な減少をもたらし、それにより、例えば1J/m以下の破断エネルギーを達成できる)は、界面I1の外周で局所的な損傷を与えることによって得られる。
図2Aに示される1つの実施形態によれば、界面I1の損傷領域R1は、界面I1の外周リングの扇形内である。
好ましくは、この扇形の角度の大きさは2°〜30°である。
別の実施形態によれば、その径方向の幅が好ましくは0.3mm〜10mmである界面I1の損傷領域R1は、外周リングの形態を成す。
様々な処理が、選択された界面I1の領域R1を損傷させることができるようにする。
当業者は、特に、構造体の製造のためのプロセスを実行するための実施上の条件を考慮に入れることにより、構造体Sを形成する基板の組み付け前または後に選択された処理を行うことを選択することができるであろう。
好適には、処理は、構造体の形成前に行われる。したがって、本発明は、構造体の製造プロセスが界面I1の局所的な損傷付与に特化したステップを何ら含まない場合であっても、構造体を分離できるようにする。
1つの実施形態によれば、領域R1の損傷付与は、選択された界面I1のレーザ照射によって得られる。
レーザビームは、脆弱化されるべき界面I1を選択的に加熱するように選択され、それにより、前記界面の損傷を引き起こし、その結果、界面の破断エネルギーの減少をもたらす。
前記損傷付与は、例えば、気相を与えるために界面に存在する材料の熱分解であってもよい。
そのようなケースは、特に、界面に存在する材料のうちの1つが高分子またはセラミックである場合である。
あるいは、領域R1の損傷付与は、選択された界面I1の化学エッチングによって得られる。
前記化学エッチングは、界面I2に存在する材料をエッチングすることなく界面I1に存在する材料のうちの1つを選択的にエッチングできるようにするエッチング液によって行われる。
当業者は、界面I1の材料の性質に応じて適切なエッチング液を選択できる。
界面I1の破断エネルギーを局所的に減少させるために超音波の適用が想起されてもよい。
選択される損傷付与処理にかかわりなく、この処理の終わりにおいて、界面I1の領域R1における破断エネルギーは、界面の残りの部分における破断エネルギーよりも低く、ブレードの挿入および分離の開始の最中に基板の破壊を引き起こす危険性がない十分低い破断エネルギーであると考えられ得る。
また、領域R1における界面I1の破断エネルギーは、少なくともブレードの挿入のために設けられる領域で、界面I2の破断エネルギーよりも低い。
これにより、ブレードの挿入中、分離の開始が界面I2に沿ってではなく界面I1(局所的に最も低い破断エネルギーを有する)に沿って確かに行われるようにすることができる。
図3Aを参照すると、分離は、構造体Sの2つの基板S1,S2間に、構造体の外周から、好ましくは分厚いブレードBを挿入すること、および、前記基板のベベルに分離力を加えることにある。
分厚いという用語は、表面(すなわち、界面に配置される前記基板の面)の損傷を避けるべくこれらの表面と接触せずに基板の物理的分離を可能にするようにブレードが基板のかなり大きな分離を可能にすることを意味するように理解される。
また、ブレードは、分離界面の平面と平行な平面に沿って基板間に挿入されなければならない。
分離中、基板は、基板のいかなる破断をも避けるべく、基板の少なくとも一方を変形させることができるように配置される支持体によって保持される。
したがって、1つの好ましい実施形態によれば、構造体が分離装置内で垂直に配置され、この分離装置は、その下部に構造体保持部材を備えるとともに、その上部には、ブレードを備えて保持部材の軸線に沿って垂直に並進移動できる分離部材を備える。
保持部材は溝を備え、該溝は、底面と、前記底面の両側にある傾斜縁部とを有する。溝の底面は、組み付けられた構造体をこれに応力を及ぼすことなく受けることができるように十分に幅広く、一方、縁部は、基板の分離後に基板が脱落するのを防止できるように十分に高い。
構造体の内側の方向のブレードの移動は、くさび効果をもたらして、界面I1に沿う構造体の2つの部分の分離を引き起こす(界面I2が表わされていない図3B参照)。
長さLにわたる2つの部分のこの分離は、分離波の形成を開始するという効果を有する。
基板の分離が開始された後、応力腐食を促進させる流体Fが基板間の空間内に加えられる。
この流体FとブレードBにより及ぼされる分離力との複合効果により、界面I1のシロキサン結合が壊れ、それにより、前記界面の破断エネルギーのかなりの減少がもたらされる。
特に、破断エネルギーは、分離力の印加中に基板が壊れるいかなる危険性をも防止できるように十分低くなる。
好適には、構造体Sは、分離中に垂直位置に保持される。
これは、この位置が、応力腐食のために使用される、流体の界面I1に沿う流れに有利に作用するからである。
この場合、ブレードBは、好ましくは、垂直に方向付けられて前記構造体の上端に導入され、それにより、分離波は、下方に移動して、それがブレードの挿入点から離れるように移動するにつれて水平になる。
応力腐食を促進させる流体としては、脱イオン水、エタノール、水蒸気、アンモニア水、および、ヒドラジンを挙げることができるが、これらに限定されない。
流体は、様々な方法で基板間に導入されてもよい。
したがって、1つの実施形態によれば、構造体Sは、応力腐食を促進させる流体の槽中に部分的に浸漬されてもよい。
あるいは、流体は、ブレードが基板間に導入された時点で、特にブレード挿入領域で好ましくは連続的に構造体上へ噴射されてもよい。
界面I2も応力腐食に対して感受性がある場合には、正反対の「乾式」分離、すなわち、応力腐食を促進させる任意の流体を欠く分離をブレード挿入領域で開始するとともに、分離が開始されるのを待って、選択された界面を、応力腐食を促進させる流体と接触させることが重要である。
これは、ブレードが挿入されると直ぐに、ブレード挿入領域で、応力腐食に対して感受性がある様々な界面が流体に接触させられた場合に、前記流体がこれらの界面のそれぞれの破断エネルギーを減少させるという効果を有するであろうが、それにより、前記界面の破断エネルギーの均一化がもたらされるからである。
一方、乾式開始は、そのような均一化を妨げて、少なくとも局所的に最低の破断エネルギーを有する選択された界面に沿う分離を開始できるようにする。
分離が開始された時点で、選択された界面I1を、応力腐食を促進させる流体に接触させると、前記界面の破断エネルギーを減少させることにより分離を容易にして加速させることができる。
流体の存在下でのブレードの挿入は、基板が完全に分離されるまで続けられる。
本発明は、シリコン/シリコン酸化物タイプの界面に沿う分離、および、応力腐食に対して感受性があって高い破断エネルギーを有する任意の他の界面に特に適している。
前述した分離は、全て寸法の構造体で得られてもよい。
特に、構造体は、例えば300mmの直径を有する大径の基板から成ってもよい。
本発明の例示的な実施形態
図4は、分離されるべき基板S1を示し、前記基板はシリコンオンインシュレータ(SOI)タイプの構造である。
基板S1は、支持基板1と、時として用語「BOX」(「埋め込み酸化物(Buried OXide)」を意味する頭字語)により表される埋め込みシリコン酸化物層2と、一般に電子機器、光学素子、光電子機器、および/または、光電池のための構成要素を受けるようになっている活性層と称される薄膜シリコン層3とを連続的に備える。
そのような基板の製造を可能にするプロセスは当業者に良く知られている。
特に層転写プロセス、とりわけスマートカット(商標)プロセスが挙げられる。
1つの例示的な実施形態によれば、スマートカット(商標)プロセスは、一般に、
− 支持基板へ転写されるべきシリコン層を備えるドナー基板を用意すること、
− ドナー基板の表面に酸化物層を(例えば、熱酸化によって)形成すること、
− 支持基板へ転写されるべきシリコン層を画定する脆弱化領域を形成するために、ドナー基板中へ原子種(例えば、注入によって)を導入すること、
− 酸化物層を支持基板に対して分子付着によってボンディングすること、
− 脆弱化領域に沿ってドナー基板を破壊し、それにより、支持基板へのシリコン層の転写をもたらすこと、
− 転写されたシリコン層を仕上げるための随意的なステップと、
を備える。
したがって、基板S1は、2つの界面、すなわち、シリコン層3と酸化物層2との間の界面I1(シリコンの酸化によってもたらされる界面である)と、酸化物層2と支持基板1との間の界面I2(ボンディング界面である)とを備える。
シリコン/酸化物界面I1は、1.6J/m程度の高い破断エネルギーを有する。
この界面のエネルギーは、分離の開始領域R1における界面I2の破断エネルギーよりも低くなるように局所的に減少されてもよい。
例えば、レーザ照射によって、あるいは超音波処理によって界面I1を局所的に脆弱化させることができる。
図5に示されるように、基板S1が薄層3により第2の基板S2にボンディングされ、それにより、分離のために使用されるブレードのための第2の支持ベベルが与えられる。したがって、第3の界面I3が、薄層3と基板S2との間に形成される。
前記界面I3の破断エネルギーは、ブレードの挿入中に界面I3に沿って分離が行われることを防止するために、領域R1における界面I1の破断エネルギーよりも大きくなるように選択される。
界面I1の損傷領域R1における基板S1,S2間のブレードBの挿入は、前記界面I1に沿う分離を開始できるようにし、その後、2つの基板が完全に引き離されるまで、脱イオン水が基板間の空間内に、例えば噴射によって加えられる。
したがって、この方法は、SOIの活性層の製造中に活性層を切り離すことができるようにするためのステップが行われなかったときであっても、活性層を切り離すことができるようにする。

Claims (13)

  1. 少なくとも2つの分離界面(I1,I2)を備える構造体(S)の一部を形成する少なくとも2つの基板(S1,S2)を前記構造体の主面と平行に延びる前記界面から選択される1つの界面(I1)に沿って分離するためのプロセスであって、これらの2つの基板のうちの少なくとも一方が電子機器、光学素子、光電子機器、および/または、光電池で使用されるようになっており、前記基板(S1,S2)間にブレード(B)を挿入するとともに、前記2つの基板を引き離すための分離力を前記ブレードを介して加えることによって前記分離が行なわれるプロセスにおいて、
    応力腐食に対して感受性がある界面(I1)、すなわち、前記分離力と、前記界面(I1)に存在するシロキサン(Si−O−Si)結合を破壊できる流体との複合作用に対して感受性がある前記界面(I1)が分離のために選択され、
    前記ブレードを挿入する前に、前記ブレード(B)の挿入領域を備える前記選択された界面(I1)の外周領域(R1)の少なくとも一部は、前記外周領域(R1)における破断エネルギーが、前記ブレードの前記挿入領域における他の界面の破断エネルギーよりも低くなるように損傷され、それにより、前記損傷された領域(R1)で、前記選択された界面(I1)に沿って前記基板(S1,S2)の分離を開始できるようにし、その後、
    前記選択された界面(I1)の破断エネルギーを応力腐食によって減少させるために、前記ブレードが挿入されたままの状態で、前記分離された基板(S1,S2)間の空間内に流体が加えられる、
    ことを特徴とするプロセス。
  2. 前記選択された界面(I1)の前記外周領域(R1)がリングの形態を成すことを特徴とする請求項1に記載のプロセス。
  3. 低い破断エネルギーを有する前記外周領域(R1)が、前記2つの基板の組み付け前に形成されることを特徴とする請求項1または2に記載のプロセス。
  4. 低い破断エネルギーを有する前記外周領域(R1)が、前記2つの基板の組み付け後に形成されることを特徴とする請求項1〜3のいずれか一項に記載のプロセス。
  5. 前記外周領域(R1)が、前記選択された界面(I1)のレーザ照射によって形成されることを特徴とする請求項1〜4のいずれか一項に記載のプロセス。
  6. 前記外周領域(R1)が、前記選択された界面(I1)の化学エッチングによって形成されることを特徴とする請求項1〜5のいずれか一項に記載のプロセス。
  7. 前記化学エッチングが、フッ化水素酸を加えることによって行われることを特徴とする請求項6に記載のプロセス。
  8. 前記構造体(S)が、支持基板(1)と、埋め込みシリコン酸化物層(2)と、シリコン層(3)とを備える半導体オンインシュレータタイプの構造を備え、前記分離界面(I1)は、前記酸化物層(2)と前記シリコン層(3)との間の界面から成ることを特徴とする請求項1〜7のいずれか一項に記載のプロセス。
  9. 前記分離界面のそれぞれの前記破断エネルギーが、1J/mよりも大きく、好ましくは1.5J/mよりも大きいことを特徴とする請求項1〜8のいずれか一項に記載のプロセス。
  10. 前記選択された分離界面(I1)の前記外周領域(R1)における前記破断エネルギーが1J/m以下であることを特徴とする請求項1〜9のいずれか一項に記載のプロセス。
  11. 前記分離界面(I1)の残りの部分における前記破断エネルギーが、1J/m以上、好ましくは1.5J/m以上であることを特徴とする請求項1〜10のいずれか一項に記載のプロセス。
  12. 前記選択された界面(I1)がシリコン/シリコン酸化物界面であることを特徴とする請求項1〜11のいずれか一項に記載のプロセス。
  13. 前記基板間に加えられる前記流体が、脱イオン水、エタノール、水蒸気、アンモニア水、および、ヒドラジンから選択されることを特徴とする請求項1〜12のいずれか一項に記載のプロセス。
JP2015530504A 2012-09-07 2013-09-04 選択された界面に沿って少なくとも2つの基板を分離するための方法 Active JP6286775B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
FR1258403A FR2995447B1 (fr) 2012-09-07 2012-09-07 Procede de separation d'au moins deux substrats selon une interface choisie
FR1258403 2012-09-07
PCT/IB2013/001937 WO2014037792A2 (fr) 2012-09-07 2013-09-04 Procédé de séparation d'au moins deux substrats selon une interface choisie

Publications (2)

Publication Number Publication Date
JP2015531540A true JP2015531540A (ja) 2015-11-02
JP6286775B2 JP6286775B2 (ja) 2018-03-07

Family

ID=47215594

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015530504A Active JP6286775B2 (ja) 2012-09-07 2013-09-04 選択された界面に沿って少なくとも2つの基板を分離するための方法

Country Status (6)

Country Link
US (2) US9437473B2 (ja)
EP (1) EP2893554B1 (ja)
JP (1) JP6286775B2 (ja)
CN (1) CN104620368B (ja)
FR (1) FR2995447B1 (ja)
WO (1) WO2014037792A2 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015230898A (ja) * 2014-06-03 2015-12-21 旭硝子株式会社 積層体の剥離装置及び剥離方法並びに電子デバイスの製造方法
KR20210105993A (ko) * 2018-12-29 2021-08-27 크리,인코포레이티드 캐리어를 이용하여 레이저 손상 영역을 따라 결정질 물질을 분할하는 방법

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2995445B1 (fr) * 2012-09-07 2016-01-08 Soitec Silicon On Insulator Procede de fabrication d'une structure en vue d'une separation ulterieure
JPWO2015152158A1 (ja) * 2014-03-31 2017-04-13 株式会社Joled 積層体および積層体の剥離方法ならびに可撓性デバイスの製造方法
CN104979262B (zh) * 2015-05-14 2020-09-22 浙江中纳晶微电子科技有限公司 一种晶圆分离的方法
DE102015210384A1 (de) * 2015-06-05 2016-12-08 Soitec Verfahren zur mechanischen Trennung für eine Doppelschichtübertragung
FR3053046B1 (fr) * 2016-06-24 2018-08-10 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de collage reversible entre deux elements
US10562130B1 (en) 2018-12-29 2020-02-18 Cree, Inc. Laser-assisted method for parting crystalline material
US10576585B1 (en) 2018-12-29 2020-03-03 Cree, Inc. Laser-assisted method for parting crystalline material
US10611052B1 (en) 2019-05-17 2020-04-07 Cree, Inc. Silicon carbide wafers with relaxed positive bow and related methods
FR3103313B1 (fr) * 2019-11-14 2021-11-12 Commissariat Energie Atomique Procédé de démontage d’un empilement d’au moins trois substrats

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001525991A (ja) * 1997-05-12 2001-12-11 シリコン・ジェネシス・コーポレーション 制御された劈開プロセス
JP2004526323A (ja) * 2001-04-03 2004-08-26 コミツサリア タ レネルジー アトミーク 少なくとも一つの要素を初期支持体から最終支持体まで選択的に移送する方法
JP2006319310A (ja) * 2005-03-21 2006-11-24 Soi Tec Silicon On Insulator Technologies Sa 積層層構造およびその形成方法
JP2008532317A (ja) * 2005-02-28 2008-08-14 シリコン・ジェネシス・コーポレーション レイヤ転送プロセス用の基板強化方法および結果のデバイス
JP2012521079A (ja) * 2009-03-18 2012-09-10 エーファウ・グループ・ゲーエムベーハー キャリアからウエハを取り去るためのデバイスおよび方法

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6291313B1 (en) * 1997-05-12 2001-09-18 Silicon Genesis Corporation Method and device for controlled cleaving process
FR2823596B1 (fr) 2001-04-13 2004-08-20 Commissariat Energie Atomique Substrat ou structure demontable et procede de realisation
US7075104B2 (en) * 2001-09-12 2006-07-11 Reveo, Inc. Microchannel plates and biochip arrays, and methods of making same
FR2857983B1 (fr) * 2003-07-24 2005-09-02 Soitec Silicon On Insulator Procede de fabrication d'une couche epitaxiee
US20050150597A1 (en) * 2004-01-09 2005-07-14 Silicon Genesis Corporation Apparatus and method for controlled cleaving
CN1648632A (zh) * 2005-01-31 2005-08-03 哈尔滨工业大学 硅片键合强度的测量方法
WO2006091817A2 (en) * 2005-02-22 2006-08-31 2082710 Ontario Limited Method and device for determining a set of operating parameters for a fluidized bed mineral separator
EP1763069B1 (en) 2005-09-07 2016-04-13 Soitec Method for forming a semiconductor heterostructure
EP1933384B1 (en) 2006-12-15 2013-02-13 Soitec Semiconductor heterostructure
FR2923079B1 (fr) 2007-10-26 2017-10-27 S O I Tec Silicon On Insulator Tech Substrats soi avec couche fine isolante enterree
US8575010B2 (en) 2008-02-26 2013-11-05 Soitec Method for fabricating a semiconductor substrate
FR2933534B1 (fr) 2008-07-03 2011-04-01 Soitec Silicon On Insulator Procede de fabrication d'une structure comprenant une couche de germanium sur un substrat
FR2934925B1 (fr) 2008-08-06 2011-02-25 Soitec Silicon On Insulator Procede de fabrication d'une structure comprernant une etape d'implantations d'ions pour stabiliser l'interface de collage.
FR2938118B1 (fr) 2008-10-30 2011-04-22 Soitec Silicon On Insulator Procede de fabrication d'un empilement de couches minces semi-conductrices
FR2938119B1 (fr) 2008-10-30 2011-04-22 Soitec Silicon On Insulator Procede de detachement de couches semi-conductrices a basse temperature
EP2202795A1 (en) 2008-12-24 2010-06-30 S.O.I. TEC Silicon Method for fabricating a semiconductor substrate and semiconductor substrate
FR2942568B1 (fr) 2009-02-24 2011-08-05 Soitec Silicon On Insulator Procede de fabrication de composants.
US8501537B2 (en) 2011-03-31 2013-08-06 Soitec Methods for bonding semiconductor structures involving annealing processes, and bonded semiconductor structures formed using such methods
FR2977069B1 (fr) 2011-06-23 2014-02-07 Soitec Silicon On Insulator Procede de fabrication d'une structure semi-conductrice mettant en oeuvre un collage temporaire
FR2977073B1 (fr) 2011-06-23 2014-02-07 Soitec Silicon On Insulator Procede de transfert d'une couche de semi-conducteur, et substrat comprenant une structure de confinement
FR2980280B1 (fr) 2011-09-20 2013-10-11 Soitec Silicon On Insulator Procede de separation d'une couche dans une structure composite
FR2980279B1 (fr) 2011-09-20 2013-10-11 Soitec Silicon On Insulator Procede de fabrication d'une structure composite a separer par exfoliation
TWI444295B (zh) * 2011-11-18 2014-07-11 Au Optronics Corp 脫黏器及自基板分離薄膜的方法
FR2984007B1 (fr) 2011-12-13 2015-05-08 Soitec Silicon On Insulator Procede de stabilisation d'une interface de collage situee au sein d'une structure comprenant une couche d'oxyde enterree et structure obtenue

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001525991A (ja) * 1997-05-12 2001-12-11 シリコン・ジェネシス・コーポレーション 制御された劈開プロセス
JP2004526323A (ja) * 2001-04-03 2004-08-26 コミツサリア タ レネルジー アトミーク 少なくとも一つの要素を初期支持体から最終支持体まで選択的に移送する方法
JP2008532317A (ja) * 2005-02-28 2008-08-14 シリコン・ジェネシス・コーポレーション レイヤ転送プロセス用の基板強化方法および結果のデバイス
JP2006319310A (ja) * 2005-03-21 2006-11-24 Soi Tec Silicon On Insulator Technologies Sa 積層層構造およびその形成方法
JP2012521079A (ja) * 2009-03-18 2012-09-10 エーファウ・グループ・ゲーエムベーハー キャリアからウエハを取り去るためのデバイスおよび方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015230898A (ja) * 2014-06-03 2015-12-21 旭硝子株式会社 積層体の剥離装置及び剥離方法並びに電子デバイスの製造方法
KR20210105993A (ko) * 2018-12-29 2021-08-27 크리,인코포레이티드 캐리어를 이용하여 레이저 손상 영역을 따라 결정질 물질을 분할하는 방법
KR102611959B1 (ko) * 2018-12-29 2023-12-12 크리,인코포레이티드 캐리어를 이용하여 레이저 손상 영역을 따라 결정질 물질을 분할하는 방법

Also Published As

Publication number Publication date
US20150221544A1 (en) 2015-08-06
CN104620368B (zh) 2016-12-07
FR2995447A1 (fr) 2014-03-14
US10093086B2 (en) 2018-10-09
JP6286775B2 (ja) 2018-03-07
US9437473B2 (en) 2016-09-06
WO2014037792A3 (fr) 2014-11-20
CN104620368A (zh) 2015-05-13
US20160368259A1 (en) 2016-12-22
EP2893554A2 (fr) 2015-07-15
EP2893554B1 (fr) 2019-01-02
WO2014037792A2 (fr) 2014-03-13
FR2995447B1 (fr) 2014-09-05

Similar Documents

Publication Publication Date Title
JP6286775B2 (ja) 選択された界面に沿って少なくとも2つの基板を分離するための方法
TWI428956B (zh) 基板硬化方法以及用於層轉換過程所產生之裝置
JP4688408B2 (ja) 材料の二層を剥離する方法
JP2008153411A (ja) Soi基板の製造方法
US9576843B2 (en) Process for bonding in an atmosphere of a gas having a negative Joule-Thomson coefficient
JP2010538459A (ja) 熱処理を用いる剥離プロセスにおける半導体ウエハの再使用
KR20080100160A (ko) Soi 기판의 제조 방법
JP2018510120A (ja) ガラス−担体組立体及びフレキシブルガラスシートを処理する方法
JP5912117B2 (ja) ポリマー基板上に、膜、例えば単結晶膜を形成する方法
JP6155489B2 (ja) その後の分離を目的とした構造体の製造方法
JP5165830B2 (ja) 接合によって積層構造を形成しているウェハを分離するための方法
JP2024022682A (ja) ハイブリッド構造
US8021959B2 (en) Method for the ultrasonic planarization of a substrate, from one surface of which a buried weakened layer has been uncovered by fracture
JP2007214478A (ja) Soi基板の製造方法
JP7500911B2 (ja) キャリア基板へ有用層を移転するためのプロセス
KR20210134783A (ko) 유용 층을 캐리어 기판에 전달하는 공정
JPH02168617A (ja) はり合せ基板の未接着部の薄膜の除去方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20160607

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20170613

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170719

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20180109

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20180118

R150 Certificate of patent or registration of utility model

Ref document number: 6286775

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250