JP2015531540A - 選択された界面に沿って少なくとも２つの基板を分離するための方法 - Google Patents

選択された界面に沿って少なくとも２つの基板を分離するための方法 Download PDF

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Abstract

本発明は、２つの分離界面（Ｉ１，Ｉ２）を備える２つの基板（Ｓ１，Ｓ２）を１つの分離界面（Ｉ１）に沿って分離するためのプロセスであって、基板（Ｓ１，Ｓ２）間に挿入されたブレード（Ｂ）を介して分離力を加えることによって当該分離が行なわれるプロセスにおいて、− 応力腐食に対して感受性がある界面（Ｉ１）が選択され、− 界面（Ｉ１）の外周領域（Ｒ１）の少なくとも一部は、外周領域（Ｒ１）における破断エネルギーがブレードの挿入領域における他の界面の破断エネルギーよりも低くなるように損傷され、損傷された領域（Ｒ１）で、基板（Ｓ１，Ｓ２）の分離を開始できるようにし、− 界面（Ｉ１）の破断エネルギーを応力腐食によって減少させるために、ブレードが挿入されたままの状態で、分離された基板（Ｓ１，Ｓ２）間の空間内に流体が加えられる、ことを特徴とするプロセスに関する。【選択図】 図５

Description

本発明は、２つの組み付けられた基板を備える構造体を分離するためのプロセスに関し、これらの２つの基板のうちの少なくとも一方が電子機器、光学素子、光電子機器、および／または、光電池で使用されるようになっており、分離は、構造体に存在する分離界面と称される１つの界面に沿って行なわれる。
そのような構造体の１つの特定のケースはデボンディング可能な構造体であり、この構造体において、分離界面は、それに沿って分子付着によるボンディングが行なわれてしまった界面である。
表現「分子付着によるボンディング」とは、付着層を使用せずに、付着力、主にファン・デル・ワールス力を使用した、２つの基板の表面の密接な接触によるボンディングを意味する。
これらに限らないが、デボンディング可能な構造体は、主に以下の４つの異なる用途で使用され得ると考えられてもよい。
ａ）機械的補強材のボンディング：機械的補強材を脆弱基板または薄層にボンディングして特定の製造ステップ中に脆弱基板または薄層を損傷させない、あるいは破壊しないようにし、その後、この機械的補強材をその存在がもはや必要とされないときに除去できることが望ましい場合がある。
ｂ）弱いボンディングの修正：デボンディングは、製造プロセスの収益性を向上させるとともに例えば弱くボンディングされた基板を廃棄することを回避するために、最初に正確にボンディングされなかったかもしれない２つの基板を分離し、その後、それらの基板を洗浄後に再びボンディングできるようにする。
ｃ）一時的保護：特にプラスチックボックス内に基板を収納し、あるいは輸送する特定のステップ中には、汚染のいかなるリスクをも回避するために、基板の表面、特に電子部品の製造のためにその後に使用されるようになっている基板の表面を一時的に保護することが有益な場合がある。１つの簡単な解決策は、保護されるべき基板の面がそれぞれ互いにボンディングされるように２つの基板をボンディングし、その後、その最終的な基板の使用中に２つの基板をデボンディングすることにある。
ｄ）層の二重転写：これは、活性層と第１の支持基板（随意的に、高価な材料から形成される）との間に可逆的なボンディング界面を生成し、その後、前記可逆的なボンディング界面をデボンディングすることにより、この活性層を第２の最終的な基板へ転写することにある。
しかしながら、２つの組み付けられた基板から形成される構造体をボンディング界面でない界面に沿って分離することが望ましい用途が見出されてもよい。
そのような界面は、例えば、例えば堆積、エピタキシーなどによる第１の材料に対する第２の材料の付加によって互いに接合されてしまってもよい、第１の材料と第２の材料との間の界面であってもよい。
一変形として、そのような界面は、例えば、材料中に形成されて気泡、含有物などの存在によって特徴付けられる脆弱域であってもよい。
ボンディング界面でない界面に沿う分離は、特に、第１の基板から第２の基板への層の転写において用途を見出してもよい。
したがって、転写されるべき前記層は、第１の基板にボンディングすることによって形成されてしまっておらず、例えば、前記基板上でのエピタキシーまたは堆積によって形成されてしまっていてもよく、あるいは、もう一つの方法として、より厚い層の一部であってもよく、この厚い層内で、転写されるべき前記層は、厚い層を脆弱化させる気泡の層によって画定されてしまっている。
想定される用途にかかわりなく、分離界面の両側に配置される２つの基板の表面を損傷させず、引っ掻かず、または、汚染させずに、また、これらの２つの基板を破壊せずに、分離を行なうことが必要である。
様々な用途に応じて、これらの２つの「分離されるべき基板」は、１つの同じ基板の２つの層であってもよく、あるいは、２つの異なる基板であってもよい。
また、分離されるべき構造体の２つの基板の寸法が大きければ大きいほど、あるいは、それらの基板の結合エネルギーが高ければ高いほど、特に損傷を伴わずに分離を行なうことが難しくなる。
更に、２つの基板間にそれらのボンディング界面で薄いブレードを導入することによって２つの基板間の結合エネルギーを測定できることが、２つの基板間の結合エネルギーの測定に関するＭａｓｚａｒａによる調査研究（Ｗ．Ｐ Ｍａｓｚａｒａ，Ｇ．Ｇｏｅｔｚ，Ａ．Ｃａｖｉｇｌｉａ および Ｊ．Ｂ．ＭｃＫｉｔｔｅｒｉｃｋによる論文：Ｊ．Ａｐｐｌ Ｐｈｙｓ．６４，（１９８８），４９４３参照）から知られている。
Ｍａｓｚａｒａは、以下の関係を立証した。
Figure 2015531540
ここで、ｄは、２つのボンディングされた基板間に挿入されるブレードの厚さを表し、ｔは、２つのボンディングされた基板のそれぞれの厚さを表し、Ｅは、デボンディング軸線に沿うヤング率を表し、γは結合エネルギーを表し、および、Ｌは、平衡状態での２つの基板間の割れの長さを表わす。
上記式は、２つの基板が同一の寸法を有するという仮定から始まる。
前述した関係により、Ｌを測定することによって、結合エネルギーγを決定することができる。
「結合」エネルギーのこの定義は、２つの基板を分離するために必要とされるエネルギー、すなわち、界面の破断エネルギー（実際には、ブレードを使用する方法によって測定されるエネルギーである）が、前記基板の結合エネルギーに等しいという仮定に基づく。
実際には、基板の分離中、エネルギーの一部は、界面自体の破断にではなく、界面に存在する材料の変形などの他の現象に費やされる。
したがって、本文の残りの部分において、界面の破断エネルギーとは、前記界面に沿って２つの基板または層を分離するために与えられるべきエネルギーを意味する。
分離されるべきこれらの基板または層がブレードを用いて分離されるように十分に剛性が高い限りにおいては、これらの基板または層を、分離波を形成する効果を有するそれらの傾斜縁部で、互いから十分に引き離すことによって、これらの基板または層を分離することができる。この波は、それが開始される基板の縁部のポイントから、これらの基板の表面全体にわたって伝搬する。
また、分離は、応力腐食と称される現象によって補助されることが知られている。
応力腐食は、分離界面への流体の付与をブレードの分離力と組み合わせて成る。
応力腐食は、例えばボンディング層または絶縁層を形成するために、基板の少なくとも一方がシリコンから形成される場合、および、界面がシリコン酸化物を備える場合に、それが自然酸化物であろうが意図的に形成された酸化物であろうが、特に恩恵を受ける。
これは、そのような界面が流体により与えられる水分子によって破壊されるシロキサン（Ｓｉ−Ｏ−Ｓｉ）結合を含むからである。
したがって、界面の破断エネルギーがかなり減少される。
応力腐食プロセスの説明に関しては、２００４年にＭ．Ａｌｅｘｅ ａｎｄ Ｕ．Ｇｏｓｅｌｅ，Ｓｐｒｉｎｇｅｒによって編集された“Ｗａｆｅｒ Ｂｏｎｄｉｎｇ：Ａｐｐｌｉｃａｔｉｏｎｓ ａｎｄ Ｔｅｃｈｎｏｌｏｇｙ”という本の中のＪ．ＢａｇｄａｈｎおよびＭ．Ｐｅｔｚｏｌｄによる“Ｄｅｂｏｎｄｉｎｇ ｏｆ Ｗａｆｅｒ−Ｂｏｎｄｅｄ Ｉｎｔｅｒｆａｃｅｓ ｆｏｒ Ｈａｎｄｌｉｎｇ ａｎｄ Ｔｒａｎｓｆｅｒ Ａｐｐｌｉｃａｔｉｏｎｓ”と題される第１４章を参照されたい。
特に、Ｃｈａ等は、“Ｗｈｙ ｄｅｂｏｎｄｉｎｇ ｉｓ ｕｓｅｆｕｌ ｉｎ ＳＯＩ？”，Ｅｌｅｃｔｒｏｃｈｅｍｉｃａｌ Ｓｏｃｉｅｔｙ Ｐｒｏｃｅｅｄｉｎｇｓ，Ｖｏｌ．９９−３５，ｐｐ．１１９−１２８の中で、ブレードを用いて基板を部分的に引き離し、その後、基板の完全な分離が達成されるまで、そのようにして形成された空間内へ脱イオン水を導入することにある、二段階分離を提案する。
しかしながら、特定の用途では、界面に沿って分離を行うことが望ましい該界面が、非常に高い破断エネルギー、例えば１Ｊ／ｍ２よりも大きい、あるいは更には、１．５Ｊ／ｍ２よりも大きい破断エネルギーを有する。
そのようなことは、例えば、シリコンオンインシュレータ（ＳＯＩ）タイプの構造体に関して、より広義には、半導体オンインシュレータ（ＳｅＯＩ）タイプの構造体に関して当てはまり、該構造体は、支持基板と、埋め込み誘電体層（例えば、酸化物層）と、半導体層（ＳＯＩの場合にはシリコンから成る）とを備える。
この構造体が層転写によって形成される場合、すなわち、半導体層と支持基板とを備えるとともに誘電体層が界面にあるドナー基板を組み付けることによって形成される場合には、界面で破断エネルギーを増大させることを目的とする熱処理が一般に行われる。
これは、半導体層の転写中またはその後のＳＯＩ処理ステップ中に構造体が分離するのを防止できるようにする。
したがって、一例として、界面で１．６Ｊ／ｍ２程度の破断エネルギーを達成できる。
しかしながら、この非常に高い破断エネルギーに起因して、半導体層を分離するためにブレードを挿入することが試みられる場合には、界面に沿って前記層を分離せずに破壊する高いリスクが存在する。
米国特許第７，７１３，３６９号明細書は、２つの基板の組み付けから成る引き離し可能な構造体の製造のためのプロセスを提案し、このプロセスでは、高い破断エネルギーを有する外周域と、低い破断エネルギーを有する中心域とが、ここではボンディング界面である界面に形成される。
したがって、２つの基板を分離するために、外周域は、（例えば、加圧水または空気ジェットを使用して、引っ張ることにより、あるいは、ブレードの挿入により）機械的な分離を行うことができる中心域に達するまで、化学エッチングによって、あるいはレーザを用いて除去される。
しかしながら、異なる破断エネルギーのこれらの２つの領域を１つの同じ界面上に形成することは、実施が限られる。
また、特定の構造体が幾つかの界面を備える場合があり、その場合、基板の分離は、必然的に、最も低い破断エネルギーを有する界面で行われる。その技術的な特徴により予め規定されるこの界面は、所望の位置で基板の分離を行うためにユーザが選択した界面でない場合がある。
したがって、本発明の１つの目的は、前記基板を破壊する、あるいは損傷させる危険性を伴うことなく、特に、同一である、あるいは異なる非常に高い結合エネルギーを有する複数の界面から選択される１つの界面に沿って２つの組み付けられた構造体を分離できるようにする分離プロセスを提案することである。
本発明によれば、少なくとも２つの分離界面を備える構造体（Ｓ）に含まれる少なくとも２つの基板を前記構造体の主面と平行に延びる前記界面から選択される１つの界面に沿って分離するためのプロセスであって、これらの２つの基板のうちの少なくとも一方が電子機器、光学素子、光電子機器、および／または、光電池で使用されるようになっており、前記基板間にブレードを挿入するとともに、２つの基板を引き離すための分離力を前記ブレードを介して加えることによって前記分離が行なわれるプロセスにおいて、
− 応力腐食に対して感受性がある界面、すなわち、前記分離力と前記界面に存在するシロキサン（Ｓｉ−Ｏ−Ｓｉ）結合を破壊できる流体との複合作用に対して感受性がある界面が分離のために選択され、
− 前記ブレードを挿入する前に、ブレードの挿入領域を備える選択された界面の外周領域の少なくとも一部は、前記外周領域における破断エネルギーがブレードの挿入領域における他の界面の破断エネルギーよりも低くなるように損傷され、それにより、損傷された領域で、選択された界面に沿って基板の分離を開始できるようにし、その後、
− 選択された界面の破断エネルギーを応力腐食によって減少させるために、前記ブレードが挿入されたままの状態で、前記分離された基板間の空間内に流体が加えられる、
ことを特徴とするプロセスが提案される。
本文において、用語「基板」は、単層基板または多層基板を網羅し、その外周が２つのボンディングされた基板を引き離すためにブレードが当接してもよいベベルを有する。また、基板は、それ自体、１つ以上の界面を含んでもよい。
分離界面は、本文では、２つの層間の物理的な境界として規定され、この界面に沿って分離波が伝搬されてもよい。
対象の２つの層が２つの異なる材料から形成されてもよく、一方の材料の他方の材料上への任意のタイプの導入（例えば、エピタキシー、堆積、ボンディング、酸化、特に熱酸化）によって前記材料を接合することができ、あるいは、対象の２つの層が脆弱域（特に、気泡、含有物などを含む）によって画定される更に厚い層の２つの部分を形成してもよいことが理解される。
１つの実施形態によれば、選択された界面の前記外周領域がリングの形態を成す。
本発明の１つの実施形態によれば、低い破断エネルギーを有する外周領域は、２つの基板の組み付け前に形成される。
あるいは、低い破断エネルギーを有する外周領域は、２つの基板の組み付け後に形成される。
１つの実施形態によれば、外周領域は、選択された界面のレーザ照射によって形成される。
１つの実施形態によれば、外周領域は、選択された界面の化学エッチングによって形成される。
例えば、前記化学エッチングは、フッ化水素酸を加えることによって行われる。
本発明の１つの好適な適用によれば、構造体は、支持基板と、埋め込みシリコン酸化物層と、シリコン層とを備える半導体オンインシュレータタイプの構造を備え、分離界面は、酸化物層とシリコン層との間の界面から成る。
分離界面のそれぞれの破断エネルギーは、１Ｊ／ｍ２よりも大きく、好ましくは１．５Ｊ／ｍ２よりも大きくてもよい。
好ましくは、選択された分離界面の前記外周領域における破断エネルギーが１Ｊ／ｍ２以下である。
他方、前記分離界面の残りの部分における破断エネルギーは、１Ｊ／ｍ２以上、好ましくは１．５Ｊ／ｍ２以上であってもよい。
１つの特定の実施形態によれば、前記選択された界面がシリコン／シリコン酸化物界面である。
基板間に加えられる流体は、好適には、脱イオン水、エタノール、水蒸気、アンモニア水、および、ヒドラジンから選択される。
本発明の他の特徴および利点は、添付図面に関連する以下の詳細な説明から明らかになるであろう。
分離されるべき構造体の断面図である。 界面Ｉ１を損傷させる２つの方法を平面図として示す。 界面Ｉ１を損傷させる２つの方法を平面図として示す。 構造体を分離する連続するステップを示す。 構造体を分離する連続するステップを示す。 本発明の１つの例示的な実施形態にしたがって分離されてもよいシリコンオンインシュレータの構造体である。 図４の構造体を分離する目的でのブレードの挿入を示す。
図１を参照すると、分離されるべき構造体Ｓは２つの基板Ｓ１，Ｓ２を備える。
これらの基板の少なくとも一方は、電子機器、光学素子、光電子機器、および／または、光電池で使用されるようになっている。
構造体Ｓは、破断エネルギーγ１，γ２（Ｊ／ｍ２の単位で表わされる）をそれぞれ有する２つの分離界面Ｉ１，Ｉ２を更に備える。
前述したように、界面Ｉ１，Ｉ２の少なくとも一方がボンディング界面であってもよく、一方、他方の界面は他のタイプの（例えば、エピタキシー、堆積などによってもたらされる）界面である。
あるいは、界面Ｉ１，Ｉ２がいずれもボンディング界面であってもよい。
例えば、基板Ｓ１，Ｓ２が界面Ｉ２に沿ってボンディングされてしまってもよく、一方、界面Ｉ１は、支持体上の材料のエピタキシー中に形成される界面であり、前記材料および支持体が共に基板Ｓ１を形成する。
分離が界面Ｉ１に沿って行われなければならないと考えられる。
当然ながら、構造体が更に多くの界面を備えることができるが、それは本発明の範囲から逸脱しない場合に限る。この場合、界面Ｉ２に関連する教示が前記他の界面のそれぞれに適用される。
界面Ｉ１は、好適には、応力腐食を受け易い界面である。
より具体的には、界面Ｉ１の両側で選択される材料は、基板Ｓ１，Ｓ２を引き離すための分離力の作用下で流体により破壊され得るシロキサン結合を生み出す。
界面Ｉ１の両側の材料は、前記材料間にシロキサン結合が存在する限りは、同一であってもよく、あるいは異なってもよい。
そのようなシロキサン結合を含む界面は、特に、シリコン酸化物（ＳｉＯ２）をそれが自然のものであろうが支持体上に意図的に（堆積、酸化などによって）形成されようが含むとともに、シリコンをそれが親水性ボンディングにより組み付けられるときに含み、および／または、シリコンオキシ窒化物を含む、界面である。
シロキサン結合を備える界面を生成するための手段は、特に、ボンディング、酸化物層の堆積、シリコンの酸化、酸素プラズマを用いたシリコンの処理、あるいは、酸素の注入のプロセスを含めて、非常に多く存在する。
したがって、界面Ｉ１は、ボンディング界面、すなわち、基板のうちの一方または構造体の製造中に、界面に沿って２つの材料が分子付着によりボンディングされてしまっている該界面であってもよい。
例えば、界面Ｉ１は、シリコンの２つの層をボンディングすることによって形成されてもよく、２つの層はそれぞれ自然酸化膜で覆われ、該自然酸化膜を介して２つの層が接触する。
一変形として、界面Ｉ１は、随意的に自然酸化膜で覆われるシリコンの１つの層とシリコン酸化物の１つの層とをボンディングすることによって形成されてもよい。
あるいは、界面Ｉ１は、ボンディング以外の技術によって形成されてもよい。
例えば、界面Ｉ１は、シロキサン結合を含む材料の層を脆弱化させることによって、例えばイオン注入またはレーザ照射によって形成されてもよい。
更に、本発明の１つの好適な実施形態によれば、界面Ｉ１は、高い破断エネルギー、すなわち、１Ｊ／ｍ２以上、好ましくは１．５Ｊ／ｍ２以上の破断エネルギーを有する。
結合エネルギーを測定するための前述したＭａｓｚａｒａ方法は、より一般的には、界面の破断エネルギーの測定に適用されてもよい。
分離が界面に沿って行われないことが望ましい該他方の界面Ｉ２に関して、該界面は、応力腐食に対して感受性があってもよく、あるいはなくてもよい。
この他方の界面Ｉ２は、好適には、分離を行うために選択される界面Ｉ１の破断エネルギーよりもそれが高い、あるいは低いかどうかにかかわらず、高い破断エネルギーを更に有する。
構造体Ｓの分離を行う前に、ブレード挿入領域を備える外周領域で界面Ｉ１が脆弱化されることが確保される。
この脆弱化（破断エネルギーの局所的な減少をもたらし、それにより、例えば１Ｊ／ｍ２以下の破断エネルギーを達成できる）は、界面Ｉ１の外周で局所的な損傷を与えることによって得られる。
図２Ａに示される１つの実施形態によれば、界面Ｉ１の損傷領域Ｒ１は、界面Ｉ１の外周リングの扇形内である。
好ましくは、この扇形の角度の大きさは２°〜３０°である。
別の実施形態によれば、その径方向の幅が好ましくは０．３ｍｍ〜１０ｍｍである界面Ｉ１の損傷領域Ｒ１は、外周リングの形態を成す。
様々な処理が、選択された界面Ｉ１の領域Ｒ１を損傷させることができるようにする。
当業者は、特に、構造体の製造のためのプロセスを実行するための実施上の条件を考慮に入れることにより、構造体Ｓを形成する基板の組み付け前または後に選択された処理を行うことを選択することができるであろう。
好適には、処理は、構造体の形成前に行われる。したがって、本発明は、構造体の製造プロセスが界面Ｉ１の局所的な損傷付与に特化したステップを何ら含まない場合であっても、構造体を分離できるようにする。
１つの実施形態によれば、領域Ｒ１の損傷付与は、選択された界面Ｉ１のレーザ照射によって得られる。
レーザビームは、脆弱化されるべき界面Ｉ１を選択的に加熱するように選択され、それにより、前記界面の損傷を引き起こし、その結果、界面の破断エネルギーの減少をもたらす。
前記損傷付与は、例えば、気相を与えるために界面に存在する材料の熱分解であってもよい。
そのようなケースは、特に、界面に存在する材料のうちの１つが高分子またはセラミックである場合である。
あるいは、領域Ｒ１の損傷付与は、選択された界面Ｉ１の化学エッチングによって得られる。
前記化学エッチングは、界面Ｉ２に存在する材料をエッチングすることなく界面Ｉ１に存在する材料のうちの１つを選択的にエッチングできるようにするエッチング液によって行われる。
当業者は、界面Ｉ１の材料の性質に応じて適切なエッチング液を選択できる。
界面Ｉ１の破断エネルギーを局所的に減少させるために超音波の適用が想起されてもよい。
選択される損傷付与処理にかかわりなく、この処理の終わりにおいて、界面Ｉ１の領域Ｒ１における破断エネルギーは、界面の残りの部分における破断エネルギーよりも低く、ブレードの挿入および分離の開始の最中に基板の破壊を引き起こす危険性がない十分低い破断エネルギーであると考えられ得る。
また、領域Ｒ１における界面Ｉ１の破断エネルギーは、少なくともブレードの挿入のために設けられる領域で、界面Ｉ２の破断エネルギーよりも低い。
これにより、ブレードの挿入中、分離の開始が界面Ｉ２に沿ってではなく界面Ｉ１（局所的に最も低い破断エネルギーを有する）に沿って確かに行われるようにすることができる。
図３Ａを参照すると、分離は、構造体Ｓの２つの基板Ｓ１，Ｓ２間に、構造体の外周から、好ましくは分厚いブレードＢを挿入すること、および、前記基板のベベルに分離力を加えることにある。
分厚いという用語は、表面（すなわち、界面に配置される前記基板の面）の損傷を避けるべくこれらの表面と接触せずに基板の物理的分離を可能にするようにブレードが基板のかなり大きな分離を可能にすることを意味するように理解される。
また、ブレードは、分離界面の平面と平行な平面に沿って基板間に挿入されなければならない。
分離中、基板は、基板のいかなる破断をも避けるべく、基板の少なくとも一方を変形させることができるように配置される支持体によって保持される。
したがって、１つの好ましい実施形態によれば、構造体が分離装置内で垂直に配置され、この分離装置は、その下部に構造体保持部材を備えるとともに、その上部には、ブレードを備えて保持部材の軸線に沿って垂直に並進移動できる分離部材を備える。
保持部材は溝を備え、該溝は、底面と、前記底面の両側にある傾斜縁部とを有する。溝の底面は、組み付けられた構造体をこれに応力を及ぼすことなく受けることができるように十分に幅広く、一方、縁部は、基板の分離後に基板が脱落するのを防止できるように十分に高い。
構造体の内側の方向のブレードの移動は、くさび効果をもたらして、界面Ｉ１に沿う構造体の２つの部分の分離を引き起こす（界面Ｉ２が表わされていない図３Ｂ参照）。
長さＬにわたる２つの部分のこの分離は、分離波の形成を開始するという効果を有する。
基板の分離が開始された後、応力腐食を促進させる流体Ｆが基板間の空間内に加えられる。
この流体ＦとブレードＢにより及ぼされる分離力との複合効果により、界面Ｉ１のシロキサン結合が壊れ、それにより、前記界面の破断エネルギーのかなりの減少がもたらされる。
特に、破断エネルギーは、分離力の印加中に基板が壊れるいかなる危険性をも防止できるように十分低くなる。
好適には、構造体Ｓは、分離中に垂直位置に保持される。
これは、この位置が、応力腐食のために使用される、流体の界面Ｉ１に沿う流れに有利に作用するからである。
この場合、ブレードＢは、好ましくは、垂直に方向付けられて前記構造体の上端に導入され、それにより、分離波は、下方に移動して、それがブレードの挿入点から離れるように移動するにつれて水平になる。
応力腐食を促進させる流体としては、脱イオン水、エタノール、水蒸気、アンモニア水、および、ヒドラジンを挙げることができるが、これらに限定されない。
流体は、様々な方法で基板間に導入されてもよい。
したがって、１つの実施形態によれば、構造体Ｓは、応力腐食を促進させる流体の槽中に部分的に浸漬されてもよい。
あるいは、流体は、ブレードが基板間に導入された時点で、特にブレード挿入領域で好ましくは連続的に構造体上へ噴射されてもよい。
界面Ｉ２も応力腐食に対して感受性がある場合には、正反対の「乾式」分離、すなわち、応力腐食を促進させる任意の流体を欠く分離をブレード挿入領域で開始するとともに、分離が開始されるのを待って、選択された界面を、応力腐食を促進させる流体と接触させることが重要である。
これは、ブレードが挿入されると直ぐに、ブレード挿入領域で、応力腐食に対して感受性がある様々な界面が流体に接触させられた場合に、前記流体がこれらの界面のそれぞれの破断エネルギーを減少させるという効果を有するであろうが、それにより、前記界面の破断エネルギーの均一化がもたらされるからである。
一方、乾式開始は、そのような均一化を妨げて、少なくとも局所的に最低の破断エネルギーを有する選択された界面に沿う分離を開始できるようにする。
分離が開始された時点で、選択された界面Ｉ１を、応力腐食を促進させる流体に接触させると、前記界面の破断エネルギーを減少させることにより分離を容易にして加速させることができる。
流体の存在下でのブレードの挿入は、基板が完全に分離されるまで続けられる。
本発明は、シリコン／シリコン酸化物タイプの界面に沿う分離、および、応力腐食に対して感受性があって高い破断エネルギーを有する任意の他の界面に特に適している。
前述した分離は、全て寸法の構造体で得られてもよい。
特に、構造体は、例えば３００ｍｍの直径を有する大径の基板から成ってもよい。
本発明の例示的な実施形態
図４は、分離されるべき基板Ｓ１を示し、前記基板はシリコンオンインシュレータ（ＳＯＩ）タイプの構造である。
基板Ｓ１は、支持基板１と、時として用語「ＢＯＸ」（「埋め込み酸化物（Ｂｕｒｉｅｄ ＯＸｉｄｅ）」を意味する頭字語）により表される埋め込みシリコン酸化物層２と、一般に電子機器、光学素子、光電子機器、および／または、光電池のための構成要素を受けるようになっている活性層と称される薄膜シリコン層３とを連続的に備える。
そのような基板の製造を可能にするプロセスは当業者に良く知られている。
特に層転写プロセス、とりわけスマートカット（商標）プロセスが挙げられる。
１つの例示的な実施形態によれば、スマートカット（商標）プロセスは、一般に、
− 支持基板へ転写されるべきシリコン層を備えるドナー基板を用意すること、
− ドナー基板の表面に酸化物層を（例えば、熱酸化によって）形成すること、
− 支持基板へ転写されるべきシリコン層を画定する脆弱化領域を形成するために、ドナー基板中へ原子種（例えば、注入によって）を導入すること、
− 酸化物層を支持基板に対して分子付着によってボンディングすること、
− 脆弱化領域に沿ってドナー基板を破壊し、それにより、支持基板へのシリコン層の転写をもたらすこと、
− 転写されたシリコン層を仕上げるための随意的なステップと、
を備える。
したがって、基板Ｓ１は、２つの界面、すなわち、シリコン層３と酸化物層２との間の界面Ｉ１（シリコンの酸化によってもたらされる界面である）と、酸化物層２と支持基板１との間の界面Ｉ２（ボンディング界面である）とを備える。
シリコン／酸化物界面Ｉ１は、１．６Ｊ／ｍ２程度の高い破断エネルギーを有する。
この界面のエネルギーは、分離の開始領域Ｒ１における界面Ｉ２の破断エネルギーよりも低くなるように局所的に減少されてもよい。
例えば、レーザ照射によって、あるいは超音波処理によって界面Ｉ１を局所的に脆弱化させることができる。
図５に示されるように、基板Ｓ１が薄層３により第２の基板Ｓ２にボンディングされ、それにより、分離のために使用されるブレードのための第２の支持ベベルが与えられる。したがって、第３の界面Ｉ３が、薄層３と基板Ｓ２との間に形成される。
前記界面Ｉ３の破断エネルギーは、ブレードの挿入中に界面Ｉ３に沿って分離が行われることを防止するために、領域Ｒ１における界面Ｉ１の破断エネルギーよりも大きくなるように選択される。
界面Ｉ１の損傷領域Ｒ１における基板Ｓ１，Ｓ２間のブレードＢの挿入は、前記界面Ｉ１に沿う分離を開始できるようにし、その後、２つの基板が完全に引き離されるまで、脱イオン水が基板間の空間内に、例えば噴射によって加えられる。
したがって、この方法は、ＳＯＩの活性層の製造中に活性層を切り離すことができるようにするためのステップが行われなかったときであっても、活性層を切り離すことができるようにする。

Claims (13)

  1. 少なくとも２つの分離界面（Ｉ１，Ｉ２）を備える構造体（Ｓ）の一部を形成する少なくとも２つの基板（Ｓ１，Ｓ２）を前記構造体の主面と平行に延びる前記界面から選択される１つの界面（Ｉ１）に沿って分離するためのプロセスであって、これらの２つの基板のうちの少なくとも一方が電子機器、光学素子、光電子機器、および／または、光電池で使用されるようになっており、前記基板（Ｓ１，Ｓ２）間にブレード（Ｂ）を挿入するとともに、前記２つの基板を引き離すための分離力を前記ブレードを介して加えることによって前記分離が行なわれるプロセスにおいて、
    応力腐食に対して感受性がある界面（Ｉ１）、すなわち、前記分離力と、前記界面（Ｉ１）に存在するシロキサン（Ｓｉ−Ｏ−Ｓｉ）結合を破壊できる流体との複合作用に対して感受性がある前記界面（Ｉ１）が分離のために選択され、
    前記ブレードを挿入する前に、前記ブレード（Ｂ）の挿入領域を備える前記選択された界面（Ｉ１）の外周領域（Ｒ１）の少なくとも一部は、前記外周領域（Ｒ１）における破断エネルギーが、前記ブレードの前記挿入領域における他の界面の破断エネルギーよりも低くなるように損傷され、それにより、前記損傷された領域（Ｒ１）で、前記選択された界面（Ｉ１）に沿って前記基板（Ｓ１，Ｓ２）の分離を開始できるようにし、その後、
    前記選択された界面（Ｉ１）の破断エネルギーを応力腐食によって減少させるために、前記ブレードが挿入されたままの状態で、前記分離された基板（Ｓ１，Ｓ２）間の空間内に流体が加えられる、
    ことを特徴とするプロセス。
  2. 前記選択された界面（Ｉ１）の前記外周領域（Ｒ１）がリングの形態を成すことを特徴とする請求項１に記載のプロセス。
  3. 低い破断エネルギーを有する前記外周領域（Ｒ１）が、前記２つの基板の組み付け前に形成されることを特徴とする請求項１または２に記載のプロセス。
  4. 低い破断エネルギーを有する前記外周領域（Ｒ１）が、前記２つの基板の組み付け後に形成されることを特徴とする請求項１〜３のいずれか一項に記載のプロセス。
  5. 前記外周領域（Ｒ１）が、前記選択された界面（Ｉ１）のレーザ照射によって形成されることを特徴とする請求項１〜４のいずれか一項に記載のプロセス。
  6. 前記外周領域（Ｒ１）が、前記選択された界面（Ｉ１）の化学エッチングによって形成されることを特徴とする請求項１〜５のいずれか一項に記載のプロセス。
  7. 前記化学エッチングが、フッ化水素酸を加えることによって行われることを特徴とする請求項６に記載のプロセス。
  8. 前記構造体（Ｓ）が、支持基板（１）と、埋め込みシリコン酸化物層（２）と、シリコン層（３）とを備える半導体オンインシュレータタイプの構造を備え、前記分離界面（Ｉ１）は、前記酸化物層（２）と前記シリコン層（３）との間の界面から成ることを特徴とする請求項１〜７のいずれか一項に記載のプロセス。
  9. 前記分離界面のそれぞれの前記破断エネルギーが、１Ｊ／ｍ２よりも大きく、好ましくは１．５Ｊ／ｍ２よりも大きいことを特徴とする請求項１〜８のいずれか一項に記載のプロセス。
  10. 前記選択された分離界面（Ｉ１）の前記外周領域（Ｒ１）における前記破断エネルギーが１Ｊ／ｍ２以下であることを特徴とする請求項１〜９のいずれか一項に記載のプロセス。
  11. 前記分離界面（Ｉ１）の残りの部分における前記破断エネルギーが、１Ｊ／ｍ２以上、好ましくは１．５Ｊ／ｍ２以上であることを特徴とする請求項１〜１０のいずれか一項に記載のプロセス。
  12. 前記選択された界面（Ｉ１）がシリコン／シリコン酸化物界面であることを特徴とする請求項１〜１１のいずれか一項に記載のプロセス。
  13. 前記基板間に加えられる前記流体が、脱イオン水、エタノール、水蒸気、アンモニア水、および、ヒドラジンから選択されることを特徴とする請求項１〜１２のいずれか一項に記載のプロセス。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015230898A (ja) * 2014-06-03 2015-12-21 旭硝子株式会社 積層体の剥離装置及び剥離方法並びに電子デバイスの製造方法
KR20210105993A (ko) * 2018-12-29 2021-08-27 크리,인코포레이티드 캐리어를 이용하여 레이저 손상 영역을 따라 결정질 물질을 분할하는 방법

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2995445B1 (fr) * 2012-09-07 2016-01-08 Soitec Silicon On Insulator Procede de fabrication d'une structure en vue d'une separation ulterieure
WO2015152158A1 (ja) * 2014-03-31 2015-10-08 株式会社Ｊｏｌｅｄ 積層体および積層体の剥離方法ならびに可撓性デバイスの製造方法
CN104979262B (zh) * 2015-05-14 2020-09-22 浙江中纳晶微电子科技有限公司 一种晶圆分离的方法
DE102015210384A1 (de) * 2015-06-05 2016-12-08 Soitec Verfahren zur mechanischen Trennung für eine Doppelschichtübertragung
FR3053046B1 (fr) * 2016-06-24 2018-08-10 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de collage reversible entre deux elements
US10562130B1 (en) 2018-12-29 2020-02-18 Cree, Inc. Laser-assisted method for parting crystalline material
US10576585B1 (en) 2018-12-29 2020-03-03 Cree, Inc. Laser-assisted method for parting crystalline material
FR3103313B1 (fr) * 2019-11-14 2021-11-12 Commissariat Energie Atomique Procédé de démontage d’un empilement d’au moins trois substrats

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001525991A (ja) * 1997-05-12 2001-12-11 シリコン・ジェネシス・コーポレーション 制御された劈開プロセス
JP2004526323A (ja) * 2001-04-03 2004-08-26 コミツサリア タ レネルジー アトミーク 少なくとも一つの要素を初期支持体から最終支持体まで選択的に移送する方法
JP2006319310A (ja) * 2005-03-21 2006-11-24 Soi Tec Silicon On Insulator Technologies Sa 積層層構造およびその形成方法
JP2008532317A (ja) * 2005-02-28 2008-08-14 シリコン・ジェネシス・コーポレーション レイヤ転送プロセス用の基板強化方法および結果のデバイス
JP2012521079A (ja) * 2009-03-18 2012-09-10 エーファウ・グループ・ゲーエムベーハー キャリアからウエハを取り去るためのデバイスおよび方法

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6291313B1 (en) * 1997-05-12 2001-09-18 Silicon Genesis Corporation Method and device for controlled cleaving process
FR2823596B1 (fr) 2001-04-13 2004-08-20 Commissariat Energie Atomique Substrat ou structure demontable et procede de realisation
US7075104B2 (en) * 2001-09-12 2006-07-11 Reveo, Inc. Microchannel plates and biochip arrays, and methods of making same
FR2857983B1 (fr) * 2003-07-24 2005-09-02 Soitec Silicon On Insulator Procede de fabrication d'une couche epitaxiee
US20050150597A1 (en) * 2004-01-09 2005-07-14 Silicon Genesis Corporation Apparatus and method for controlled cleaving
CN1648632A (zh) * 2005-01-31 2005-08-03 哈尔滨工业大学 硅片键合强度的测量方法
WO2006091817A2 (en) * 2005-02-22 2006-08-31 2082710 Ontario Limited Method and device for determining a set of operating parameters for a fluidized bed mineral separator
EP1763069B1 (en) 2005-09-07 2016-04-13 Soitec Method for forming a semiconductor heterostructure
EP1933384B1 (en) 2006-12-15 2013-02-13 Soitec Semiconductor heterostructure
FR2923079B1 (fr) 2007-10-26 2017-10-27 S O I Tec Silicon On Insulator Tech Substrats soi avec couche fine isolante enterree
ATE555505T1 (de) 2008-02-26 2012-05-15 Soitec Silicon On Insulator Verfahren zur herstellung eines halbleitersubstrats
FR2933534B1 (fr) 2008-07-03 2011-04-01 Soitec Silicon On Insulator Procede de fabrication d'une structure comprenant une couche de germanium sur un substrat
FR2934925B1 (fr) 2008-08-06 2011-02-25 Soitec Silicon On Insulator Procede de fabrication d'une structure comprernant une etape d'implantations d'ions pour stabiliser l'interface de collage.
FR2938118B1 (fr) 2008-10-30 2011-04-22 Soitec Silicon On Insulator Procede de fabrication d'un empilement de couches minces semi-conductrices
FR2938119B1 (fr) 2008-10-30 2011-04-22 Soitec Silicon On Insulator Procede de detachement de couches semi-conductrices a basse temperature
EP2202795A1 (en) 2008-12-24 2010-06-30 S.O.I. TEC Silicon Method for fabricating a semiconductor substrate and semiconductor substrate
FR2942568B1 (fr) 2009-02-24 2011-08-05 Soitec Silicon On Insulator Procede de fabrication de composants.
US8501537B2 (en) 2011-03-31 2013-08-06 Soitec Methods for bonding semiconductor structures involving annealing processes, and bonded semiconductor structures formed using such methods
FR2977073B1 (fr) 2011-06-23 2014-02-07 Soitec Silicon On Insulator Procede de transfert d'une couche de semi-conducteur, et substrat comprenant une structure de confinement
FR2977069B1 (fr) 2011-06-23 2014-02-07 Soitec Silicon On Insulator Procede de fabrication d'une structure semi-conductrice mettant en oeuvre un collage temporaire
FR2980280B1 (fr) 2011-09-20 2013-10-11 Soitec Silicon On Insulator Procede de separation d'une couche dans une structure composite
FR2980279B1 (fr) 2011-09-20 2013-10-11 Soitec Silicon On Insulator Procede de fabrication d'une structure composite a separer par exfoliation
TWI444295B (zh) * 2011-11-18 2014-07-11 Au Optronics Corp 脫黏器及自基板分離薄膜的方法
FR2984007B1 (fr) 2011-12-13 2015-05-08 Soitec Silicon On Insulator Procede de stabilisation d'une interface de collage situee au sein d'une structure comprenant une couche d'oxyde enterree et structure obtenue

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001525991A (ja) * 1997-05-12 2001-12-11 シリコン・ジェネシス・コーポレーション 制御された劈開プロセス
JP2004526323A (ja) * 2001-04-03 2004-08-26 コミツサリア タ レネルジー アトミーク 少なくとも一つの要素を初期支持体から最終支持体まで選択的に移送する方法
JP2008532317A (ja) * 2005-02-28 2008-08-14 シリコン・ジェネシス・コーポレーション レイヤ転送プロセス用の基板強化方法および結果のデバイス
JP2006319310A (ja) * 2005-03-21 2006-11-24 Soi Tec Silicon On Insulator Technologies Sa 積層層構造およびその形成方法
JP2012521079A (ja) * 2009-03-18 2012-09-10 エーファウ・グループ・ゲーエムベーハー キャリアからウエハを取り去るためのデバイスおよび方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015230898A (ja) * 2014-06-03 2015-12-21 旭硝子株式会社 積層体の剥離装置及び剥離方法並びに電子デバイスの製造方法
KR20210105993A (ko) * 2018-12-29 2021-08-27 크리,인코포레이티드 캐리어를 이용하여 레이저 손상 영역을 따라 결정질 물질을 분할하는 방법
KR102611959B1 (ko) * 2018-12-29 2023-12-12 크리,인코포레이티드 캐리어를 이용하여 레이저 손상 영역을 따라 결정질 물질을 분할하는 방법

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