CN104620368A - 用于沿选择的界面分离至少两个衬底的方法 - Google Patents

用于沿选择的界面分离至少两个衬底的方法 Download PDF

Info

Publication number
CN104620368A
CN104620368A CN201380046291.1A CN201380046291A CN104620368A CN 104620368 A CN104620368 A CN 104620368A CN 201380046291 A CN201380046291 A CN 201380046291A CN 104620368 A CN104620368 A CN 104620368A
Authority
CN
China
Prior art keywords
interface
substrate
failure
energy
technique
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201380046291.1A
Other languages
English (en)
Other versions
CN104620368B (zh
Inventor
D·朗德吕
C·菲盖
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Soitec SA
Original Assignee
Soitec SA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Soitec SA filed Critical Soitec SA
Publication of CN104620368A publication Critical patent/CN104620368A/zh
Application granted granted Critical
Publication of CN104620368B publication Critical patent/CN104620368B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • BPERFORMING OPERATIONS; TRANSPORTING
    • B32LAYERED PRODUCTS
    • B32BLAYERED PRODUCTS, i.e. PRODUCTS BUILT-UP OF STRATA OF FLAT OR NON-FLAT, e.g. CELLULAR OR HONEYCOMB, FORM
    • B32B43/00Operations specially adapted for layered products and not otherwise provided for, e.g. repairing; Apparatus therefor
    • B32B43/006Delaminating
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H01L21/2003Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy characterised by the substrate
    • H01L21/2007Bonding of semiconductor wafers to insulating substrates or to semiconducting substrates using an intermediate insulating layer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005Apparatus not specifically provided for elsewhere
    • H01L21/67011Apparatus for manufacture or treatment
    • H01L21/67092Apparatus for mechanical treatment
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/6834Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to protect an active side of a device or wafer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68381Details of chemical or physical process used for separating the auxiliary support from a device or wafer

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Weting (AREA)
  • Recrystallisation Techniques (AREA)
  • Photovoltaic Devices (AREA)
  • Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)

Abstract

本发明涉及一种用于分离形成部分结构(S)的至少两个衬底(S1,S2)的工艺,所述结构(S)包含至少两个分离界面(I1,I2)与所述结构的主要的面平行延伸,所述分离沿着从所述界面中选择的一个界面(I1),所述两个衬底中至少一个意在用于电子、光学、光电、及/或光伏应用,通过在所述衬底(S1,S2)之间插入刃(B)并且通过所述刃施加用于分开两个衬底的分离力,所述分离实施。本方法的特征在于其包含以下步骤,包括:界面(I1)被选择用于分离,其对应力腐蚀敏感,也就是说对所述分离力和能够破坏存在于所述界面(I1)处的硅氧烷(Si-O-Si)键的液体的共同作用敏感;在插入所述刃之前,包含刃(B)的插入区域的选择的界面(I1)的至少一部分外围区域(R1)被损坏,使得在所述外围区域(R1)的断裂能比在所述刃的插入区域的其它界面的断裂能低,因此使得能够沿着选择的界面(I1)在损坏的区域(R1)开始所述衬底(S1,S2)的分开;以及液体施加在所述分开的衬底(S1,S2)之间的空间中,同时所述刃保持插入,从而通过应力腐蚀减小选择的界面(I1)的断裂能。

Description

用于沿选择的界面分离至少两个衬底的方法
技术领域
本发明涉及到一种用于分离包含两个组合衬底的结构的工艺,该两个衬底中至少一个衬底是意在用于电子、光学、光电及/或光伏应用,该分离沿着在该结构中存在的一个界面进行,该界面被称作分离界面。
背景技术
这种结构的一个特别的例子是可分离结构,其中分离界面是通过分子粘附力结合的实施所沿的界面。
表述“分子粘附力结合”意为,利用粘附力(主要是范德华力),并且不使用粘合层,通过两个衬底的表面的紧密接触而结合。
不希望受限于此,然而可以认为可分离结构主要可以使用在四种不同的用途:
a)机械加固物的结合:为了防止在某些制造步骤中损坏或破坏弱衬底或薄层,可能需要在弱衬底或薄层上结合机械加固物,然后当加固物的存在不再需要时,能够去除这种机械加固物。
b)矫正不良结合:为了提高制造工艺的盈利率并且防止例如不良结合衬底的报废,分离能够使开始时没有正确结合的两个衬底分离,然后在清洁后再次结合。
c)临时的保护:在某些存储或运输衬底的步骤中,特别是在塑料盒中,为了避免任何污染的风险,临时地保护衬底的表面是有益的,特别是那些准备随后用于电子部件的制造的衬底。一种简单地解决方案包括结合两个衬底使得其待保护表面分别地互相结合,然后在其最后使用时分离这两个衬底。
d)层的双重转移:这包括在作用层和第一支持衬底(可选地由贵重材料制备)之间制造可逆的结合界面,然后通过分离所述可逆的结合界面,将作用层转移至第二最终衬底。
然而,在需要沿着非结合界面的界面,分离由两个组合的衬底形成的结构的情况下也可以应用。
例如,这种界面可以是在第一材料和第二材料之间的界面,两种材料可以已经通过增加第二材料至第一材料而相互结合,例如通过沉积、外延等等。
一种变形是,这种界面可以是例如形成在材料内并且由气泡、夹杂物等等的存在标记的弱区域。
沿着非结合界面的界面的分离可以特别地应用于将层从第一衬底转移至第二衬底。
所述待转移的层可以因此不通过结合至第一衬底形成,而是,例如可以通过外延或沉积在所述衬底形成,或者,可选地,可以是较厚层的一部分,其中其通过一层弱化该较厚层的气泡划定。
无关设想中的应用,有必要没有损坏、划伤或污染两个衬底的分别位于分离界面两边的表面,并且不破坏这两个衬底地,实施这种分离。
根据各种应用,这两个“待分离衬底”可以是两层一个衬底和相同的衬底或两层两个不同的衬底。
而且,待分离的结构的两个衬底的尺寸越大,或者他们的结合能越高,分离的实施越困难,特别是要没有损坏地实施时。
此外,从Maszara关于两个衬底之间的结合能的测量的研究我们知道(参见W.P Maszara,G.Goetz,A.Caviglia和J.B.McKitterick的文章:J.Appl Phys.64,(1988),4943)通过在两个衬底之间,在其结合界面引入薄刃,能够测量两个衬底之间的结合能。
Maszara确定了下述关系:
L = 3 E t 3 d 2 32 γ 4
其中d代表在两个结合的衬底之间插入的刃的厚度,t代表两个结合的衬底的每个的厚度,E代表沿着分离轴的杨氏模量,γ代表结合能,以及L代表在平衡中两个衬底之间的裂缝的长度。
上述关系式源自两个衬底具有相同的尺寸的假设。
基于前述关系,能够通过测量L来确定结合能γ。
“结合”能的定义基于这样的假设,分离两个衬底所需要的能量,或界面的断裂能(其是通过使用刃的方法实际测量的能量)等价于所述衬底的结合能。
实际上,在衬底分离的过程中,一部分能量不是在界面自身的断裂中消耗,而是在例如在界面处发生的材料的变形的其它现象中消耗。
在本文的余下部分中,界面的断裂能将因此表示为了沿所述界面分离两个衬底或层而提供的能量。
在这些待分离的衬底或层具有足够的刚性而无法通过刃分离的情况下,能够通过在其斜面边缘充分地将他们相互分开以使它们分离,这具有造成分离波的效果。这个波从其启动所在的衬底边缘的地方,穿过这些衬底的整个表面传播。
此外,已知分离由称作应力腐蚀的现象协助。
应力腐蚀包括结合了刃的分离力的在分离界面液体的施加。
应力腐蚀部分地受益于当至少一个衬底由硅制备并且当界面包含氧化硅时,无论是自然氧化层或例如为了形成结合层或绝缘层而有意形成的氧化层。
这是因为这种界面包含硅氧烷(Si-O-Si)键,其会由通过液体提供的水分子破坏。
界面的断裂能因此显著降低。
对于应力腐蚀过程的描述,可以参考在由M.Alexe和U.编辑的书《Wafer Bonding:Applications and Technology》Springer,2004中的由J.Bagdahn和M.Petzold所著的名为“Debonding ofWafer-Bonded Interfaces for Handling and Transfer Applications”的第14章。
特别地,Cha等人,在“Why debonding is useful in SOI?”,Electrochemical Society Proceedings,Vol.99-35,pp.119-12中,提供了一种两步分离,包括通过刃的方法部分地分开衬底,然后在因而形成的空间中引入去离子水,直到衬底的完全分离的完成。
然而,在某些应用中,想要实施分离所沿的界面具有非常高的断裂能,例如高于1J/m2,或者甚至高于1.5J/m2
即这样的情况,例如,对于绝缘体上硅(SOI)类型的结构或者更宽泛的对于绝缘体上半导体(SeOI)类型的结构,其包含支持衬底、隐埋电介质层(例如氧化层)和半导体层(在SOI的情况下即硅层)。
当该结构通过层转移制造时,也就是说通过组合包含半导体层的施主衬底和支持衬底,其中电介质层在界面处,通常会进行目标为增加界面处的断裂能的热处理。
这使得在随后的SOI处理步骤中在半导体层的转移的过程中能够防止结构的分离。
举例来说,这因此能够在界面处获得具有1.6J/m2的量级的断裂能。
然而,由于这种非常高的断裂能,如果为了分离半导体层而尝试插入刃,就会有高的破坏所述层的风险,而不会沿着该界面分离所述层。
文献US 7713369提供一种用于制造一种由两个衬底的组合构成的可拆分衬底,其中在界面(这里即结合面)处形成具有高断裂能的外围区域和具有低的断裂能的中央区域。
因此,为了分离该两个衬底,外围区域通过化学蚀刻或者借助于激光去除,直到到达中央区域,在此能够实施机械分离(例如使用高压水或空气射流、通过拉或通过插入刃)。
然而,在一个界面和其相同界面形成不同断裂能的两个区域的实施是受限的。
此外,某些结构可以包含数个界面,该结构的分离必然会在具有最低断裂能的界面进行。该界面预先由其技术特征确定,可能不是使用者会为了在所需的位置实施衬底的分离而选择的界面。
因此本发明的一个目标是提供一种分离工艺,使得能够沿着从其他界面选择的一个界面分离两个组合的衬底,而没有破坏或损坏所述衬底的风险,这些界面具有非常高的相同的或不同的界面能。
发明内容
根据本发明,提供一种用于分离包含在结构(S)中的至少两个衬底的工艺,该结构包含至少两个分离界面与所述结构的主要的面平行延伸,分离沿着从所述界面中选择的一个界面,这两个衬底中至少一个意在用于电子、光学、光电、及/或光伏应用,通过在所述衬底之间插入刃并且通过所述刃施加用于分开两个衬底的分离力,所述分离实施,其特征在于:
-界面被选择用于分离,其对应力腐蚀敏感,也就是说对所述分离力和能够破坏存在于所述界面处的硅氧烷(Si-O-Si)键的液体的共同作用敏感,
-在插入所述刃之前,包含刃的插入区域的选择的界面的至少一部分外围区域被损坏,使得在所述外围区域的断裂能比在刃的插入区域的其它界面的断裂能低,因此使得能够沿着选择的界面在损坏的区域开始衬底的分开,然后其中
-液体施加在所述分开的衬底之间的空间中,同时所述刃保持插入,从而通过应力腐蚀减小选择的界面的断裂能。
在本文中,术语“衬底”包括单层或多层衬底,其外围具有斜面,刃可以置于该斜面以分离两个结合的衬底。此外,一个衬底可以自身包含一个或多个界面。
在本文中分离界面定义为两层之间的物理边界,分离波可以沿着分离界面传播。
应当理解讨论中的两层可以由两种不同的材料制备,所述材料能够通过任何类型的将一种材料引入至另一种材料上的方式(特别是外延、沉积、粘合、氧化,特别是热氧化)结合,或者可以形成厚层上的两部分,通过弱区域划定(特别地包含气泡、夹杂物等等)。
根据一个实施方案,所述选择的界面的外围区域是环形。
根据本发明的一个实施方案,具有较低的断裂能的外围区域在所述两个衬底组合之前形成。
可选地,具有较低的断裂能的外围区域在两个衬底的组合之后形成。
根据一个实施方案,外围区域通过选择的界面的激光辐照形成。
根据一个实施方案,外围区域通过选择的界面的化学蚀刻形成。
例如,所述化学蚀刻通过应用氢氟酸实施。
根据本发明的一个有益的应用,结构包含绝缘体上半导体类型的结构,其包含支持衬底、隐埋氧化硅层和硅层,分离界面由氧化层和硅层之间的界面构成。
每个分离界面的断裂能可以高于1J/m2,优选为高于1.5J/m2
优选为,在选择的分离界面的所述外围区域的断裂能低于或等于1J/m2
另一方面,所述界面的其余部分的断裂能可以高于或等于1J/m2,优选为高于或等于1.5J/m2
根据一个特别的实施方案,所述选择的界面是硅/氧化硅界面。
施加在衬底之间的液体有益地选自去离子水、乙醇、水蒸气、氨水和联氨。
附图说明
本发明的其它特征和优点将会从随后的参考附图的具体描述显现,其中:
-图1是一个待分离结构的截面图;
-图2A和图2B以顶视图显示了两种损坏界面I1的方法;
-图3A和3B显示了分离结构的相继步骤;
-图4是绝缘体上硅类型的结构,其可以根据本发明的一个示例性实施方案分离;
-图5显示了以分离图4中的结构为目的的刃的插入。
具体实施方式
参考图1,待分离的结构S包含两个衬底S1和S2。
这些衬底中至少一个衬底意在使用于电子、光学、光电及/或光伏应用。
结构S进一步包含两个分别具有断裂能γ1,γ2的分离界面I1,I2(以J/m2表示)。
如上所述,界面I1和界面I2中至少一个界面可以是结合界面,同时另一界面是另一种类型的界面(例如通过外延、沉积等等形成)。
可选地,界面I1和I2可以都是结合界面。
例如,衬底S1和S2可以沿着界面I2结合,同时界面I1是在支持物上材料的外延的过程中形成的界面,所述材料和支持物共同形成衬底S1。
可以认为分离一定会沿着界面I1发生。
自然地,该结构可以包含更多界面而不脱离本发明的范围。关于界面I2的设定然后会施加至每个所述其它界面。
界面I1有益地为易受应力腐蚀影响的界面。
更特别地,在界面I1的两侧所选择的材料产生硅氧烷键,其能够在用于分离衬底S1和衬底S2的分离力的作用下由液体破坏。
只要在所述材料间存在硅氧烷键,在界面I1的两侧的材料可以是相同的或不同的。
包含这种硅氧烷键的界面是这样的界面,其特别地包含:二氧化硅(SiO2),无论是自然的或有意形成在支持物上(通过沉积、氧化等等);硅,当其由亲水性化学键组合;及/或硅氮氧化物。
用于产生包含硅氧烷键的界面存在非常多的方式,特别地包括粘合、氧化层沉积、硅的氧化、硅的氧等离子体处理、或者氧的注入工艺。
因此,界面I1可以是结合界面,也就是说,两种材料在其中一个衬底的制造过程中或者结构的制造过程中,沿着该界面通过分子粘附力结合。
例如,界面I1可以通过结合两层硅形成,每层硅由自然氧化层覆盖,通过该自然氧化层它们相接触。
一种变形是,界面I1可以通过结合一层可选地由自然氧化层覆盖的硅,和一层氧化硅形成。
可选地,界面I1可以通过不是结合的技术形成。
例如,界面I1可以通过弱化一层包含硅氧烷键的材料形成,例如通过离子注入或激光辐照。
此外,根据本发明的一个有益的实施方案,界面I1具有高的断裂能,也就是说高于或等于1J/m2的断裂能,优选为高于或等于1.5J/m2
上述用于测量结合能的Maszara方法可以更一般地应用于测量界面的断裂能。
至于不期望分离沿此进行的另一界面I2,其对应力腐蚀可以是或可以不是敏感的。
该另一界面I2进一步有益地具有高的断裂能,无论其高于或低于选择用于实施分离的界面I1的断裂能。
在实施结构S的分离之前,确保界面I1在包含刃插入区域的外围区域是弱化的。
该弱化(由断裂能的局部降低引起,使得能够得到例如小于或等于1J/m2的断裂能)通过界面I1的外围的局部损坏得到。
根据一个实施方案,如图2A所显示,界面I1的损坏区域R1是在界面I1的外围环的扇形之内。
优选为,该扇形的角的幅角(l'amplitude angulaire)在2°和30°之间。
根据另一个实施方案,界面I1的损坏区域R1是外围环的形状,其在径向的宽度优选为在0.3mm和10mm之间
各种处理方式能够损坏选择的界面I1的区域R1。
特别地通过考虑实施用于制造结构S的工艺的实际条件,本领域技术人员将能够选择在衬底的组合形成为结构S之前和之后实施所选择的处理。
有益地,处理在结构形成之前实施;本发明因此能够分离结构,即使其制造工艺不包含任何用于界面I1的局部损坏的步骤。
根据一个实施方案,区域R1的损坏通过选择的界面I1的激光辐照获得。
选择激光束从而选择性地加热待弱化的界面I1,引起所述界面的损坏以及相应的其断裂能的降低。
所述损坏可以是例如存在于界面处的材料的产生气相的热分解。
即这样的情况,特别地当存在于界面处的其中一种材料是聚合物或陶瓷时。
可选地,区域R1的损坏通过选择的界面I1的化学蚀刻获得。
所述化学蚀刻借助于蚀刻剂实施,其使得能够选择性地蚀刻存在于界面I1处的其中一种材料,而不蚀刻存在于界面I2处的材料。
本领域的技术人员能够根据界面I1的材料的性质选择合适的蚀刻剂。
超声波的应用也可以设想用于界面I1的断裂能的局部地降低。
无关选择的损坏处理方式,在处理的最后,界面I1的区域R1的断裂能比该界面的其余部分的断裂能低,并且可以认为是足够地低从而在刃插入和分离开始的过程中没有导致衬底断裂的风险。
此外,至少在设置用于刃的插入的区域,界面I1在区域R1的断裂能低于界面I2的断裂能。
这使得能够确保在刃插入的过程中,分离的开始确实沿着界面I1进行(其局部地具有最低断裂能)并且不沿着界面I2。
参考图3A,分离包括在结构S的两个衬底S1、S2之间从其外围插入刃B(优选为刃是厚的),以及向所述衬底的斜面施加分离力。
术语厚应理解为指,为了防止损坏前部的面(即位于界面处的所述衬底的面),刃使衬底能够相当大地分开,从而能够不接触到前部的面而实现衬底的物理分离。
此外,刃必须在衬底之间沿着与分离界面的平面平行的平面插入。
在分离过程中,衬底由支持物保持,为了防止衬底的任何断裂,该支持物布置为使得至少一个衬底能够变形。
因此,根据一个优选的实施方案,结构在分离装置中竖直放置,该分离装置在其下部包含结构保持部件并且在其上部包含分离部件,该分离部件能够竖直地直移,在保持部件的轴处包含刃。
保持部件包含凹槽,其具有底部和在所述底部的两边的倾斜的边缘。凹槽的底部足够的地宽,以不在其上施加压力地接收组合的结构,同时边缘足够地高以防止衬底在其分离后掉出。
刃在结构内部的方向的位移引起楔效应和结构的两部分沿界面I1的分开(见图3B,其中界面I2没有示出)。
这种越过长度L的两部分的分开具有启动分离波的形成的效果。
在衬底的分开开始之后,促进应力腐蚀的液体F施加在衬底之间空间中。
在液体F和由刃B产生的分离力的共同影响下,界面I1的硅氧烷键破坏,这导致所述界面的断裂能的显著降低。
特别地,断裂能变得足够低以避免任何在分离力施加的过程中衬底破裂的风险。
有益地,在分离过程中结构S保持在竖直位置。
这是因为该位置有利于接收用于沿界面I1的应力腐蚀的液体流。
在这种情况下,刃B优选为竖直取向,并且在所述结构的顶部引入,使得分离波向下移动,在其从刃的插入点移开时成为水平的。
在促进应力腐蚀的液体中,可以提到而不限于去离子水、乙醇、水蒸气、氨水和联氨。
液体可以以各种方式引入衬底之间。
因此,根据一个实施方案,结构S可以部分地淹没在促进应力腐蚀的液体的浴中。
可选地,一旦刃已经引入在衬底之间,液体可以喷射(优选为连续地)在结构上,特别是在刃插入的区域。
在这种情况下其中界面I2也对应力腐蚀敏感,启动相反的“干”分离,即在刃插入区域不存在任何促进应力腐蚀的液体的情况下分离,并且等待分离开始之后使选择的界面与促进应力腐蚀的液体相接触是重要的。
这是因为,如果在刃插入的区域,在刃刚刚插入时,就使各个对应力腐蚀敏感的界面与液体相接触,所述液体会具有降低这些界面中的每个的断裂能的效果,从而导致所述界面的断裂能的均等化。
另一方面,干启动能够避免这种均等化发生,并且沿着至少局部地具有最低的断裂能的选择的界面启动分离。
一旦分离开始,使选择的界面I1与促进应力腐蚀的液体相接触,使得能够通过降低所述界面的断裂能而促进和加速分离。
在液体存在的情况下刃的插入继续,直到衬底完全分离。
本发明特别地适合于沿硅/氧化硅类型的界面的分离,以及任何其他对应力腐蚀敏感并且具有高断裂能的界面。
上述分离可以在所有尺寸的结构上获得。
特别地,所述结构可以包括大直径的衬底,例如具有300mm的直径。
本发明的示例性实施方案
图4显示了待分离的衬底S1,所述衬底是绝缘体上硅(SOI)类型的结构。
衬底S1相继地包含支持衬底1,隐埋氧化硅层2,有时由术语“BOX”(“Buried Oxide”的首字母缩略语)表示,和薄硅层3,其被称为作用层,通常意在接收用于电子、光学、光电及/或光伏应用的部件。
能够制造这样的衬底的工艺对本领域技术人员来说是公知的。
应特别提到层转移工艺,并且更特别地提到Smart CutTM工艺。
根据一个示例性实施方案,Smart CutTM工艺典型地包含:
-准备包含待转移至支持衬底的硅层的施主衬底,
-在施主衬底表面的氧化层的形成(例如,通过热氧化),
-引入原子种类(例如,通过植入)进入施主衬底内,从而形成划定待转移至支持衬底的硅层的弱区域,
-通过分子粘附力结合氧化层至支持衬底,
-施主衬底沿着弱区域的破裂,导致硅层至支持衬底的转移,
-可选步骤,用于完成转移的硅层(退火、抛光等等)。
衬底S1因此包含两个界面:硅层3和氧化层2之间的界面I1(其是由硅的氧化产生的界面),以及在氧化层2和支持衬底1之间的界面I2(其是结合界面)。
硅/氧化物界面I1具有高的断裂能,具有1.6J/m2的量级。
该界面的能量可以局部地降低从而在分离开始时在区域R1比界面I2的断裂能低。
例如,能够通过激光辐照或通过超声处理局部地弱化界面I1。
如图5所示,衬底S1借助于薄层3结合至第二衬底S2,其为用于分离的刃提供第二支持斜面。第三界面I3因此形成在薄层3和衬底S2之间。
为了防止在刃插入的过程中,分离沿界面I3进行,所述界面I3的断裂能被选择为比界面I1在区域R1的断裂能高。
在衬底S1和衬底S2之间刃B的插入,在界面I1的损坏区域R1,使得能够沿着所述界面I1开始分离,然后去离子水通过例如喷射施加在衬底之间的空间,直到两个衬底完全分开。
因此,即使在SOI的作用层制造过程中没有为了使其可分离的步骤实施,本方法使得SOI的作用层能够分离。

Claims (13)

1.一种用于分离形成部分结构(S)的至少两个衬底(S1,S2)的工艺,所述结构包含至少两个分离界面(I1,I2)与所述结构的主要的面平行延伸,所述分离沿着从所述界面中选择的一个界面(I1),所述两个衬底中至少一个意在使用于电子、光学、光电、及/或光伏应用,通过在所述衬底(S1,S2)之间插入刃(B)并且通过所述刃施加用于分开两个衬底的分离力,所述分离实施,其特征在于:
-界面(I1)被选择用于分离,其对应力腐蚀敏感,也就是说对所述分离力和能够破坏出现在所述界面(I1)处的硅氧烷(Si-O-Si)键的液体的共同作用敏感,
-在插入所述刃之前,包含刃(B)的插入区域的选择的界面(I1)的至少一部分外围区域(R1)被损坏,使得在所述外围区域(R1)的断裂能比在所述刃的插入区域的其它界面的断裂能低,因此使得能够沿着选择的界面(I1)在损坏的区域(R1)开始所述衬底(S1,S2)的分开,然后其中
-液体施加在所述分开的衬底(S1,S2)之间的空间中,同时所述刃保持插入,从而通过应力腐蚀减小选择的界面(I1)的断裂能。
2.根据权利要求1所述的的工艺,其特征在于选择的界面(I1)的所述外围区域(R1)是环形。
3.根据权利要求1和2的工艺,其特征在于具有较低的断裂能的所述外围区域(R1)在所述两个衬底组合之前形成。
4.根据权利要求1至3的其中一项所述的工艺,其特征在于具有较低的断裂能的所述外围区域(R1)在所述两个衬底组合之后形成。
5.根据权利要求1至4的其中一项所述的工艺,其特征在于所述外围区域(R1)通过所述选择的界面(I1)的激光辐照形成。
6.根据权利要求1至5的其中一项所述的工艺,其特征在于所述外围区域(R1)通过所述选择的界面(I1)的化学蚀刻形成。
7.根据权利要求6所述的工艺,其特征在于所述化学蚀刻通过应用氢氟酸实施。
8.根据权利要求1至7的其中一项所述的工艺,其特征在于所述结构(S)包含绝缘体上半导体类型的结构,其包含支持衬底(1),隐埋氧化硅层(2)和硅层(3),所述分离界面(I1)由所述氧化层(2)和所述硅层(3)之间的界面构成。
9.根据权利要求1至8的其中一项所述的工艺,其特征在于每个所述分离界面的断裂能高于1J/m2,优选为高于1.5J/m2
10.根据权利要求1至9的其中一项所述的工艺,其特征在于在所述选择的分离界面(I1)的所述外围区域(R1)的断裂能低于或等于1J/m2
11.根据权利要求1至10的其中一项所述的工艺,其特征在于所述分离界面(I1)的其余部分的断裂能高于或等于1J/m2,优选为高于或等于1.5J/m2
12.根据权利要求1至11的其中一项所述的工艺,其特征在于所述选择的界面(I1)是硅/氧化硅界面。
13.根据权利要求1至12的其中一项所述的工艺,其特征在于所述施加在衬底之间的液体选自去离子水、乙醇、水蒸气、氨水和联氨。
CN201380046291.1A 2012-09-07 2013-09-04 用于沿选择的界面分离至少两个衬底的方法 Active CN104620368B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
FR1258403A FR2995447B1 (fr) 2012-09-07 2012-09-07 Procede de separation d'au moins deux substrats selon une interface choisie
FR1258403 2012-09-07
PCT/IB2013/001937 WO2014037792A2 (fr) 2012-09-07 2013-09-04 Procédé de séparation d'au moins deux substrats selon une interface choisie

Publications (2)

Publication Number Publication Date
CN104620368A true CN104620368A (zh) 2015-05-13
CN104620368B CN104620368B (zh) 2016-12-07

Family

ID=47215594

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201380046291.1A Active CN104620368B (zh) 2012-09-07 2013-09-04 用于沿选择的界面分离至少两个衬底的方法

Country Status (6)

Country Link
US (2) US9437473B2 (zh)
EP (1) EP2893554B1 (zh)
JP (1) JP6286775B2 (zh)
CN (1) CN104620368B (zh)
FR (1) FR2995447B1 (zh)
WO (1) WO2014037792A2 (zh)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2995445B1 (fr) * 2012-09-07 2016-01-08 Soitec Silicon On Insulator Procede de fabrication d'une structure en vue d'une separation ulterieure
JPWO2015152158A1 (ja) * 2014-03-31 2017-04-13 株式会社Joled 積層体および積層体の剥離方法ならびに可撓性デバイスの製造方法
JP6268483B2 (ja) * 2014-06-03 2018-01-31 旭硝子株式会社 積層体の剥離装置及び剥離方法並びに電子デバイスの製造方法
CN104979262B (zh) * 2015-05-14 2020-09-22 浙江中纳晶微电子科技有限公司 一种晶圆分离的方法
DE102015210384A1 (de) * 2015-06-05 2016-12-08 Soitec Verfahren zur mechanischen Trennung für eine Doppelschichtübertragung
FR3053046B1 (fr) * 2016-06-24 2018-08-10 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de collage reversible entre deux elements
US10562130B1 (en) 2018-12-29 2020-02-18 Cree, Inc. Laser-assisted method for parting crystalline material
US11024501B2 (en) * 2018-12-29 2021-06-01 Cree, Inc. Carrier-assisted method for parting crystalline material along laser damage region
US10576585B1 (en) 2018-12-29 2020-03-03 Cree, Inc. Laser-assisted method for parting crystalline material
US10611052B1 (en) 2019-05-17 2020-04-07 Cree, Inc. Silicon carbide wafers with relaxed positive bow and related methods
FR3103313B1 (fr) * 2019-11-14 2021-11-12 Commissariat Energie Atomique Procédé de démontage d’un empilement d’au moins trois substrats

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1255237A (zh) * 1997-05-12 2000-05-31 硅源公司 受控切分处理
CN1648632A (zh) * 2005-01-31 2005-08-03 哈尔滨工业大学 硅片键合强度的测量方法
CN1826433A (zh) * 2003-07-24 2006-08-30 S.O.I.Tec绝缘体上硅技术公司 外延生长层的制造方法
WO2006091817A2 (en) * 2005-02-22 2006-08-31 2082710 Ontario Limited Method and device for determining a set of operating parameters for a fluidized bed mineral separator
CN1910035A (zh) * 2004-01-09 2007-02-07 硅源公司 用于可控分裂的设备和方法
CN102501565A (zh) * 2011-11-18 2012-06-20 友达光电股份有限公司 脱粘器及自基板分离薄膜的方法

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6291313B1 (en) * 1997-05-12 2001-09-18 Silicon Genesis Corporation Method and device for controlled cleaving process
FR2823012B1 (fr) 2001-04-03 2004-05-21 Commissariat Energie Atomique Procede de transfert selectif d'au moins un element d'un support initial sur un support final
FR2823596B1 (fr) 2001-04-13 2004-08-20 Commissariat Energie Atomique Substrat ou structure demontable et procede de realisation
US7075104B2 (en) * 2001-09-12 2006-07-11 Reveo, Inc. Microchannel plates and biochip arrays, and methods of making same
KR20070107180A (ko) * 2005-02-28 2007-11-06 실리콘 제너시스 코포레이션 기판 강화 방법 및 그 결과물인 디바이스
EP1705697A1 (en) 2005-03-21 2006-09-27 S.O.I. Tec Silicon on Insulator Technologies S.A. Composition graded layer structure and method for forming the same
EP1763069B1 (en) 2005-09-07 2016-04-13 Soitec Method for forming a semiconductor heterostructure
EP1933384B1 (en) 2006-12-15 2013-02-13 Soitec Semiconductor heterostructure
FR2923079B1 (fr) 2007-10-26 2017-10-27 S O I Tec Silicon On Insulator Tech Substrats soi avec couche fine isolante enterree
US8575010B2 (en) 2008-02-26 2013-11-05 Soitec Method for fabricating a semiconductor substrate
FR2933534B1 (fr) 2008-07-03 2011-04-01 Soitec Silicon On Insulator Procede de fabrication d'une structure comprenant une couche de germanium sur un substrat
FR2934925B1 (fr) 2008-08-06 2011-02-25 Soitec Silicon On Insulator Procede de fabrication d'une structure comprernant une etape d'implantations d'ions pour stabiliser l'interface de collage.
FR2938118B1 (fr) 2008-10-30 2011-04-22 Soitec Silicon On Insulator Procede de fabrication d'un empilement de couches minces semi-conductrices
FR2938119B1 (fr) 2008-10-30 2011-04-22 Soitec Silicon On Insulator Procede de detachement de couches semi-conductrices a basse temperature
EP2202795A1 (en) 2008-12-24 2010-06-30 S.O.I. TEC Silicon Method for fabricating a semiconductor substrate and semiconductor substrate
FR2942568B1 (fr) 2009-02-24 2011-08-05 Soitec Silicon On Insulator Procede de fabrication de composants.
EP2230683B1 (de) * 2009-03-18 2016-03-16 EV Group GmbH Vorrichtung und Verfahren zum Ablösen eines Wafers von einem Träger
US8501537B2 (en) 2011-03-31 2013-08-06 Soitec Methods for bonding semiconductor structures involving annealing processes, and bonded semiconductor structures formed using such methods
FR2977069B1 (fr) 2011-06-23 2014-02-07 Soitec Silicon On Insulator Procede de fabrication d'une structure semi-conductrice mettant en oeuvre un collage temporaire
FR2977073B1 (fr) 2011-06-23 2014-02-07 Soitec Silicon On Insulator Procede de transfert d'une couche de semi-conducteur, et substrat comprenant une structure de confinement
FR2980280B1 (fr) 2011-09-20 2013-10-11 Soitec Silicon On Insulator Procede de separation d'une couche dans une structure composite
FR2980279B1 (fr) 2011-09-20 2013-10-11 Soitec Silicon On Insulator Procede de fabrication d'une structure composite a separer par exfoliation
FR2984007B1 (fr) 2011-12-13 2015-05-08 Soitec Silicon On Insulator Procede de stabilisation d'une interface de collage situee au sein d'une structure comprenant une couche d'oxyde enterree et structure obtenue

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1255237A (zh) * 1997-05-12 2000-05-31 硅源公司 受控切分处理
CN1826433A (zh) * 2003-07-24 2006-08-30 S.O.I.Tec绝缘体上硅技术公司 外延生长层的制造方法
CN1910035A (zh) * 2004-01-09 2007-02-07 硅源公司 用于可控分裂的设备和方法
CN1648632A (zh) * 2005-01-31 2005-08-03 哈尔滨工业大学 硅片键合强度的测量方法
WO2006091817A2 (en) * 2005-02-22 2006-08-31 2082710 Ontario Limited Method and device for determining a set of operating parameters for a fluidized bed mineral separator
CN102501565A (zh) * 2011-11-18 2012-06-20 友达光电股份有限公司 脱粘器及自基板分离薄膜的方法

Also Published As

Publication number Publication date
US20150221544A1 (en) 2015-08-06
CN104620368B (zh) 2016-12-07
FR2995447A1 (fr) 2014-03-14
US10093086B2 (en) 2018-10-09
JP2015531540A (ja) 2015-11-02
JP6286775B2 (ja) 2018-03-07
US9437473B2 (en) 2016-09-06
WO2014037792A3 (fr) 2014-11-20
US20160368259A1 (en) 2016-12-22
EP2893554A2 (fr) 2015-07-15
EP2893554B1 (fr) 2019-01-02
WO2014037792A2 (fr) 2014-03-13
FR2995447B1 (fr) 2014-09-05

Similar Documents

Publication Publication Date Title
CN104620368A (zh) 用于沿选择的界面分离至少两个衬底的方法
US7115481B2 (en) Method for concurrently producing at least a pair of semiconductor structures that each include at least one useful layer on a substrate
KR101116540B1 (ko) 공-이온주입에 의한 기판의 취약한 영역의 형성 방법
US8012855B2 (en) Method and structure for fabricating multiple tiled regions onto a plate using a controlled cleaving process
KR100910687B1 (ko) 스마트 컷 분리 후 열처리
US7351644B2 (en) Thin handle substrate method and structure for fabricating devices using one or more films provided by a layer transfer process
KR100769327B1 (ko) 두 웨이퍼 결합에 선행되는 열처리
US6291314B1 (en) Controlled cleavage process and device for patterned films using a release layer
US20050221583A1 (en) Method for making thin layers containing microcomponents
KR101991389B1 (ko) 이중층 전사 방법
US20070032044A1 (en) Method and structure for fabricating devices using one or more films provided by a layer transfer process and etch back
JP2010538459A (ja) 熱処理を用いる剥離プロセスにおける半導体ウエハの再使用
US8673733B2 (en) Methods of transferring layers of material in 3D integration processes and related structures and devices
KR20120117843A (ko) 다층 결정질 구조물의 제조 방법
CN104603929A (zh) 用于制造目的在于随后的分离的结构的工艺
US9321636B2 (en) Method for producing a substrate holder
JP5135713B2 (ja) 半導体基板の製造方法
US8524572B2 (en) Methods of processing units comprising crystalline materials, and methods of forming semiconductor-on-insulator constructions
WO2012059350A3 (en) A method of treating a multilayer structure

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
EXSB Decision made by sipo to initiate substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant