JP2015524157A - 駆動回路におけるオフセット補償 - Google Patents

Abstract

デジタル−アナログ変換器（ＤＡＣ）におけるオフセットを補償する為の装置及び方法が提示される。装置は、利得ブロックを含んでもよい。利得ブロックの非反転入力部は、ＤＡＣの最悪ケースの予想正オフセットを上回るように選択されたバイアス電圧が与えられてもよい。利得ブロックの出力からのフィードバックが、プロセッサに提供されてもよい。プロセッサは、ＤＡＣを駆動する為に接続されてもよい。

Description

[0001] 本発明は、電気負荷を駆動する為の回路に関する。本発明は、例えば、発光ダイオード（ＬＥＤ）が一例である固体発光素子の駆動回路に適用される。

[0002] 電気負荷は、制御信号を電流制御装置に供給する事によって制御され得る。制御信号は、デジタル信号として生じ、デジタル−アナログ変換器（ＤＡＣ）によってアナログ制御信号に変換され得る。

[0003] オフセットは、この様な駆動回路の理想動作を妨げ得る。例えば、あるＤＡＣは、変換中のデジタル信号が零出力を指定する場合でさえ、非零アナログ出力信号を提供し得る（正オフセット）。あるＤＡＣは、変換中のデジタル信号が非零出力を指定する場合でさえ、零出力を提供し得る（負オフセット）。

[0004] この様なオフセットは、ＤＡＣの製造におけるプロセス変動の結果として生じ得る。従って、同種の２つのＤＡＣは、異なるオフセットを示し得る。電流制御装置への信号経路における他の構成要素もオフセットを導入し得る。

[0005] アナログ制御信号の全範囲に対して小さいオフセットでさえ、細かい制御が必要とされる場合問題となり得る。例えば、この様なオフセットは、電気負荷を通る可能な限り低い非零電流を生じさせる為に必要なデジタル制御信号を決定する事を不可能にし得る。

[0006] オフセットは、非常に低い又は少なくとも既知のオフセットを有するように選択された高品質のＤＡＣ及び他の構成要素を備えた回路を作る事によって対処する事ができる。しかしながら、高品質の構成要素は、標準的な構成要素と比べてかなり高価である事が多い。

[0007] 別のアプローチは、回路を個々に調整して、回路の構成要素におけるオフセットを補償する事である。個々の回路チューニングは、製造コストを大幅に増加させる及び製造を複雑にする。

[0008] 電気負荷を駆動する為に用いられるＤＡＣ及び回路の他の構成要素におけるオフセットを補償する為の対費用効果の高い方法に対する必要性が存在する。

[0009] 本発明のある実施形態では、電気負荷を駆動する為の回路は、負荷と直列に接続された電流制御装置と、利得ブロックによって電流制御装置の制御入力部と結合された出力部を有するデジタル−アナログ変換器とを含む。利得ブロックは、デジタル−アナログ変換器の出力部から制御電圧を受け取る為に結合された第１の入力部と、電気負荷の電流を表す電流フィードバック信号を受け取る為に接続された第２の入力部と、電流制御装置の制御入力部に結合された出力部とを含む。第２の入力部は、バイアス電圧に少なくとも等しい電位を有するようにバイアスをかけられる。バイアス電圧は、バイアス電圧が最悪ケースの予想オフセット電圧以上となるように選択され得る。

[0010] 一部の実施形態では、利得ブロックの第１の入力部は、非反転入力部であり、利得ブロックの第２の入力部は、反転入力部である。

[0011] 一部の実施形態では、利得ブロックは、演算増幅器を含む。

[0012] 一部の実施形態では、電気負荷と直列に接続された電流検知抵抗器が存在し、電流フィードバック信号は、電流検知抵抗器の電圧を含む。

[0013] 一部の実施形態では、電流制御装置は、電界効果トランジスタを含む。

[0014] 一部の実施形態では、デジタル−アナログ変換器に関連するレジスタにデジタル値を書き込む為に接続されたプロセッサが存在し、プロセッサは、利得ブロックの出力をモニタリングする為に接続可能な検知入力部を含む。

[0015] 一部の実施形態では、持続性コンピュータソフトウェア命令セットを包含したプログラム記憶部が存在し、コンピュータソフトウェア命令は、プロセッサによって実行されると、プロセッサにレジスタに対して異なるデジタル値を書き込ませる、及びオフセットデジタル値がレジスタに書き込まれると、電流制御装置がオフ状態のままとなり、オフセットデジタル値は、電流制御装置がオフ状態のままとなる最大のデジタル値であるようなオフセットデジタル値を決定させる第１の命令を含む。

[0016] 一部の実施形態では、コンピュータソフトウェア命令は、プロセッサにオフセットデジタル値を表す値をデータ記憶部に保存させるように構成される。

[0017] 一部の実施形態では、第１の命令は、プロセッサが検知入力部によって利得ブロックの出力における増加を検出するまで、連続するデジタル値をレジスタに書き込ませるように構成される。

[0018] 一部の実施形態では、第１の命令は、その間でプロセッサが検知入力部によって利得ブロックの出力における増加を検出する１対の連続するデジタル値を探す為に、探索アルゴリズム、例えば二分探索アルゴリズムに従って、デジタル値をレジスタに書き込ませるように構成される。

[0019] 一部の実施形態では、コンピュータソフトウェア命令は、第２の命令を含み、第２の命令は、第１のデジタル値を第２のデジタル値へとマッピングする及び第２のデジタル値をレジスタに書き込むように構成され、このマッピングは、デジタル値の第１の範囲にある第１のデジタル値を、デジタル値の第２の範囲にある対応する第２のデジタル値へとマッピングし、第２の範囲は、第１の範囲よりも小さい。

[0020] 一部の実施形態では、電気負荷は、固体発光素子を含む。

[0021] 本発明のある実施形態では、電気負荷を通る電流を制御する為のターンオン閾値を有する電流制御装置を駆動する為の回路は、デジタル−アナログ変換器（ＤＡＣ）からの制御信号及び基準電圧を受け取る為に接続された利得ブロックであって、基準電圧は、電気負荷を流れる瞬時電流に基づいたフィードバック信号を含み、利得ブロックは、電流制御装置に接続された出力部を含む、利得ブロックと；利得ブロックの出力部における電圧を検出する検出器と；ＤＡＣにおける制御値を段階的に増加させる、利得ブロックの出力部において検出器によって検出された電圧をモニタリングする事により、電流制御装置のターンオンに対応する検出された電圧の増加を検出する、制御値の対応するオフセットを決定する、及び電気負荷を通る望ましい電流を達成するようにＤＡＣの制御値を調整する為にオフセットを後に適用するように構成されたコントローラと、を含む。

[0022] 一部の実施形態では、電流制御装置は、電界効果トランジスタを含む。

[0023] 一部の実施形態では、利得ブロックは、演算増幅器を含む。

[0024] 一部の実施形態では、電気負荷は、固体光源を含む。

[0025] 本発明の別の態様は、デジタル−アナログ変換器を含む駆動回路においてオフセットを決定する方法を提供する。この方法は、デジタル−アナログ変換器のレジスタに複数のデジタル値を書き込むステップと、デジタル値の各々に関して、利得ブロックの第２の入力部にバイアス電圧を印加しながら、利得ブロックの第１の入力部にデジタル−アナログ変換器の出力を印加し、電流制御装置の制御入力部に利得ブロックの出力を印加し、利得ブロックの第２の入力部に電流フィードバック信号を印加し、利得ブロックの出力をモニタリングするステップとを含む。複数のデジタル値に関する利得ブロックの出力のモニタリングの結果から、この方法は、オフセットデジタル値がレジスタに書き込まれると、電流制御装置がオフ状態のままとなり、オフセットデジタル値は、電流制御装置がオフ状態のままとなる最大のデジタル値であるようなオフセットデジタル値を決定する。この方法は、オフセットデジタル値を表す情報を記録する。記録された情報は、例えば、オフセットデジタル値、既知の量だけオフセットデジタル値とは異なる数（例えば、１足した若しくは引いた又は他の既知の量を足した若しくは引いたオフセットデジタル値等）、オフセットデジタル値に基づいた変換等でもよい。

[0026] 本発明の更なる態様及び本発明の具体的な実施形態の特徴が以下に記載される。

[0027] 添付の図面は、本発明の非限定的実施形態を示す。

[0028] 幾つかのＤＡＣ例に関して、デジタル入力の関数としてアナログ出力を示す１組の曲線である。 [0029] 本発明の実施形態例による駆動回路のブロック図である。 [0030] 図２の駆動回路に関して、デジタル入力の関数としてアナログ出力を示す曲線である。 [0031] オフセット検出方法を示すフローチャートである。 [0032] 本発明のより具体的な実施形態例による駆動回路の模式図である。 [0033] 本発明のより具体的な実施形態例による駆動回路の模式図である。

[0034] 以下の記載全体を通して、本発明のより完全な理解をもたらす為に、具体的な詳細が記載される。但し、本発明は、これらの詳細なしに実施する事ができる。他の例では、本発明を不必要に不明瞭にする事を避ける為に、周知の要素は示されていない又は詳細に記載されていない。従って、本明細書及び図面は、限定的な意味ではなく例示的な意味で捉えられるものである。

[0035] 図１は、幾つかのＤＡＣに関してデジタル入力の関数としてアナログ出力を示すグラフである。曲線２０Ａは、零オフセットを有する理想ＤＡＣの出力を表す。零のデジタル入力に対して、アナログ出力も零である。デジタル入力が１つずつ増加される度に、アナログ出力は１インクリメントずつ上がる。

[0036] 曲線２０Ｂは、負オフセットを有するＤＡＣの出力を表す。ＤＡＣの出力は、デジタル入力信号が閾値２１に達するまで零のままである。デジタル入力が閾値２１を上回る値を有すると、デジタル入力が１つずつ増加される度に、アナログ出力は、１インクリメントずつ上がる。

[0037] 曲線２０Ｃは、正オフセットを有するＤＡＣの出力を表す。ＤＡＣの出力は、デジタル入力信号が零の時でさえ、非零値２２を有する。デジタル入力が１つずつ増加される度に、アナログ出力は、１インクリメントずつ上がる。

[0038] 同種のＤＡＣのバッチから選択されたある特定のＤＡＣは、曲線２０Ａ、２０Ｂ、及び２０Ｃの何れか１つに示された様なオフセットを有し得る。更に、負オフセットを有するバッチ中のＤＡＣに関して、閾値２１の値が変動し得る。正オフセットを有するバッチ中のＤＡＣに関して、非零オフセット値２２が変動し得る。

[0039] 図２は、電気負荷３２を駆動する為の駆動回路３０のブロック図である。負荷３２は、例えば、ＬＥＤ若しくはＬＥＤの一群等の光源、モータ、アクチュエータ、又はスイッチ等を含み得る。負荷３２は、電流のフローに対して抵抗を与える負荷（即ち、完全な反応性ではない負荷）を含み得る。

[0040] 電源３４は、負荷３２を駆動する為に電流を提供する。電流の大きさは、電流制御装置３６によって制御される。電流制御装置３６は、例えば、トランジスタ（例えば、電界効果トランジスタ（「ＦＥＴ」）、ＭＯＳＦＥＴ、バイポーラ接合トランジスタ（「ＢＪＴ」）、絶縁ゲートバイポーラトランジスタ（「ＩＧＢＴ」）、又はダーリントントランジスタ等）を含み得る。電流制御装置３６が電圧制御される装置であると都合が良いが、これは必須ではない。一部の実施形態では、電流制御装置３６は、ＢＪＴ等の電流制御される装置を含む。

[0041] ＤＡＣ４０は、利得ブロック４４によって電流制御装置３６の制御入力部４２を駆動する為に結合される出力部４１を有する。出力部４１に提示される電圧は、レジスタ４５のデジタル値によって決定される。例示された実施形態では、プロセッサ４８がデジタル値をレジスタ４５に書き込む。デジタル値は、負荷３２の望ましい駆動電流に対応する。最初は、ＤＡＣ４０及び／又は利得ブロック４４がオフセットを導入し得る可能性の為、レジスタ４５のデジタル値と結果として生じる駆動電流との間の正確な相関関係は不明である。

[0042] 一部の実施形態では、プロセッサ４８、レジスタ４５及びＤＡＣ４０は、１つの構成要素に統合される。他の実施形態では、プロセッサ４８は、第１の構成要素内にあり、レジスタ４５及びＤＡＣ４０は、第２の構成要素内にある。

[0043] 利得ブロック４４は、動作中に十分な開ループ利得を提供する回路を含み得る。例えば、一部の実施形態では、利得ブロック４４は、１０００を上回る開ループ利得を有する。利得ブロック４４を設ける為に、任意の適切な増幅回路が使用されてもよい。例えば、以下に記載される様に、利得ブロック４４は、演算増幅器（「ＯＰ ＡＭＰ」）を含み得る。利得ブロック４４によって提供される利得は、好ましくは、電流制御装置３６のターンオン電圧及びＤＡＣ４０によって提供される電圧ステップＶ_ＳＴＥＰのサイズの比率よりも大きい。例えば、電流制御装置３６のターンオン電圧が１ボルト及びＶ_ＳＴＥＰが１ｍＶの場合、利得ブロック４４は、好ましくは、少なくとも１Ｖ／１ｍＶ＝１０００の利得を有する。一部の実施形態では、利得ブロック４４の利得は、この比率よりも大幅に大きい（例えば、この比率の少なくとも２倍、少なくとも３倍、又は少なくとも１０倍）。

[0044] 利得ブロック４４は、非反転入力部４９Ａ及び反転入力部４９Ｂを有する。バイアス電圧Ｖ_Ｂは、反転入力部４９Ｂに印加される。バイアス電圧は、ＤＡＣ４０の最悪ケースの予想正オフセットを上回るように選択される（例えば、バイアス電圧は、最大予想非零オフセット２２を僅かに上回るように設定される）。バイアス電圧は、例えば、分圧器によって提供されてもよい。

[0045] 利得ブロック４４は、反転入力部４９Ｂにおける電圧が非反転入力部４９Ａにおける電圧を上回る限り、その出力５２が閾値（例えば、零又は負）未満のままであるという性質を持つ。この性質は、ＤＡＣ４０及び利得ブロック４４及び／又は駆動回路中の他の構成要素によって提供される全オフセットを決定する為に使用する事ができる。

[0046] プロセッサ４８への入力５０は、利得ブロック４４の出力をサンプリングする為に接続される。一部の実施形態では、入力５０は、その入力に提示された信号が閾値を上回るか否かに応じて、論理LOW値又は論理HIGH値を検出するデジタル入力である。代替実施形態では、入力５０は、アナログ入力である。

[0047] 図３は、レジスタ４５のレジスタ値と負荷３２を通る電流を制御する利得ブロック４４の出力部５２におけるアナログ電圧との間の関係を示す曲線例５５を示すグラフである。以下の段落は、図３の曲線５５のケース例に関する図２に示された駆動回路の動作モード例を記載する。

[0048] レジスタ４５の値が零から増加されるにつれて、利得ブロック４４の出力部５２における電圧がどの様に変動するかを考える。利得ブロック４４の反転入力部４９Ｂにおけるバイアス電圧がＤＡＣ４０の最悪ケースの予想正オフセットを上回るので、反転入力部４９Ｂの電圧は、最初に、非反転入力部４９Ａの電圧を上回り、それにより、利得ブロック４４の出力部５２が零出力電圧を有する事を余儀なくさせる。レジスタ４５の値が段階的に増加される場合、非反転入力部４９Ａに提示されるＤＡＣ４０の出力がバイアス電圧を下回ったままである限り、出力部５２における電圧は零のままである。これは、範囲５６内のレジスタ値の場合である。

[0049] レジスタ４５の値５７の場合、非反転入力部４９Ａに提示されるＤＡＣ４０の出力は、反転入力部４９Ｂに提示されるバイアス電圧と辛うじて等しい又は辛うじてそれを上回る。その結果、利得ブロック４４の出力部５２における電圧は、より高い出力電圧に上昇する。利得ブロック４４が高利得を有するので、出力部５２における電圧は、非反転入力部４９Ａと反転入力部４９Ｂとの間の電圧差の関数として素早く上昇する傾向がある。これは、非反転入力部４９Ａにおける電圧が反転入力部４９Ｂにおける電圧を上回り始めると直ぐに、出力部５２における電圧が素早く増加する結果をもたらす。この電圧増加は、プロセッサ４８によってその入力５０をモニタリングする事によって検出され得る。以下に説明される様に、非反転入力部４９Ａが反転入力部４９Ｂに提示されるバイアス電圧以上となるようにレジスタ４５の値５７が第１の値にインクリメントされると、出力部５２における電圧が値５８へと素早く増加するように、負荷３２における電流を表すフィードバックが適用され得る。

[0050] 例示された実施形態では、利得ブロック４４は、負荷３２に流れる電流を表すフィードバックを電流センサ５３から受信する為に接続される。フィードバックは、出力部５２における電圧を規制する為に適用され得る。これは、以下により詳細に記載される。

[0051] レジスタ４５の値が値５７を超えて段階的に増加されると、利得ブロック４４の出力部５２は、電圧５８から一定の比率で増加する。レジスタ４５のある値に関する利得ブロック４４の出力部５２に存在する特定の電圧は、一般的に、利得ブロック４４の特徴及び提供されたフィードバックに依存する。

[0052] 図４は、ＤＡＣ４０、利得ブロック４４及び／又は駆動回路内の他の構成要素のオフセットによって引き起こされ得るオフセットを決定する為の方法６０を示すフローチャートである。方法６０は、例えば、ソフトウェア制御下で動作するプロセッサによって行われ得る。方法６０は、レジスタ４５の値を零に設定する初期化ブロック６２で始まる。ブロック６４では、利得ブロック４４の出力部５２における電圧は、それが値５８を下回る閾値を超えるかどうかを決定する為にテストされる。そうでない場合（ブロック６４におけるNOの結果）、方法６０は、ブロック６６においてレジスタ４５の値をインクリメントし、ブロック６４にループバックする。出力部５２の電圧が閾値を上回るとブロック６４が決定する場合（ブロック６４におけるYESの結果）、ブロック６８において、オフセットを特徴付ける情報がレジスタ４６（これは、プロセッサ４８にアクセス可能な何れの記憶場所でもよい）に保存される。オフセットを特徴付ける情報は、例えば、レジスタ４５の値、レジスタ４５の値より１少ない値、レジスタ４５の値の関数、又はレジスタ４５の値に基づいた変換等でもよい。

[0053] レジスタ４５を小さな値に初期化する及びレジスタ４５の値をインクリメントする事に対する代替案として、方法６０は、レジスタ４５をより大きな値に初期化する及びレジスタ４５の値をデクリメントしてもよい。更なる代替案として、方法６０は、オフセットに対応するレジスタ値を探索するように動作可能な探索アルゴリズムに従ってレジスタ４５に値を書き込んでもよい。探索アルゴリズムは、例えば、二分探索アルゴリズムを含み得る。これら及び他の代替案は、例えば、ソフトウェアの制御下で（例えば、プロセッサ４８にアクセス可能なプログラム記憶部に保存されたソフトウェア命令に従って）動作するプロセッサ（例えばプロセッサ４８）を用いて実施され得る。

[0054] ある特定の回路に関してオフセットの値が変化しない事が多いので、方法６０は、一度行われ得る。その後、プロセッサ４８は、レジスタ４６の値を用いて、負荷３２を通る電流を制御する事ができる。

[0055] 時には、例えば、ある特定の回路のオフセットが変化する場合に、二度以上方法６０を行う事が望ましい場合がある。一部の実施形態では、方法６０は、ユーザによって起動された際に行われ得る。一部の実施形態では、方法６０は、センサがある特定の結果を測定した際に行われ得る。センサは、タイミング装置、温度計、加速度計、露出計、又は他の種類のセンサを含み得る。

[0056] 図５は、本発明の一実施形態による回路例７０を示す模式回路図である。回路７０では、ＤＡＣ４０の出力部４１は、演算増幅器（ＯＰ ＡＭＰ）７２の非反転入力部７１Ａに接続される。

[0057] 例示された実施形態では、出力部４１における信号は、それが非反転入力部７１Ａに印加される前に、抵抗器Ｒ１及びＲ２を含む分圧器によって減衰される。

[0058] ＯＰ ＡＭＰ７２の出力部７４は、電流制御装置として機能するＭＯＳＦＥＴ７５のゲート７３を駆動する為に結合される。バイアス電圧は、電源電位Ｖ＋と接地との間に接続された抵抗器Ｒ３、Ｒ４、Ｒ６及びＲ７で構成される分圧器によって、ＯＰ ＡＭＰ７２の反転入力部７１Ｂに印加される。

[0059] 出力部７４は、抵抗器Ｒ５によって、プロセッサ４８のデジタル入力部５０に接続される。電流検知抵抗器Ｒ６は、負荷３２と直列に設けられる。負荷３２に流れる電流に関するフィードバックが抵抗器Ｒ７によってＯＰ ＡＭＰ７２の反転入力部７１Ｂに提供される。

[0060] 一部の実施形態では、Ｒ１及びＲ２の値は、ＤＡＣ４０の最大出力に関して、ＯＰ ＡＭＰ７２の非反転入力部７１Ａにおける電圧が、負荷３２を通る最大電流フローで電流検知抵抗器Ｒ６に生じた電圧とほぼ同じとなるように選択される。ある特定の非限定的実施形態例では、Ｒ１：Ｒ２の比率は、２０：１（例えば、Ｒ１＝２０ｋΩ及びＲ２＝１ｋΩ）となるように選択されてもよい。この場合、例えば５ＶのＤＡＣ４０のフルスケール出力の場合、非反転入力部７１Ａにおける対応する電圧は、２３８ｍＶとなる。負荷３２を通るフルスケール電流が１Ａである及びＲ６が０．２３７Ω（０．２３８Ωに最も近い標準値）となるように選択された場合、フルスケール電流におけるＲ６の電圧降下は、２３７ｍＶとなる。

[0061] Ｒ３、Ｒ４及びＲ７の値は、反転入力部７１Ｂにおいて望ましいバイアス電圧を提供する及び適切な電流フィードバックを提供するように選択され得る。例えば、バイアス電圧が最悪ケースの予想オフセットに等しい又はそれを僅かに上回る為に１００ｍＶであるべき場合、Ｖ＋が５Ｖであれば、Ｒ３及びＲ６＋Ｒ７は、１００ｍＶのバイアス電圧を生み出す為に、４９：１の比率を有するように選択され得る。例えば、Ｒ３＝４９ｋΩ及びＲ７＝１ｋΩ（Ｒ６は、一般的に、電流が負荷３２に流れていない場合に無視され得るように、Ｒ３又はＲ７と比べてかなり小さい値を有する）を選択し得る。Ｒ４は、オプションである。

[0062] Ｒ４が存在する場合、Ｒ４は、Ｒ６及びＲ７の合計よりもかなり大きい値を有し得る。Ｒ４の値は、反転入力部７１Ｂに印加されるバイアス電圧及びＲ６の電圧降下の結果としてＯＰ ＡＭＰ７２（又は別の利得ブロック）に提供されるフィードバックの利得も微調整する為に選択され得る。

[0063] 回路７０は、以下の様に動作する。この例では、ＤＡＣ４０の出力を制御するレジスタ４５の値は、回路７０の動作を説明するのに良い方法を提供するので、零から始まり段階的に増加されるものとして説明される。但し、どのようなプロセスがレジスタ４５のコンテンツを制御していようと、任意の値をレジスタ４５に書き込む事ができる事を理解されたい。

[0064] この例におけるＯＰ ＡＭＰ７２は、モノポーラＯＰ ＡＭＰである。レジスタ４５の値が最小値（例えば、零）である場合、非反転入力部７１Ａの電圧は、意図的に、反転入力部７１Ｂのバイアス電圧よりも小さい。その結果、出力７４は、最小値（例えば、零＋ＯＰ ＡＭＰ７２によってもたらされたオフセット）を有する。出力７４における電圧は、ＭＯＳＦＥＴ７５をオンにする為に必要とされる閾値を下回る。その結果、負荷３２に電流が流れておらず、電流検知抵抗器Ｒ６に大きな電流が流れていない。

[0065] この状況は、非反転入力７１Ａに印加される電圧が反転入力７１Ｂのバイアス電圧を上回るまでレジスタ４５の値が段階的に増加される間続く。ＯＰ ＡＭＰ７２が高利得を有するので、この電圧差は、出力７４の電圧増加をＯＰ ＡＭＰ７２に生じさせる。出力７４の電圧は、電流検知抵抗器Ｒ６からのフィードバックによって、Ｖ＋まで増加する事が防止される。

[0066] 出力７４の電圧が増加するにつれ、この電圧は、ＭＯＳＦＥＴ７５をオンにする為に必要とされる閾値よりも大きくなる。その結果、ＭＯＳＦＥＴ７５がオンになり、電流が負荷３２及び電流検知抵抗器Ｒ６に流れる事が可能となる。これは、電流検知抵抗器Ｒ６の電圧降下を生じさせ、これは、次に、ＯＰ ＡＭＰ７２の反転入力７１Ｂにおける電位の上昇を生じさせる。従って、出力７４は、ＭＯＳＦＥＴ７５がオンである並びに反転入力７１Ｂが非反転入力７１Ａと同じ電位にまで上昇されるように過不足のない電流が負荷３２及び電流検知抵抗器Ｒ６を通過する事を可能にする様な電圧で安定する。

[0067] 抵抗器Ｒ３、Ｒ４、Ｒ７及び電流検知抵抗器Ｒ６の適切な値を選択する事によって、レジスタ４５のこの「ターンオン閾値」の値に対応する負荷３２を通る電流を、制御する事が望まれる最低電流以下の小さな電流にさせる事ができる。

[0068] レジスタ４５のターンオン閾値に対応する出力７４における電圧は、プロセッサ４８の入力５０において検出されるのに十分である。入力５０は、便宜上デジタル入力である。プロセッサ４８がターンオン閾値を検出できるように（例えば、図４の方法６０の様な方法によって）、出力７４における電圧を増幅してその結果を入力５０に適用する為に増幅器が任意選択的に設けられてもよい。

[0069] レジスタ４５の値がターンオン閾値を超えて段階的に増加されるにつれ、各段階に対して、ＯＰ ＡＭＰ７２がその出力７４における電圧を増加させ、それにより、増加された電流からのフィードバックが、出力７４における電圧が安定する点である非反転入力７１Ａと同じ電位まで反転入力７１Ｂにおける電位を上昇させるまで、負荷３２及び電流検知抵抗器Ｒ６を通る電流を増加させる。

[0070] 従って、プロセッサ４８は、ターンオン閾値からある最大値にまで及ぶ範囲内にある値をレジスタ４５に入れる事によって、負荷３２を通る電流を制御する事ができる。プロセッサ４８は、ターンオン閾値よりも小さい値をレジスタ４５に書き込む事によって、負荷３２を通る電流を止めさせる事ができる。

[0071] 回路７０は、単なる例として与えられるものであり、上記の動作の基本原理は守りながら様々に異ならせる事ができる。幾つかの例として、
・ＯＰ ＡＭＰ７２への電流フィードバックは、能動電子構成要素を包含し得る（例えば、Ｒ７の代わりに又はＲ７に加えて、増幅器が設けられてもよい）
・ＯＰ ＡＭＰ７２は、別の種類の高利得増幅器に置き換えられてもよい
・ＤＡＣ４０の出力は、非反転入力７１Ａに印加される前に、調整、増幅、減衰又は別の方法で変更されてもよい（なお、ＤＡＣ４０の出力部４１と非反転入力７１Ａとの間に導入された追加の調整回路によって導入される追加のオフセットを本明細書に記載される様に決定及び補償する事ができる）
・反転入力７１Ｂにおいて提供されるバイアス電圧は、分圧器以外のソースからのものでもよい
・ＭＯＳＦＥＴ７５は、他の適切な電流制御装置に置き換えられてもよい
・電流検知抵抗器Ｒ６は、電流フィードバックをＯＰ ＡＭＰ７２に提供する為に適用する事ができる代替電流センサと置き換えられてもよい
・利得ブロックの反転入力がバイアス電圧を受け取る為に接続される及び利得ブロックの非反転入力がＤＡＣ４０の出力部に接続される事は必須ではない。代替実施形態では、これらの入力は逆転され、回路動作を維持する為に他の回路要素の極性が変更される。
この様な変更は、単独で又は任意の適切な組合せで適用され得る。

[0072] 図５Ａは、ある代替実施形態による回路例７０Ａを示す模式図である。回路７０Ａは、利得ブロック（この例では、ＯＰ ＡＭＰ７２によって提供される）の反転入力に印加されるバイアス電圧が変動され得る点を除いては、図５に示される回路７０に類似する。例示された実施形態では、プロセッサ４８によって制御されるスイッチ８０が、選択的に抵抗器Ｒ８をＲ３と並列に接続する事を許可する。スイッチ８０が閉じられると、Ｒ４、Ｒ６及びＲ７にわたって電圧がより多く低下され、その結果、利得ブロックの反転入力７１Ｂにおけるバイアス電圧が増加するように、Ｒ８がＲ３と並列に接続される。従って、スイッチ８０が開の時、第１のバイアス電圧が入力７１Ｂに印加され、スイッチ８０が閉の時、第１のバイアス電圧よりも大きい第２のバイアス電圧が入力７１Ｂに印加される。

[0073] 回路７０Ａは、ＤＡＣ４０の性能及び利得ブロックに関する追加情報を得る為に用いられ得る。例えば、電流制御装置（この例ではＭＯＳＦＥＴ７５）をスイッチ８０が閉の場合に辛うじてオンにさせる為にレジスタ４５に書き込む事ができる値（「第２の較正値」）（例えば、スイッチ８０が閉の場合にＭＯＳＦＥＴ７５がオフのままである最高値よりも１大きい値）を決定する事ができる。

[0074] ある実施形態では、第２の較正値は、ＤＡＣ４０の利得が正確に分かっていない場合（例えば、ＤＡＣ４０と同種の複数のＤＡＣの中でＶ_ＳＴＥＰのばらつきが存在する場合）の補正を補助する為に適用される。

[0075] ある実施形態例では、プロセッサ４８は、スイッチ８０を閉じる事、異なる値をレジスタ４５に書き込む事、及び入力５０によって各レジスタ値に対して出力７４における電圧をモニタリングする事を含む方法によって、プロセッサに第２の較正値を決定させる命令を実行する。一部の実施形態では、その中に第２の較正値が見つけられるべき値の範囲は、スイッチ８０が閉の時に印加される既知のバイアス電圧及びＤＡＣ４０の既知の特徴から事前に知られる。この様な実施形態では、レジスタ４５に書き込まれる値は、この範囲内にあるように選択され得る。一部の実施形態では、プロセッサ４８は、レジスタ４５の値を順次インクリメントする又はデクリメントする事によって第２の較正値を決定する。これは、必須ではない。第２の較正値を決定する為に他の探索法が適用されてもよい。

[0076] ある実施形態例では、プロセッサ４８は、第１及び第２の較正値並びにそれらに対応するバイアス電圧からＶ_ＳＴＥＰを決定するように構成される。これは、例えば、第２のバイアス電圧から第１のバイアス電圧を減算し、その結果を第１及び第２の較正値間の差によって除算する事によって行われ得る。

[0077] 他の実施形態は、３つ以上の異なるバイアス電圧を提供し得る。この様な実施形態は、上記と同じ方法で追加の較正値を獲得し、ＤＡＣ４０の性能がより良く特徴付けられる事を可能にし得る。異なるバイアス電圧間の選択は、プロセッサ４８によって制御する事ができる。

[0078] バイアス電圧が分圧器によって提供される事は便利であるが必須ではない。代替実施形態では、１つ又は複数の較正値の獲得に使用されるバイアス電圧は、電圧レギュレータ、ツェナーダイオード、外部較正電源又は他の適切な基準電圧源によって提供される。

[0079] ２つ以上の選択可能なバイアス電圧の使用は、本明細書に記載された他の実施形態に適用され得る。例えば、図２に示された様な装置は、利得ブロック４４の入力において選択可能なバイアス電圧を提供するように変更され得る。

[0080] オフセットを一度のみ決定する事が望ましい実施形態では、入力５０への永続的な接続は必要とされない。この様な実施形態では、代替案は、プロセッサ４８とデータ通信する外部テスト装置を用いて、出力７４における電圧及び／又は負荷３２を流れる電流の増加を検出する事である。外部テスト装置は、ターンオン閾値が達成されると、信号をプロセッサ４８に提供し得る。外部テスト装置に接続するテストポイントが設けられ得る。一部の実施形態では、外部テスト装置は、バイアス電圧を利得ブロックの入力に印加する為に接続されたテストポイントに１つ又は複数のバイアス電圧を供給し得る。

[0081] ある例示的実施形態例では、ＤＡＣ４０は、０〜１０２３の範囲のレジスタ値に対応するように構成される。ＤＡＣ４０の最大出力が１０．２３Ｖ（この値は、この例においてのみ便宜上選択される）である場合を考える。この場合、ＤＡＣ４０の出力が線形である及びＤＡＣ４０がオフセットを持たない場合、ＤＡＣ４０の出力は、

によって与えられ、式中、Ｖ_ＯＵＴは、ＤＡＣ４０の出力電圧であり、Ｄ_Ｖは、レジスタ４５に保存された値である。従って、ＤＡＣ４５の出力は、この例では０．０１ボルトであるステップサイズＶ_ＳＴＥＰと共に変えられ得る。

[0082] 次にＤＡＣ４０が負オフセットを有する場合を考える（例えば、Ｄ_Ｖ∈［０、Ｍ］の場合ＤＡＣ４０の出力が０Ｖであり、Ｄ_Ｖ＞Ｍの値に対して直線的に増加する）。この例では、ＤＡＣ４０の出力は、
Ｄ_Ｖ ＜Ｍの場合、Ｖ_ＯＵＴ＝０

によって与えられる。

[0083] 次に、ＤＡＣ４０が正オフセットを有する場合を考える（例えば、Ｄ_Ｖ＝０の場合、ＤＡＣ４０の出力はＶ_Ｘであり、Ｖ_Ｘは、零よりも大きい）。この例では、ＤＡＣ４０の出力は、

によって与えられ、式中、Ｖ_ＳＴＥＰは、上記の様な電圧ステップサイズであり、Ｖ_ＭＡＸは、最大出力電圧である。このケース例では、Ｖ_ＭＡＸ＝１０．２３Ｖ及びＶ_ＳＴＥＰ＝１０．２３Ｖ／１０２３＝０．０１Ｖである。

[0084] バイアス電圧Ｖ_Ｂは、Ｖ_Ｘよりも僅かに大きくなるように選択され得る。本明細書に記載される様な回路が大量に製造される場合、個々の回路におけるオフセットは、回路間の構成要素のばらつきの結果、変動する。一般的に、望ましい信頼度にまで、ある特定の回路の実際のオフセットが最悪ケースの正オフセットより小さくなるように、最悪ケースの正オフセットを確立する事が可能である。この場合、回路は、Ｖ_Ｘの最悪ケース値よりも僅かに大きいバイアス電圧を提供するように設計され得る。

[0085] バイアス電圧Ｖ_Ｂのこの選択を用いて、ＤＡＣ４０が負オフセットＭを有する場合、電流制御装置３６は、Ｄ_Ｖが（Ｖ_Ｂ／Ｖ_ＳＴＥＰ）＋Ｍ＋１以上である場合に限り、「オン」状態となる。従って、ＤＡＣ４０の入力値の全範囲（この例では、０〜１０２３）は、電気負荷を制御する為に使用できない。制御された負荷は、

の範囲内のレジスタ値に関する非零電流を受け取り得る。

[0086] 一部の実施形態は、有効入力範囲（例えば、この例では０〜１０２３）内の入力値を縮小範囲へとマッピングする。この縮小範囲は、最悪ケースの負オフセットと最悪ケースの正オフセットとの間のオフセットを有する全てのＤＡＣに対して有効であるように選択された単一の範囲でもよい。この様な実施形態では、オフセットの補償は、変換に従って入力値を縮小範囲にマッピングする事及びオフセットデジタル値を結果に加える事を含み得る。一部の実施形態では、縮小範囲は、例えば方法６０によって得られたオフセット情報に基づいて、ＤＡＣ毎に別々に決定されてもよい。

[0087] 本明細書に記載された回路及び方法は、広範囲の用途を持つ。ある用途例は、ＬＥＤ光源等の固体光源の駆動にある。一部の用途では、プロセッサは、複数の固体光源を制御し得る。例えば、プロセッサは、赤色、緑色及び青色（Ｒ、Ｇ及びＢ）光源のソースを、観察者が所望の色を知覚できるようにＲ、Ｇ及びＢ光源からの光を混ぜ合わせるように制御する為に接続され得る。プロセッサが低レベルの光を発するようにＲ、Ｇ及びＢ光源を制御しようとする時、Ｒ、Ｇ及びＢ光源間の異なるオフセットは、それらを全てオンとはさせない場合がある。これは、知覚色が誤る原因となり得る。

[0088] この様な用途では、プロセッサは、各々別個に制御された光源又は１組の光源のターンオン閾値を決定するように構成されてもよい。これらのターンオン閾値は、記録され、後に光源の制御の際にプロセッサによって適用され得る。例えば、プロセッサは、各光源に対して望ましいデジタル駆動値を決定する、これらの値に対して対応するターンオン閾値（又は対応するターンオン閾値−１）を加える、及びこれらの結果を異なる光源に対応する制御レジスタ４５に書き込む事ができる。

[0089] 本発明の特定の実施は、プロセッサに本発明の方法を行わせるソフトウェア命令を実行するコンピュータプロセッサを含む。例えば、光コントローラ又は別の種類の電気負荷用のコントローラにおける１つ又は複数のプロセッサは、図４に示される様な、１つ又は複数のプロセッサにアクセス可能なプログラムメモリにおけるソフトウェア命令を実行する方法６０を実施し得る。本発明は、プログラムプロダクトの形でも提供され得る。プログラムプロダクトは、データプロセッサによって実行された場合、データプロセッサに本発明の方法を実行させる命令を含む一連のコンピュータ可読信号を保持する任意の媒体を含み得る。本発明によるプログラムプロダクトは、多種多様の形式の何れのものでもよい。プログラムプロダクトは、例えば、フロッピー（登録商標）ディスク、ハードディスクドライブを包含する磁気データ記憶媒体、ＣＤ−ＲＯＭ、ＤＶＤを包含する光データ記憶媒体、又はＲＯＭ、フラッシュＲＡＭを包含する電子データ記憶媒体等の持続性物理媒体を含み得る。プログラムプロダクトに関するコンピュータ可読信号は、任意選択的に圧縮又は暗号化されてもよい。

[0090] 文脈が明白に別段の要求をしない限り、明細書及び特許請求の範囲全体を通して、
・「含む」（“comprise”）及び「含んでいる」（“comprising”）等は、排他的又は網羅的な意味とは対照的に、包含的な意味で、即ち、「包含するが、限定されない」という意味で解釈されるものとする。
・「接続される」（“connected”）、「結合される」（“coupled”）、又はそれらの変形語は、２つ以上の要素間の直接的又は間接的な接続又は結合を意味し、要素間の結合又は接続は、物理的、論理的、又はそれらの組み合わせでもよい。
・「本明細書に」（“herein”）、「上記の」（“above”）、「以下の」（“below”）、及び類似の意味の語は、本明細書を言い表す為に使用された場合、本明細書全体に言及するものであって、本明細書のある特定の部分を言及するものではない。
・２つ以上のアイテムのリストに関連する「又は」（“or”）は、この語の以下の全ての解釈：リスト中のアイテムの何れか、リスト中のアイテムの全て、及びリスト中のアイテムの組み合わせを含める。
・単数形「a」、「an」及び「the」は、適切な複数形の意味も包含する。

[0091] 本発明の実施形態は、特別に設計されたハードウェア、設定可能なハードウェア、データプロセッサに対して実行可能なソフトウェア（これは、任意選択的に「ファームウェア」を含み得る）の供給によって設定されるプログラマブルデータプロセッサ、本明細書に詳細に説明される方法における１つ以上のステップ及び／若しくはこれらの２つ以上の組み合わせを行うように特別にプログラム、設定、若しくは構築された特殊用途コンピュータ又はデータプロセッサを用いて実施され得る。特別に設計されたハードウェアの例は、論理回路、特定用途向け集積回路（「ＡＳＩＣ」）、大規模集積回路（「ＬＳＩ」）、及び超大規模集積回路（「ＶＬＳＩ」）等である。設定可能なハードウェアの例は、プログラマブルアレイロジック（「ＰＡＬ」）、プログラマブルロジックアレイ（「ＰＬＡ」）、及びフィールドプログラマブルゲートアレイ（「ＦＰＧＡ」）等の１つ又は複数のプログラマブルロジックデバイスである。プログラマブルデータプロセッサの例は、マイクロプロセッサ、デジタル信号プロセッサ（「ＤＳＰ」）、組み込みプロセッサ、グラフィックプロセッサ、数値演算コプロセッサ、汎用コンピュータ、サーバコンピュータ、クラウドコンピュータ、メインフレームコンピュータ、及びコンピュータワークステーション等である。例えば、あるデバイス用の制御回路における１つ又は複数のデータプロセッサは、プロセッサにアクセス可能なプログラムメモリにおけるソフトウェア命令を実行する事によって、本明細書に記載された様な方法を実施する事ができる。

[0092] 処理は、中央で行ってもよい又は分散されてもよい。処理が分散される場合、ソフトウェア及び／又はデータを包含する情報は、中央に保持されてもよい又は分散されてもよい。この様な情報は、適切なデータ通信路経由で異なる機能ユニット間で交換され得る。

[0093] プロセッサ又はブロックはある順序で示されるが、代替例は、異なる順序でステップを有するルーティンを行い得る又は異なる順序でブロックを有するシステムを用い得る、並びに、一部のプロセッサ又はブロックは、代替形態又はサブコンビネーションを提供する為に、削除され得る、移動され得る、追加され得る、更に分割され得る、組み合わせられ得る、及び／又は変更され得る。これらのプロセッサ又はブロックの各々は、様々な異なる方法で実施され得る。

[0094] 加えて、要素は、時には順次行われるものとして示されるが、その代わりに、それらは、同時又は異なる順で行われてもよい。

[0095] 構成要素（例えば、ソフトウェアモジュール、プロセッサ、アセンブリ、デバイス、回路等）が上記で言及される場合、別段の指示がない限り、その構成要素への言及（「手段」への言及を包含する）は、その構成要素の同等物として、記載された構成要素の機能を行う（即ち、機能的に同等である）構成要素を包含すると解釈されるものであり、本発明の例示された実施形態例における機能を行う開示された構造と構造的に同等ではない構成要素を包含する。

[0096] 上述の開示に鑑みて当業者には明らかとなるように、本発明の実施において、その精神又は範囲から逸脱する事なく、多くの変更及び修正が可能である。従って、本発明の範囲は、以下の特許請求の範囲によって定義される内容に従って解釈されるものである。

[0097] 例示目的で、システム、方法及び装置の具体例を本明細書に記載した。これらは、単なる例である。本明細書に提供された技術は、上記のシステム例以外のシステムに適用する事ができる。多くの変更、修正、追加、削除、及び置換が本発明の実施の範囲内で可能である。本発明は、特徴、要素及び／若しくは行為を同等の特徴、要素及び／若しくは行為に換える事、異なる実施形態からの特徴、要素及び／若しくは行為を上手く組み合わせる事、本明細書に記載された様な実施形態の特徴、要素及び／若しくは行為を他の技術の特徴、要素及び／若しくは行為と組み合わせる事、並びに／又は記載された実施形態の特徴、要素及び／若しくは行為を削除及び組み合わせる事によって得られるバリエーションを包含する、当業者には明白となる記載された実施形態のバリエーションを包含する。

[0098] 従って、以下の添付の請求項及び今後導入される請求項は、合理的に推察され得る様な全ての修正、置換、追加、削除、及びサブコンビネーションを包含するものと解釈される事が意図される。請求項の範囲は、例に記載された好適な実施形態によって限定されるものではなく、明細書全体と一致する最も広い解釈が与えられるものである。

Claims (60)

1. 電気負荷を通る電流を制御する為のターンオン閾値を有する電流制御装置を駆動する為の回路であって、前記回路は、
   デジタル−アナログ変換器（ＤＡＣ）からの制御信号及び基準電圧を受け取る利得ブロックであって、前記基準電圧は、前記電気負荷を流れる瞬時電流に基づいた電流フィードバック信号を含み、前記利得ブロックは、前記電流制御装置に接続された出力部を含む、利得ブロックと、
   前記利得ブロックの前記出力部における電圧を検出する検出器と、
   コントローラであって、
   前記ＤＡＣにおける制御値を変更する、
   前記利得ブロックの前記出力部において前記検出器によって検出された前記電圧をモニタリングする事により、前記電流制御装置のターンオンに対応する前記検出された電圧の増加を検出する、及び
   前記制御値の対応するオフセットを決定する、コントローラと、
   を含む、回路。
2. 前記コントローラは、前記電気負荷を通る望ましい電流を達成するように前記ＤＡＣの前記制御値を調整する為に前記オフセットを適用する、請求項１に記載の回路。
3. 前記利得ブロックは、前記デジタル−アナログ変換器からの前記制御信号を受け取る非反転入力部及び前記基準電圧を受け取る反転入力部を含む、請求項２に記載の回路。
4. 前記利得ブロックは、演算増幅器を含む、請求項３に記載の回路。
5. 前記電気負荷と直列に接続された電流検知抵抗器を含み、前記電流フィードバック信号は、前記電流検知抵抗器の電圧を含む、請求項１乃至４のいずれか一項に記載の回路。
6. 前記電流制御装置は、電界効果トランジスタを含む、請求項１乃至５のいずれか一項に記載の回路。
7. 前記コントローラは、前記制御値を段階的に増加させる事によって前記制御値を変更する、請求項１に記載の回路。
8. 前記コントローラは、前記デジタル−アナログ変換器に関連するレジスタにデジタル値を書き込むデータプロセッサを含み、前記検出器は、前記利得ブロックの前記出力部をモニタリングする為に接続可能な前記データプロセッサの検知入力部を含む、請求項１乃至６のいずれか一項に記載の回路。
9. 前記検知入力部は、デジタル入力部を含む、請求項８に記載の回路。
10. 前記検知入力部は、アナログ−デジタル変換器に接続されたアナログ入力部を含む、請求項８に記載の回路。
11. 持続性コンピュータソフトウェア命令セットを包含したプログラム記憶部を含み、前記コンピュータソフトウェア命令は、前記データプロセッサによって実行されると、前記データプロセッサに前記レジスタに対して異なるデジタル値を書き込ませる、及びオフセットデジタル値が前記レジスタに書き込まれると、前記電流制御装置がオフ状態のままとなり、前記オフセットデジタル値は、前記電流制御装置が前記オフ状態のままとなる最大のデジタル値であるようなオフセットデジタル値を決定させる第１の命令を含む、請求項８に記載の回路。
12. 前記コンピュータソフトウェア命令は、前記プロセッサに前記オフセットデジタル値を表す値をデータ記憶部に保存させる、請求項１１に記載の回路。
13. 前記第１の命令は、前記プロセッサが前記検知入力部によって前記利得ブロックの前記出力部における増加を検出するまで、連続するデジタル値を前記レジスタに書き込ませる、請求項１１に記載の回路。
14. 前記第１の命令は、その間で前記プロセッサが前記検知入力部によって前記利得ブロックの前記出力部における初期値からの増加を検出する１対の隣接するデジタル値を決定する探索アルゴリズムに従って、デジタル値を前記レジスタに書き込ませる、請求項１１に記載の回路。
15. 前記探索アルゴリズムは、二分探索アルゴリズムを含む、請求項１４に記載の回路。
16. 前記コンピュータソフトウェア命令は、第２の命令を含み、前記第２の命令は、第１のデジタル値を第２のデジタル値へとマッピングし、及び前記第２のデジタル値を前記レジスタに書き込み、前記マッピングは、デジタル値の第１の範囲にある第１のデジタル値を、デジタル値の第２の範囲にある対応する第２のデジタル値へとマッピングし、前記第２の範囲は、前記第１の範囲よりも小さい、請求項１１乃至１５のいずれか一項に記載の回路。
17. 前記電気負荷は、固体発光素子を含む、請求項１乃至１６のいずれか一項に記載の回路。
18. 請求項１乃至１７のいずれか一項に記載の回路を複数含む装置であって、複数の前記回路の各々は、複数の電気負荷の内の対応する１つを駆動し、前記プロセッサは、前記複数の回路に共通である、装置。
19. 前記複数の電気負荷の各々は、１つ又は複数の固体発光素子を含む、請求項１８に記載の装置。
20. 前記複数の電気負荷の内の異なる電気負荷の前記固体発光素子は、異なる色度の光を発する、請求項１９に記載の装置。
21. 前記装置は、前記固体発光素子の各々を実質的に同時に「オフ」状態から最低「オン」状態へと切り替える、請求項２０に記載の装置。
22. 前記デジタル−アナログ変換器は、正オフセットを有し、前記基準電圧は、前記正オフセットを上回る、請求項１乃至２０のいずれか一項に記載の回路。
23. 前記検出器及び前記コントローラは、前記制御値の前記オフセットが決定された後に、前記回路から取り外し可能である、請求項１乃至２２のいずれか一項に記載の回路。
24. 前記基準電圧は、前記コントローラによって制御可能である、請求項１乃至２３のいずれか一項に記載の回路。
25. 第１及び第２の基準電圧源、並びに前記第１及び第２の基準電圧源の一方を前記利得ブロックに選択的に接続するスイッチを含み、前記スイッチは、前記コントローラによって制御されるように接続される、請求項２４に記載の回路。
26. 前記第１の基準電圧源は、分圧器を含む、請求項２５に記載の回路。
27. 前記コントローラは、複数の異なるバイアス電圧の各々に対して前記制御値の前記対応するオフセットを決定する、請求項２４乃至２６のいずれか一項に記載の回路。
28. 電気負荷を駆動する為の回路であって、前記回路は、
    前記負荷と直列に接続された電流制御装置と、
    レジスタ及び利得ブロックによって前記電流制御装置の制御入力部と結合された出力部を含むデジタル−アナログ変換器と、
    前記利得ブロックの前記出力部における電圧を検出する検出器を含むコントローラであって、前記コントローラは、前記検出器によって検出された電圧に基づいて前記電流制御装置のターンオンに対応するレジスタ値を決定する、コントローラと、
    を含み、
    前記利得ブロックは、
    前記デジタル−アナログ変換器の前記出力部から制御電圧を受け取る第１の入力部と、
    前記電気負荷の電流を表す電流フィードバック信号を受け取る第２の入力部であって、バイアス電圧に少なくとも等しい電位を有するようにバイアスをかけられた第２の入力部と、
    前記電流制御装置の前記制御入力部に結合された出力部と、
    を含む、回路。
29. 前記利得ブロックの前記第１の入力部は、非反転入力部であり、前記利得ブロックの前記第２の入力部は、反転入力部である、請求項２８に記載の回路。
30. 前記利得ブロックは、演算増幅器を含む、請求項２８に記載の回路。
31. 前記電気負荷と直列に接続された電流検知抵抗器を含み、前記電流フィードバック信号は、前記電流検知抵抗器の電圧を含む、請求項２８乃至３０のいずれか一項に記載の回路。
32. 前記電流制御装置は、電界効果トランジスタを含む、請求項２８乃至３１のいずれか一項に記載の回路。
33. 前記デジタル−アナログ変換器に関連するレジスタにデジタル値を書き込むプロセッサを含み、前記プロセッサは、前記利得ブロックの前記出力部をモニタリングする検知入力部を含む、請求項２８乃至３２のいずれか一項に記載の回路。
34. 持続性コンピュータソフトウェア命令セットを包含したプログラム記憶部を含み、前記コンピュータソフトウェア命令は、前記プロセッサによって実行されると、前記プロセッサに前記レジスタに対して異なるデジタル値を書き込ませる、及びオフセットデジタル値が前記レジスタに書き込まれると、前記電流制御装置がオフ状態のままとなり、前記オフセットデジタル値は、前記電流制御装置が前記オフ状態のままとなる最大のデジタル値であるようなオフセットデジタル値を決定させる第１の命令を含む、請求項３３に記載の回路。
35. 前記コンピュータソフトウェア命令は、前記プロセッサに前記オフセットデジタル値を表す値をデータ記憶部に保存させる、請求項３４に記載の回路。
36. 前記第１の命令は、前記プロセッサが前記検知入力部によって前記利得ブロックの前記出力部における増加を検出するまで、連続するデジタル値を前記レジスタに書き込ませる、請求項３４に記載の回路。
37. 前記第１の命令は、その間で前記プロセッサが前記検知入力部によって前記利得ブロックの前記出力部における初期値からの増加を検出する１対の隣接するデジタル値を決定する探索アルゴリズムに従って、デジタル値を前記レジスタに書き込ませる、請求項３４に記載の回路。
38. 前記探索アルゴリズムは、二分探索アルゴリズムを含む、請求項３７に記載の回路。
39. 前記コンピュータソフトウェア命令は、第２の命令を含み、前記第２の命令は、第１のデジタル値を第２のデジタル値へとマッピングし、及び前記第２のデジタル値を前記レジスタに書き込み、前記マッピングは、デジタル値の第１の範囲にある第１のデジタル値を、デジタル値の第２の範囲にある対応する第２のデジタル値へとマッピングし、前記第２の範囲は、前記第１の範囲よりも小さい、請求項３４乃至３８のいずれか一項に記載の回路。
40. 各々が複数の電気負荷の内の対応する１つを駆動する請求項３３乃至３９のいずれか一項に記載の回路を複数含む装置であって、前記プロセッサは、複数の前記回路に共通である、装置。
41. 前記複数の電気負荷の各々は、１つ又は複数の固体発光素子を含む、請求項４０に記載の装置。
42. 前記複数の電気負荷の内の異なる電気負荷の前記固体発光素子は、異なる色度の光を発する、請求項４１に記載の装置。
43. 前記装置は、前記固体発光素子の各々を実質的に同時に「オフ」状態から最低「オン」状態へと切り替える、請求項４１に記載の装置。
44. 前記コントローラは、前記電流制御装置のターンオンに対応する前記レジスタ値が決定された後に、前記回路から取り外し可能である、請求項２８に記載の回路。
45. 前記電気負荷は、固体発光素子を含む、請求項２８乃至３９のいずれか一項に記載の回路。
46. 前記デジタル−アナログ変換器は、正オフセットを有し、前記第２の入力部は、前記正オフセットを上回る電位を有するようにバイアスをかけられる、請求項２８乃至３９のいずれか一項に記載の回路。
47. デジタル−アナログ変換器を含む駆動回路においてオフセットを決定する方法であって、
    前記デジタル−アナログ変換器のレジスタに複数のデジタル値を書き込むステップと、
    前記デジタル値の各々に関して、利得ブロックの第２の入力部にバイアス電圧を印加しながら、前記利得ブロックの第１の入力部に前記デジタル−アナログ変換器の出力を印加し、電流制御装置の制御入力部に前記利得ブロックの出力を印加し、前記利得ブロックの前記第２の入力部に電流フィードバック信号を印加し、前記利得ブロックの前記出力をモニタリングするステップと、
    前記複数のデジタル値に関する前記利得ブロックの前記出力の前記モニタリングの結果から、オフセットデジタル値が前記レジスタに書き込まれると、前記電流制御装置がオフ状態のままとなり、前記オフセットデジタル値は、前記電流制御装置が前記オフ状態のままとなる最大のデジタル値であるようなオフセットデジタル値を決定するステップと、
    前記オフセットデジタル値を表す情報を記録するステップと、
    を含む、方法。
48. 前記駆動回路は、固体発光素子を駆動する、請求項４７に記載の方法。
49. 前記方法を複数の駆動回路の各々に対して行うステップと、前記複数の駆動回路の各々に関する前記オフセットデジタル値を表す前記情報を単一のデータ記憶部に記録するステップとを含む、請求項４７に記載の方法。
50. 前記複数のデジタル値は、０からＮを含めた整数の集合を含み、Ｎは、正の整数である、請求項４７に記載の方法。
51. 前記デジタル−アナログ変換器の前記レジスタに前記複数のデジタル値を書き込むステップは、最小から最大の順に前記デジタル値を書き込む事を含む、請求項４７に記載の方法。
52. 前記デジタル−アナログ変換器の前記レジスタに前記複数のデジタル値を書き込むステップは、降順に前記デジタル値を書き込む事を含む、請求項４７に記載の方法。
53. 前記デジタル−アナログ変換器の前記レジスタに前記複数のデジタル値を書き込むステップは、探索アルゴリズムによって決定された順に前記デジタル値を書き込む事を含む、請求項４７に記載の方法。
54. 前記オフセットデジタル値を決定するステップは、負荷を通る電流が少なくとも閾値分最初に増加した際に、前記デジタル−アナログ変換器の前記レジスタに書き込まれた前記デジタル値に等しい又は前記デジタル−アナログ変換器の前記レジスタに書き込まれた前記デジタル値より１少ない前記デジタル値を選択する事を含む、請求項４７に記載の方法。
55. 前記オフセットデジタル値を決定するステップは、前記利得ブロックからの前記出力が少なくとも閾値分最初に増加した際に、前記デジタル−アナログ変換器の前記レジスタに書き込まれた前記デジタル値に等しい又は前記デジタル−アナログ変換器の前記レジスタに書き込まれた前記デジタル値より１少ない前記デジタル値を選択する事を含む、請求項４７に記載の方法。
56. 第１のデジタル値を第２のデジタル値にマッピングする事と、
    前記第２のデジタル値を前記レジスタに書き込む事と、
    によってデジタル値をマッピングするステップを更に含み、
    前記マッピングは、デジタル値の第１の範囲にある第１のデジタル値を、デジタル値の第２の範囲にある対応する第２のデジタル値へとマッピングし、前記第２の範囲は、前記第１の範囲よりも小さい、請求項４７乃至５５のいずれか一項に記載の方法。
57. 負荷を制御する為の駆動デジタル値を取得するステップと、前記オフセットデジタル値及び前記駆動デジタル値の合計を取得する事によって駆動回路のオフセットを修正するステップと、前記合計を前記レジスタに書き込むステップとを更に含む、請求項４７乃至５６のいずれか一項に記載の方法。
58. ユーザによる入力に応答して前記方法を開始するステップを含む、請求項４７乃至５７のいずれか一項に記載の方法。
59. センサからの入力に応答して前記方法を開始するステップを含む、請求項４７乃至５７のいずれか一項に記載の方法。
60. 前記バイアス電圧の複数の値の各々に対して前記オフセットデジタル値を決定するステップを繰り返すステップを含む、請求項４７乃至５９のいずれか一項に記載の方法。