JP2015518313A - ソースフォロワベースの電圧モードトランスミッタ - Google Patents
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Abstract
装置が、第1及び第3のノード(N1、N3)間に結合される第1のスイッチ(Q1)、第1及び第4のノード(N1、N4)間に結合される第2のスイッチ(Q2)、第2及び第3のノード(N2、N3)間に結合される第3のスイッチ(Q3)、及び第2及び第4のノード(N2、N3)間に結合される第4のスイッチ(Q4)を備えたHブリッジを有する。第1のノード(N1)及び第1の供給レール(VDD)に結合される第1のソースフォロワ(Q7)が、第1の基準信号(REF1)を受信するように構成される。第2のノード(N2)及び第2の供給レール(VSS)に結合される第2のソースフォロワ(Q8)が第2の基準信号(REF2)を受信するように構成される。
Description
本願は、概してトランスミッタに関し、更に特定して言えば、ソースフォロワを用いるHブリッジを有する電圧モードトランスミッタに関連する。
図1は、例示の従来のドライバ100を示す。オペレーションにおいて、コントローラ102が、相補型駆動又は制御信号をHブリッジ104(これは概してトランジスタQ1〜Q4及びキャパシタC1及びC2を含む)に提供する。具体的には、これらの相補型信号は、レジスタR1及びR2(これらは典型的にインピーダンスマッチングレジスタである)及び送信チャネル(図示せず)に対し出力信号を生成するため、トランジスタ対Q1及びQ2(これらは、図示するように、PMOSトランジスタである)及びトランジスタ対Q3及びQ4(これらは、図示するように、NMOSトランジスタである)に供給される。これは、コントローラ102が、1つの電流経路をつくるため、逆に別の電流経路のために、論理高又は「1」信号をトランジスタQ1及びQ4に提供する(一方で、論理低又は「0」信号をトランジスタQ2及びQ3に提供する)ことを意味する。いずれの電流経路でも、トランジスタQ5及びQ6を用いた結果生じる損失がある。即ち、電流源として動作するトランジスタQ5及びQ6に起因して高出力インピーダンス及び遅い応答がある。従って、改善された性能を有するドライバが求められている。
従来の回路の幾つかの例は、下記文献に記載されている。
米国特許番号第6,917,169号
米国特許番号第5,689,144号
米国特許公開番号2008/0252372
Krenzket et al, "A 36-V H-BRIDGE DRIVER INTERFACE IN A STANDARD 0.35-μm CMOS PROCESS," IEEE Intl. Symposium on Circuits and Systems 2005, Vol. 4, May 23-26 2005, pp. 3651-3554
1つの態様において、本発明は或る装置を提供する。
この装置の説明される一実施例が、第1の供給レール、第2の供給レール、Hブリッジ、第1のソースフォロワ、及び第2のソースフォロワを含む。Hブリッジは、第1のノードと、第2のノードと、第3のノードと、第4のノードと、第1及び第3のノード間に結合される第1のスイッチと、第1及び第4のノード間に結合される第2のスイッチと、第2及び第3のノード間に結合される第3のスイッチと、第2及び第4のノード間に結合される第4のスイッチとを有する。第1のソースフォロワは、Hブリッジの第1のノードに結合され、第1の供給レールに結合され、及び第1の基準信号を受信するように構成される。第2のソースフォロワは、Hブリッジの第2のノードに結合され、第2の供給レールに結合され、及び第2の基準信号を受信するように構成される。
特定の実装において、第1及び第2のスイッチは更に、第1及び第2のPMOSトランジスタを含み得、第1及び第2のPMOSトランジスタの各々は、そのソースで第1のノードに結合される。第3及び第4のスイッチは更に、第1及び第2のNMOSトランジスタを含み得、第1及び第2のNMOSトランジスタの各々は、そのソースで第2のノードに結合される。第1のソースフォロワは更に、そのソース及びボディで第1のノードに結合され、そのドレインで第1の供給レールに結合され、及びそのゲートで第1の基準信号を受信するように構成される第3のNMOSトランジスタを含み得る。第2のソースフォロワは更に、そのソース及びボディで第2のノードに結合され、そのドレインで第2の供給レールに結合され、及びそのゲートで第2の基準信号を受信するように構成される第3のPMOSトランジスタを含み得る。第3のNMOS及び第3のPMOSトランジスタはデプリーションモードトランジスタである。
別の態様において或る装置が提供される。この装置は、第1の供給レール、第2の供給レール、トランスミッタ、送信チャネル、及びレシーバを含む。トランスミッタは、Hブリッジ、第1のソースフォロワ、及び第2のソースフォロワを有する。Hブリッジは、第1のノードと、第2のノードと、第3のノードと、第4のノードと、第1及び第3のノード間に結合され、送信回路により制御される第1のスイッチと、第1及び第4のノード間に結合され、送信回路により制御される第2のスイッチと、第2及び第3のノード間に結合され、送信回路により制御される第3のスイッチと、第2及び第4のノード間に結合され、送信回路により制御される第4のスイッチとを有する。第1のソースフォロワは、Hブリッジの第1のノードに結合され、第1の供給レールに結合され、及び第1の基準信号を受信するように構成される。第2のソースフォロワは、Hブリッジの第2のノードに結合され、第2の供給レールに結合され、及び第2の基準信号を受信するように構成される。
特定の実装において、送信回路は更に、入力回路、及び書き込み回路を含み得、書き込み回路は、入力回路と、第1及び第2のPMOSトランジスタのゲートと、第1及び第2のNMOSトランジスタのゲートとに結合される。送信チャネルは更に相互接続を含み得る。レシーバは更に磁気ヘッドを含み得る。書き込み回路は更に、第1及び第2のPMOSトランジスタのゲートと第1及び第2のNMOSトランジスタのゲートとに結合されるドライバを更に含み得る。
図2は、本発明に従ったシステム200の一例を図示する。オペレーションにおいて、トランスミッタ202(及び特に送信回路204)が入力信号INを受け取る。送信回路204(これは、例えば、波形整形オペレーションを実行することができる)が、送信チャネル208を介して信号を駆動させ得るドライバ206に制御信号を提供する。その後レシーバ210が、送信チャネル208から受信した信号に基づいて出力信号OUTを生成し得る。
システム200の1つの例示の実装を図3で見ることができる。この例では、システム200は、ハードディスクドライブ又はHDD(これは300で示す)に対する書き込みチャネルとして実装される。システム300では、書き込み信号が、プリアンプ301(即ち入力回路302)によりHDDチャネルから受信される。集合的に、入力回路302及び書き込み回路304が、ドライバ206に書き込み信号を相互接続308を介して磁気ヘッド310に送信させるように波形整形を実施することができる。この書き込み信号に基づいて、磁気ヘッド310は、HDDプラッタに書き込むことができる。
ドライバ206(これは図4において更に詳細に見ることができる)は、システム200及び300において用いられる。ドライバ206は、電流源(即ち、トランジスタQ5及びQ6)がソースフォロワ(即ち、トランジスタQ7及びQ8)で置き換えられていることを除き、ドライバ100と同様の構造を有する。ソースフォロワは、Hブリッジ104のノードN1及びN2に結合される。ソースフォロワは、ソース電圧の変化(これはHブリッジ104のスイッチングの間生じる)に(電流源に比して)非常に速く応答する。トランジスタQ7及びQ8のゲートは概して、固定基準電圧REF1及びREF2に保たれるため、如何なるソース電圧変動も、トランジスタQ7及びQ8のゲート・ソース電圧の増大となり、これはドレイン・ソース電流の急速な増大を促す。そのため、ドライバ206は、出力ノードN3及びN4をドライバ100に比して一層速く充電及び放電し、効率を改善する。
また、ソースフォロワ(即ち、トランジスタQ7及びQ8)を用いることにより、Hブリッジ104にルックバック(looking back)する共通ソースインピーダンスZOUTも低減する。ドライバ100に戻ると、インピーダンスZOUT,100は下記である。
ここで、ZSWITCHはスイッチインピーダンス(即ち、トランジスタQ1〜Q4の一つのオン抵抗)であり、ZCSは電流源インピーダンスであり、VAはトランジスタQ5又はQ6のアーリー電圧であり、IDはトランジスタQ5又はQ6のドレイン電流である。これは、約10Vのアーリー電圧及び約50mAのドレイン電流IDでは、インピーダンスZOUT,100は約200Ωである(これは非常に高い)ことを意味する。ドライバ206で、インピーダンスZOUT,206は、下記である。
ここで、ZSFはソースフォロワインピーダンスであり、W/LはトランジスタQ7又はQ8のアスペクト比であり、COXはトランジスタQ7又はQ8の酸化物ユニット静電容量であり、μはキャリア移動度であり、IDはトランジスタQ7又はQ8のドレイン電流である。インピーダンスZOUT,206は、相対的にずっと小さく、約10mAのドレイン電流IDで約1〜5Ωである。従って、この一層低いインピーダンスは、一層高い周波数オペレーションを可能にするように結果の寄生極を一層高い周波数へ動かし得る。
性能を更に改善するため、トランジスタQ7及びQ8は、デプリーションモードトランジスタとし得る。デプリーションモードデバイス(即ち、デプリーションモードNMOS又はPMOSトランジスタ)は負の閾値電圧VTを有する。これにより、ソースフォロワ(即ち、トランジスタQ7及びQ8)が、レールVDD及びVSSの電圧を超える基準電圧REF1及びREF2を提供する(これらは通常チャージポンプで成される)必要なく、最大出力スイング(これは、理論的には、レールVSSの電圧にトランジスタQ8のドレイン・ソース電圧降下を加えたものから、レールVDDの電圧からトランジスタQ7のドレイン・ソース電圧降下を減じたものまでのダイナミックレンジである)を達成することが可能となる。
図5に移ると、ドライバ100及び206の比較を見ることができる。図示するように、ドライバ206はドライバ100よりずっと急速にセトリング(settle)する。その結果、ドライバ206の効率は、ドライバ100の効率に比して著しく改善される。
当業者であれば、本発明の特許請求の範囲内で、説明した例示の実施例に変形が成され得ること、及び多くの他の実施例が可能であることが分かるであろう。
Claims (12)
- 装置であって、
第1の供給レール、
第2の供給レール、
Hブリッジであって、第1のノードと、第2のノードと、第3のノードと、第4のノードと、前記第1及び第3のノード間に結合される第1のスイッチと、前記第1及び第4のノード間に結合される第2のスイッチと、前記第2及び第3のノード間に結合される第3のスイッチと、前記第2及び第4のノード間に結合される第4のスイッチとを有する、前記Hブリッジ、
第1のソースフォロワであって、前記Hブリッジの前記第1のノードに結合され、前記第1の供給レールに結合され、及び第1の基準信号を受信するように構成される、前記第1のソースフォロワ、及び
第2のソースフォロワであって、前記Hブリッジの前記第2のノードに結合され、前記第2の供給レールに結合され、及び第2の基準信号を受信するように構成される、前記第2のソースフォロワ、
を含む、装置。 - 請求項1に記載の装置であって、前記第1及び第2のスイッチが第1及び第2のPMOSトランジスタを更に含み、前記第1及び第2のPMOSトランジスタの各々が、そのソースで前記第1のノードに結合される、装置。
- 請求項2に記載の装置であって、前記第3及び第4のスイッチが第1及び第2のNMOSトランジスタを更に含み、前記第1及び第2のNMOSトランジスタの各々が、そのソースで前記第2のノードに結合される、装置。
- 請求項3に記載の装置であって、前記第1のソースフォロワが、そのソース及びボディで前記第1のノードに結合され、そのドレインで前記第1の供給レールに結合され、及びそのゲートで前記第1の基準信号を受信するように構成される第3のNMOSトランジスタを更に含む、装置。
- 請求項4に記載の装置であって、前記第2のソースフォロワが、そのソース及びボディで前記第2のノードに結合され、そのドレインで前記第2の供給レールに結合され、及びそのゲートで前記第2の基準信号を受信するように構成される第3のPMOSトランジスタを更に含む、装置。
- 請求項5に記載の装置であって、前記第3のNMOS及び第3のPMOSトランジスタが、デプリーションモードトランジスタである、装置。
- 請求項6に記載の装置であって、
前記Hブリッジを含む送信回路を有するトランスミッタ、
前記第3及び第4のノードに結合される送信チャネル、及び
相互接続に結合されるレシーバ、
を更に含む、装置。 - 請求項7に記載の装置であって、前記送信回路が、
入力回路、及び
前記入力回路と、前記第1及び第2のPMOSトランジスタのゲートと、前記第1及び第2のNMOSトランジスタのゲートとに結合される書き込み回路、
を更に含む、装置。 - 請求項8に記載の装置であって、前記送信チャネルが相互接続を更に含む、装置。
- 請求項8に記載の装置であって、前記レシーバが磁気ヘッドを更に含む、装置。
- 請求項8に記載の装置であって、前記書き込み回路が、前記第1及び第2のPMOSトランジスタの前記ゲートと前記第1及び第2のNMOSトランジスタの前記ゲートとに結合されるドライバを更に含む、装置。
- 請求項1に記載の装置であって、前記送信回路が、
入力回路、及び
前記入力回路と、第1及び第2のPMOSトランジスタのゲートと、第1及び第2のNMOSトランジスタのゲートとに結合される書き込み回路、
を更に含む、装置。
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