CN104170257A - 基于源极跟随器的电压模式发送器 - Google Patents

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Abstract

一种具有H桥的设备，所述H桥具有：耦接在第一和第三节点(N1、N3)之间的第一开关(Q1)、耦接在第一和第四节点(N1、N4)之间的第二开关(Q2)、耦接在第二和第三节点(N2、N3)之间的第三开关(Q3)以及耦接在第二和第四节点(N2、N3)之间的第四开关(Q4)。耦接到第一节点(N1)和第一电源导轨(VDD)的第一源极跟随器(Q7)被配置为接收第一基准信号(REF1)。耦接到第二节点(N2)和第二电源导轨(VSS)的第二源极跟随器(Q8)被配置为接收第二基准信号(REF2)。

Description

基于源极跟随器的电压模式发送器
技术领域
本发明总体上涉及发送器，并且更具体地涉及具有使用源极跟随器的H桥的电压模式发送器。
背景技术
图1示出一种示例性常规驱动器100。运行时，控制器102向H桥104(其通常包括晶体管Q1-Q4和电容器C1和C2)提供互补驱动或者控制信号。具体地，这些互补信号被提供到晶体管对Q1和Q2(如图所示，其为PMOS晶体管)和晶体管对Q3和Q4(如图所示，其为NMOS晶体管)，从而产生用于电阻器R1和R2(其通常是阻抗匹配电阻器)和传输通道(未示出)的输出信号。这表示控制器102向晶体管Q1和Q4提供逻辑高或“1”信号(并向晶体管Q2和Q3提供逻辑低或“0”信号)，从而建立一个电流路径，反之建立另一个电流路径。利用两个中的任一个电流路径，都会因使用晶体管Q5和Q6而存在损耗；即，由于晶体管Q5和Q6作为电流源运行，存在高输出阻抗和缓慢响应。因此，需要具有改进性能的驱动器。
常规电路的一些示例在美国专利号6917169、美国专利号5689144、美国预授权公开号2008/0252372和Krenzket等人在文章"A 36-VH-BRIDGE DRIVER INTERFACE IN A STANDARD 0.35-μm CMOSPROCESS"(标准0.35um CMOS工艺中的36VH桥驱动器接口)(IEEE电路与系统国际研讨会，2005年第4卷，2005年5月23-26日，第3651-3554页)中描述。
发明内容
在一个方面，本发明提供一种设备。
所描述的设备的实施方式包括第一电源导轨；第二电源导轨；H桥，该H桥具有：第一节点；第二节点；第三节点；第四节点；耦接在第一节点和第三节点之间的第一开关；耦接在第一节点和第四节点之间的第二开关；耦接在第二节点和第三节点之间的第三开关；以及耦接在第二节点和第四节点之间的第四开关；耦接到H桥的第一节点的第一源极跟随器，其耦接到第一电源导轨，并被配置为接收第一基准信号；以及耦接到H桥的第二节点的第二源极跟随器，其耦接到第二电源导轨，并被配置为接收第二基准信号。
在具体实现方式中，第一开关和第二开关可以还包括第一PMOS晶体管和第二PMOS晶体管，其中第一PMOS晶体管和第二PMOS晶体管的每个在其源极耦接到第一节点。第三开关和第四开关可以还包括第一NMOS晶体管和第二NMOS晶体管，其中第一NMOS晶体管和第二NMOS晶体管的每个在其源极耦接到第二节点。第一源极跟随器可以还包括第三NMOS晶体管，该第三NMOS晶体管在其源极和体电极(body)处耦接到第一节点，在其漏极耦接到第一电源导轨，并被配置为在其栅极接收第一基准信号。第二源极跟随器可以还包括第三PMOS晶体管，该第三PMOS晶体管在其源极和体电极处耦接到第二节点，在其漏极耦接到第二电源导轨，并被配置为在其栅极接收第二基准信号。第三NMOS晶体管和第三PMOS晶体管是耗尽型晶体管。
在另一个方面，提供一种设备，该设备包括：第一电源导轨；第二电源导轨；发送器，该发送器包括：发送电路；H桥，该H桥具有：第一节点；第二节点；第三节点；第四节点；耦接在第一节点和第三节点之间并被发送电路控制的第一开关；耦接在第一节点和第四节点之间并被发送电路控制的第二开关；耦接在第二节点和第三节点之间并被发送电路控制的第三开关；以及耦接在第二节点和第四节点之间并被发送电路控制的第四开关；耦接到H桥的第一节点的第一源极跟随器，其耦接到第一电源导轨并被配置为接收第一基准信号；以及耦接到H桥的第二节点的第二源极跟随器，其耦接到第二电源导轨并被配置为接收第二基准信号；耦接在第三节点和第四节点的传输通道；以及耦接到互联件的接收器。
在具体实现方式中，发送电路可以还包括：输入电路；以及耦接到输入电路和第一PMOS晶体管和第二PMOS晶体管的栅极以及第一NMOS晶体管和第二NMOS晶体管的栅极的写入电路。传输通道可以还包括互联件。接收器可以还包括磁头。写入电路可以还包括耦接到第一PMOS晶体管和第二PMOS晶体管的栅极以及第一NMOS晶体管和第二NMOS晶体管的栅极的驱动器。
附图说明
图1是常规H桥发送器的示例图。
图2是根据本发明的系统图。
图3是图2的系统的示例性实现方式图。
图4是图2和图3的系统的驱动器的示例图。
图5是图1和图4的驱动器的性能比较图。
具体实施方式
图2示出根据本发明的示例性系统200。运行时，发送器202(并且具体地，发送电路204)接收输入信号IN。发送电路204(例如，其能够执行波形整形操作)将控制信号提供给驱动器206，驱动器206允许信号通过传输通道208驱动。接着接收器210能够基于从传输通道208接收到的信号而产生输出信号OUT。
系统200的一个示例性实现方式能够在图3中看到。在该示例中，系统200被实现为用于硬盘驱动器或者HDD(标记为300)的写入通道。对于系统300，前置放大器301(即，输入电路302)从HDD通道接收写入信号。总体上，输入电路302和写入电路304能够执行波形整形，以允许驱动器206通过互联件308向磁头310发送写入信号。基于该写入信号，磁头310能够对HDD盘片进行写入。
驱动器206(其能够在图4中更详细看到)用于系统200和300中。驱动器206具有类似的构造驱动器100，除了电流源(即，晶体管Q5和Q6)已经用源极跟随器(即晶体管Q7和Q8)代替，其中，源极跟随器耦接到H桥104的节点N1和N2。源极跟随器非常迅速地响应(与电流源相比)源电压的变化(其在H桥104的切换期间发生)。由于晶体管Q7和Q8的栅极通常被保持在固定基准电压REF1和REF2，因此任何源电压变化将导致晶体管Q7和Q8的栅-源电压增大，促使漏-源电流迅速增大。因此，与驱动器100相比，驱动器206较迅速地对输出节点N3和N4充电和放电，提高了效率。
另外，通过使用源极跟随器(即，晶体管Q7和Q8)，回顾到H桥104内的共源阻抗Zout也减小。回顾驱动器100，阻抗Zout,100是：
其中Z开关是开关阻抗(即，晶体管Q1-Q4中的一个的导通电阻)，ZCS是电流源阻抗，VA是晶体管Q5或者Q6的厄利(Early)电压，而ID是晶体管Q5或者Q6的漏电流。这表示对于大约10V的厄利电压和约50mA的漏电流ID，阻抗Zout,100约为200Ω(这非常高)。对于驱动器206，阻抗Zout,206为
其中，ZSF是源极跟随器阻抗，W/L是晶体管Q7或Q8的纵横比，COX是晶体管Q7或者Q8的氧化物单位电容，μ是载流子迁移率，并且ID是晶体管Q7或者Q8的漏电流。阻抗Zout,206相比而言小得多，对于约10mA的漏电流ID，约为1-5Ω。因此，该较低的阻抗能够将产生的寄生极以较高频率移除，从而允许较高频率的运行。
为进一步提高性能，晶体管Q7和Q8能够是耗尽型晶体管。耗尽型器件(即，耗尽型NMOS或PMOS晶体管)具有负的阈值电压VT。这允许源极跟随器(即，晶体管Q7和Q8)实现最大输出摆幅(即，理论上为从导轨VSS上的电压加上晶体管Q8两端的漏-源电压降到导轨VDD上的电压减去晶体管Q7两端的漏-源电压降的动态范围)，而不必提供超过导轨VDD和VSS上的电压的基准电压REF1和REF2(通常利用电荷泵完成)。
转到图5，能够看到驱动器100和206的比较。如图所示，驱动器206比驱动器100更快地建立(settle)。因此，相比于驱动器100，驱动器206的效率得到极大地改进。
本领域技术人员将认识到在所要求保护的本发明的范围内，可以对所描述的示例性实现方式进行修改，并且许多其它实施方式也是可能的。

Claims (12)

1.一种设备，其包括：
第一电源导轨；
第二电源导轨；
H桥，其具有第一节点；第二节点；第三节点；第四节点；耦接在所述第一节点和所述第三节点之间的第一开关；耦接在所述第一节点和所述第四节点之间的第二开关；耦接在所述第二节点和所述第三节点之间的第三开关以及耦接在所述第二节点和所述第四节点之间的第四开关；
耦接到所述H桥的所述第一节点的第一源极跟随器，其耦接到所述第一电源导轨，并被配置为接收第一基准信号；和
耦接到所述H桥的所述第二节点的第二源极跟随器，其耦接到所述第二电源导轨，并被配置为接收第二基准信号。
2.根据权利要求1所述的设备，其中所述第一开关和所述第二开关进一步包括第一PMOS晶体管和第二PMOS晶体管，其中所述第一PMOS晶体管和所述第二PMOS晶体管的每个在其源极耦接到所述第一节点。
3.根据权利要求2所述的设备，其中所述第三开关和所述第四开关进一步包括第一NMOS晶体管和第二NMOS晶体管，其中所述第一NMOS晶体管和所述第二NMOS晶体管的每个在其源极耦接到所述第二节点。
4.根据权利要求3所述的设备，其中所述第一源极跟随器进一步包括第三NMOS晶体管，所述第三NMOS晶体管在其源极和体电极处耦接到所述第一节点，在其漏极耦接到所述第一电源导轨，并被配置为在其栅极接收所述第一基准信号。
5.根据权利要求4所述的设备，其中所示第二源极跟随器进一步包括第三PMOS晶体管，所述第三PMOS晶体管在其源极和体电极处耦接到所述第二节点，在其漏极耦接到所述第二电源导轨，并被配置为在其栅极接收所述第二基准信号。
6.根据权利要求5所述的设备，其中所述第三NMOS晶体管和所示第三PMOS晶体管是耗尽型晶体管。
7.根据权利要求6所述的设备，其进一步包括：
发送器，其具有包括所述H桥的发送电路；
耦接到所述第三节点和所述第四节点的传输通道；和
耦接到互联件的接收器。
8.根据权利要求7所述的设备，其中所述发送电路进一步包括：
输入电路；和
耦接到所述输入电路和所述第一PMOS晶体管和所述第二PMOS晶体管的栅极以及所述第一NMOS晶体管和所述第二NMOS晶体管的栅极的写入电路。
9.根据权利要求8所述的设备，其中所述传输通道进一步包括互联件。
10.根据权利要求8所述的设备，其中所述接收器进一步包括磁头。
11.根据权利要求8所述的设备，其中所述写入电路进一步包括耦接到所述第一PMOS晶体管和所述第二PMOS晶体管的栅极以及所述第一NMOS晶体管和所述第二NMOS晶体管的栅极的驱动器。
12.根据权利要求1所述的设备，其中所述发送电路进一步包括：
输入电路；和
耦接到所述输入电路和所述第一PMOS晶体管和所述第二PMOS晶体管的栅极以及所述第一NMOS晶体管和所述第二NMOS晶体管的栅极的写入电路。
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