JP6373856B2 - マルチスタック増幅器のための調整可能利得 - Google Patents
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Description
以下に本願発明の当初の特許請求の範囲に記載された発明を付記する。
[C1]
第1の構成可能ゲートバイアス電圧に結合された第1のカスコードトランジスタと、
第2の構成可能ゲートバイアス電圧に結合された第2のカスコードトランジスタと、
入力電圧に結合された入力トランジスタと
を備える増幅器
を備える装置であって、
ここにおいて、前記第1の構成可能ゲート電圧は、前記増幅器がオフにされたときに前記第1のカスコードトランジスタのドレインゲート間電圧を低減するために第1のターンオフ電圧に設定される、
装置。
[C2]
前記装置が少なくとも2つの増幅器を備え、各増幅器が、
第1の構成可能ゲートバイアス電圧に結合された第1のカスコードトランジスタと、
第2の構成可能ゲートバイアス電圧に結合された第2のカスコードトランジスタと、
入力電圧に結合された入力トランジスタと
を備え、
ここにおいて、前記対応する増幅器がオフにされたとき、前記第1の構成可能ゲート電圧が、前記第1のカスコードトランジスタのドレインゲート間電圧を低減するために第1のターンオフ電圧に設定され、前記第2の構成可能ゲート電圧が接地に設定され、
ここにおいて、前記少なくとも2つの増幅器のサブセットが、前記少なくとも2つの増幅器の複合利得を調整するために選択的にオンまたはオフにされるように構成可能である、
C1に記載の装置。
[C3]
前記第1のターンオフ電圧は、前記第1および第2のカスコードトランジスタのドレインソース間電圧およびドレインゲート間電圧が各デバイスの所定の破壊電圧よりも小さくなるような電圧を備える、C1に記載の装置。
[C4]
前記第1のカスコードトランジスタのドレインがDC電源電圧に結合され、ここにおいて、前記第1のターンオフ電圧が前記DC電源電圧の1/2よりも大きい、C1に記載の装置。
[C5]
少なくとも1つの増幅器の各々が、
第3の構成可能ゲートバイアス電圧に結合された第3のカスコードトランジスタと、前記第1のカスコードトランジスタのソースに結合された前記第3のカスコードトランジスタのドレインと、前記第3のカスコードトランジスタのソースに結合された前記第2のトランジスタのドレインと
をさらに備え、
ここにおいて、前記第1の構成可能ゲート電圧が前記第1のターンオフ電圧に設定されたとき、前記第3の構成可能ゲートバイアス電圧が第3のターンオフ電圧に設定され、
ここにおいて、前記第1および第3のターンオフ電圧は、前記増幅器がオフにされたときに前記第1および第3のカスコードトランジスタのドレインゲート間電圧を最小限に抑えるように選定される、
C1に記載の装置。
[C6]
前記第1のカスコードトランジスタの前記ドレインがソース電圧に結合され、
前記第3のターンオフ電圧が接地よりも高く、
前記第1のターンオフ電圧が前記ソース電圧と前記第3のターンオフ電圧との間にある、
C5に記載の装置。
[C7]
各増幅器の前記第1のカスコードトランジスタのゲートが第1のキャパシタと第1のスイッチとを介してAC接地にさらに結合され、前記第1のスイッチは、前記増幅器がオフにされたときに前記第1のキャパシタをAC接地から分離するように構成された、
C1に記載の装置。
[C8]
前記増幅器の前記第2のカスコードトランジスタのゲートが第2のキャパシタと第2のスイッチとを介してAC接地にさらに結合され、前記第2のスイッチは、前記増幅器がオフにされたときに前記第2のキャパシタをAC接地から分離するように構成された、
C7に記載の装置。
[C9]
前記増幅器が、第3の構成可能ゲートバイアス電圧に結合された第3のカスコードトランジスタと、前記第1のカスコードトランジスタのソースに結合された前記第3のカスコードトランジスタのドレインと、前記第3のカスコードトランジスタのソースに結合された前記第2のトランジスタの前記ドレインとをさらに備え、ここにおいて、前記第3のカスコードトランジスタのゲートが第3のキャパシタと第3のスイッチとを介してAC接地にさらに結合され、前記第3のスイッチは、前記増幅器がオフにされたときに前記第3のキャパシタをAC接地から分離するように構成された、C8に記載の装置。
[C10]
出力電圧がDC電源電圧に結合された、C9に記載の装置。
[C11]
入力トランジスタと、
第1のカスコードトランジスタと、
第2のカスコードトランジスタと、
増幅器がオフにされたときに前記増幅器の前記第1のカスコードトランジスタを第1のターンオフ電圧でバイアスするための手段と
を備える増幅器
を備える装置。
[C12]
前記増幅器がオフにされたときに前記第2のカスコードトランジスタを接地電圧でバイアスするための手段をさらに備える、C11に記載の装置。
[C13]
前記第1のカスコードトランジスタのソースに結合されたドレインと前記第2のカスコードトランジスタのドレインに結合されたソースとを備える第3のカスコードトランジスタと、
前記増幅器がオフにされたときに前記第3のカスコードトランジスタを第3のターンオフ電圧でバイアスするための手段と
をさらに備える、C11に記載の装置。
[C14]
前記増幅器がオフにされたときに前記第1、第2、および第3のカスコードトランジスタの各々のゲートをAC接地から選択的に分離するための手段
をさらに備える、C13に記載の装置。
[C15]
前記第1のカスコードトランジスタのドレインがDC電源電圧に結合され、ここにおいて、前記第1のターンオフ電圧が前記DC電源電圧の1/2よりも大きい、C11に記載の装置。
[C16]
増幅器がオンにされたときに前記増幅器の第1のカスコードトランジスタのための第1のターンオンゲートバイアス電圧を生成することと、前記第1のカスコードトランジスタのドレインが出力電圧に結合された、
前記増幅器がオフにされたときに前記増幅器の前記第1のカスコードトランジスタのための第1のターンオフゲートバイアス電圧を生成することと、
前記増幅器がオンにされたときに前記増幅器の第2のカスコードトランジスタのための第2のターンオンゲートバイアス電圧を生成することと、前記第2のカスコードトランジスタのドレインが前記第1のカスコードトランジスタのソースに結合され、前記第2のカスコードトランジスタのソースが、入力電圧に結合された入力トランジスタのドレインに結合された、
前記増幅器がオフにされたときに前記増幅器の前記第2のカスコードトランジスタのための第2のターンオフゲートバイアス電圧を生成することと
を備える方法であって、
ここにおいて、前記第1のターンオフゲートバイアス電圧は、前記増幅器がオフにされたときに前記第1のカスコードトランジスタのドレインゲート間電圧を最小限に抑えるために第1の電圧に設定され、ここにおいて、前記第2のターンオフゲートバイアス電圧が接地である、
方法。
[C17]
前記対応する増幅器がオフにされたときに前記第1および第2のカスコードトランジスタの各々のゲートをAC接地から選択的に分離すること
をさらに備える、C16に記載の方法。
[C18]
前記増幅器がオンにされたときに前記増幅器の第3のカスコードトランジスタのための第3のターンオンゲートバイアス電圧を生成することと、前記第3のカスコードトランジスタのドレインが前記第1のカスコードトランジスタの前記ソースに結合され、前記第3のカスコードトランジスタのソースが前記第2のカスコードトランジスタの前記ドレインに結合された、
前記増幅器がオフにされたときに前記増幅器の前記第3のカスコードトランジスタのための第3のターンオフゲートバイアス電圧を生成することと、前記第3のターンオフゲートバイアス電圧が接地と前記第1のターンオフゲートバイアス電圧との間の電圧に対応する、
をさらに備える、C16に記載の方法。
[C19]
前記対応する増幅器がオフにされたときに前記第3のカスコードトランジスタのゲートをAC接地から選択的に分離すること
をさらに備える、C18に記載の方法。
[C20]
複数の増幅器のサブセットをオンまたはオフにすることによって複合増幅器の利得を選択すること
をさらに備え、各増幅器が、第1のカスコードトランジスタと、第2のカスコードトランジスタと、入力トランジスタとを備える、C16に記載の方法。
Claims (9)
- 第1の構成可能ゲートバイアス電圧に結合された第1のカスコードトランジスタと、
第2の構成可能ゲートバイアス電圧に結合された第2のカスコードトランジスタと、
入力電圧に結合された入力トランジスタと
を備える、並列に結合された少なくとも2つの増幅器を備える装置であって、
ここにおいて、前記第1の構成可能ゲートバイアス電圧は、そのような増幅器がオフにされ、前記少なくとも2つの増幅器のうちの少なくとももう1つがオンにされたときに、第1のターンオフ電圧に設定され、前記第1のターンオフ電圧は、前記第1のカスコードトランジスタのドレインゲート間電圧が、前記第1のカスコードトランジスタのゲート電圧を接地した場合のドレインゲート間電圧より低くなるように選択され、
前記少なくとも2つの増幅器のうちの1つがオフにされたときに、前記第2の構成可能ゲートバイアス電圧は、接地に設定される、装置。 - 前記少なくとも2つの増幅器のサブセットが、前記少なくとも2つの増幅器の複合利得を調整するために選択的にオンまたはオフにされるように構成可能である、請求項1に記載の装置。
- 並列に接続された少なくとも2つの増幅器を備え、各増幅器が、
入力トランジスタと、
第1のカスコードトランジスタと、
第2のカスコードトランジスタと、
そのような増幅器がオフにされ、前記少なくとも2つの増幅器のうちの少なくとももう1つがオンにされたときに前記増幅器の前記第1のカスコードトランジスタを第1のターンオフ電圧でバイアスするための手段と、
を備える、装置であって、
前記装置は、前記増幅器がオフにされたときに前記第2のカスコードトランジスタを接地電圧でバイアスするための手段をさらに備える、装置。 - 前記第1のカスコードトランジスタのドレインがDC電源電圧に結合され、ここにおいて、前記第1のターンオフ電圧が前記DC電源電圧の1/2よりも大きい、請求項3に記載の装置。
- 増幅器がオンにされたときに前記増幅器の第1のカスコードトランジスタのための第1のターンオンゲートバイアス電圧を生成することと、前記第1のカスコードトランジスタのドレインが出力電圧に結合され、
前記増幅器がオフにされたときに前記増幅器の前記第1のカスコードトランジスタのための第1のターンオフゲートバイアス電圧を生成することと、
前記増幅器がオンにされたときに前記増幅器の第2のカスコードトランジスタのための第2のターンオンゲートバイアス電圧を生成することと、前記第2のカスコードトランジスタのドレインが前記第1のカスコードトランジスタのソースに結合され、前記第2のカスコードトランジスタのソースが、入力電圧に結合された入力トランジスタのドレインに結合され、
前記増幅器がオフにされたときに前記増幅器の前記第2のカスコードトランジスタのための第2のターンオフゲートバイアス電圧を生成することとを備える方法であって、
ここにおいて、前記第1のターンオフゲートバイアス電圧は、前記増幅器がオフにされたときに前記第1のカスコードトランジスタのドレインゲート間電圧を最小限に抑えるために第1の電圧に設定され、ここにおいて、前記第2のターンオフゲートバイアス電圧が接地である方法であり、
前記方法は、対応する前記増幅器がオフにされたときに前記第1および第2のカスコードトランジスタの各々のゲートをAC接地から選択的に分離することをさらに備える、方法。 - 増幅器がオンにされたときに前記増幅器の第1のカスコードトランジスタのための第1のターンオンゲートバイアス電圧を生成することと、前記第1のカスコードトランジスタのドレインが出力電圧に結合され、
前記増幅器がオフにされたときに前記増幅器の前記第1のカスコードトランジスタのための第1のターンオフゲートバイアス電圧を生成することと、
前記増幅器がオンにされたときに前記増幅器の第2のカスコードトランジスタのための第2のターンオンゲートバイアス電圧を生成することと、前記第2のカスコードトランジスタのドレインが前記第1のカスコードトランジスタのソースに結合され、前記第2のカスコードトランジスタのソースが、入力電圧に結合された入力トランジスタのドレインに結合され、
前記増幅器がオフにされたときに前記増幅器の前記第2のカスコードトランジスタのための第2のターンオフゲートバイアス電圧を生成することとを備える方法であって、
ここにおいて、前記第1のターンオフゲートバイアス電圧は、前記増幅器がオフにされたときに前記第1のカスコードトランジスタのドレインゲート間電圧を最小限に抑えるために第1の電圧に設定され、ここにおいて、前記第2のターンオフゲートバイアス電圧が接地である方法であり、
前記方法は、前記増幅器がオンにされたときに前記増幅器の第3のカスコードトランジスタのための第3のターンオンゲートバイアス電圧を生成することと、前記第3のカスコードトランジスタのドレインが前記第1のカスコードトランジスタの前記ソースに結合され、前記第3のカスコードトランジスタの前記ソースが前記第2のカスコードトランジスタの前記ドレインに結合され、
前記増幅器がオフにされたときに前記増幅器の前記第3のカスコードトランジスタのための第3のターンオフゲートバイアス電圧を生成することと、前記第3のターンオフゲートバイアス電圧が接地と前記第1のターンオフゲートバイアス電圧との間の電圧に対応する、をさらに備える、方法。 - 前記対応する増幅器がオフにされたときに前記第3のカスコードトランジスタのゲートをAC接地から選択的に分離することをさらに備える、請求項6に記載の方法。
- 増幅器がオンにされたときに前記増幅器の第1のカスコードトランジスタのための第1のターンオンゲートバイアス電圧を生成することと、前記第1のカスコードトランジスタのドレインが出力電圧に結合され、
前記増幅器がオフにされたときに前記増幅器の前記第1のカスコードトランジスタのための第1のターンオフゲートバイアス電圧を生成することと、
前記増幅器がオンにされたときに前記増幅器の第2のカスコードトランジスタのための第2のターンオンゲートバイアス電圧を生成することと、前記第2のカスコードトランジスタのドレインが前記第1のカスコードトランジスタのソースに結合され、前記第2のカスコードトランジスタのソースが、入力電圧に結合された入力トランジスタの前記ドレインに結合され、
前記増幅器がオフにされたときに前記増幅器の前記第2のカスコードトランジスタのための第2のターンオフゲートバイアス電圧を生成することとを備える方法であって、
ここにおいて、前記第1のターンオフゲートバイアス電圧は、前記増幅器がオフにされたときに前記第1のカスコードトランジスタのドレインゲート間電圧を最小限に抑えるために第1の電圧に設定され、ここにおいて、前記第2のターンオフゲートバイアス電圧が接地である方法であり、
前記方法は、複数の増幅器のサブセットをオンまたはオフにすることによって複合増幅器の利得を選択することをさらに備え、各増幅器が、第1のカスコードトランジスタと、第2のカスコードトランジスタと、入力トランジスタとを備える、方法。 - 並列に結合された少なくとも2つの増幅器を使用して信号を増幅することと、各増幅器は、第1の構成可能ゲートバイアス電圧に結合された第1のカスコードトランジスタ、第2の構成可能ゲートバイアス電圧に結合された第2のカスコードトランジスタ、および入力電圧に結合された入力トランジスタを備え、前記第1の構成可能ゲートバイアス電圧を第1のターンオフ電圧に設定することによって前記少なくとも2つの増幅器のうちの1つをオフにする一方、前記少なくとも2つの増幅器のうちの少なくとももう1つをオンにし、前記オフにすることは、前記第2の構成可能ゲートバイアス電圧を接地に設定することを備え、
前記第1のターンオフ電圧に設定される場合の前記第1のカスコードトランジスタのドレインゲート間電圧は、前記第1のカスコードトランジスタのゲート電圧を接地した場合のドレインゲート間電圧より低い、方法。
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US9602063B2 (en) | 2013-03-12 | 2017-03-21 | Peregrine Semiconductor Corporation | Variable impedance match and variable harmonic terminations for different modes and frequency bands |
US9294056B2 (en) * | 2013-03-12 | 2016-03-22 | Peregrine Semiconductor Corporation | Scalable periphery tunable matching power amplifier |
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CN105743447A (zh) * | 2016-01-26 | 2016-07-06 | 广东工业大学 | 堆叠结构的射频功率放大器 |
US9837965B1 (en) | 2016-09-16 | 2017-12-05 | Peregrine Semiconductor Corporation | Standby voltage condition for fast RF amplifier bias recovery |
US9882531B1 (en) | 2016-09-16 | 2018-01-30 | Peregrine Semiconductor Corporation | Body tie optimization for stacked transistor amplifier |
US9843293B1 (en) | 2016-09-16 | 2017-12-12 | Peregrine Semiconductor Corporation | Gate drivers for stacked transistor amplifiers |
US10250199B2 (en) | 2016-09-16 | 2019-04-02 | Psemi Corporation | Cascode amplifier bias circuits |
US9948252B1 (en) * | 2017-04-06 | 2018-04-17 | Psemi Corporation | Device stack with novel gate capacitor topology |
US10454426B2 (en) * | 2017-11-30 | 2019-10-22 | Texas Instruments Incorporated | Methods and apparatus providing high efficiency power amplifiers for both high and low output power levels |
US10771025B1 (en) * | 2019-02-19 | 2020-09-08 | Psemi Corporation | RFFE LNA topology supporting both noncontiguous intraband carrier aggregation and interband carrier aggregation |
US11336239B2 (en) | 2019-05-27 | 2022-05-17 | Kabushiki Kaisha Toshiba | High-frequency amplifier circuit |
WO2022130548A1 (ja) * | 2020-12-16 | 2022-06-23 | 三菱電機株式会社 | 電力増幅回路 |
US11683062B2 (en) * | 2021-08-17 | 2023-06-20 | Qualcomm Incorporated | Reconfigurable amplifier |
CN113890491B (zh) * | 2021-12-03 | 2022-03-25 | 南京燧锐科技有限公司 | 一种低漏电放大器偏置电路 |
CN116015235B (zh) * | 2023-03-24 | 2023-06-13 | 尊湃通讯科技(南京)有限公司 | 功率放大器增益切换电路 |
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Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6888410B1 (en) | 2003-10-10 | 2005-05-03 | Broadcom Corp. | Power amplifier having low gate oxide stress |
US7276976B2 (en) | 2004-12-02 | 2007-10-02 | Electronics And Telecommunications Research Institute | Triple cascode power amplifier of inner parallel configuration with dynamic gate bias technique |
JP4956059B2 (ja) * | 2006-06-12 | 2012-06-20 | ルネサスエレクトロニクス株式会社 | 可変利得増幅器 |
US7489202B1 (en) | 2007-08-20 | 2009-02-10 | Freescale Semiconductor, Inc. | RF amplifier with stacked transistors, transmitting device, and method therefor |
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IT1391865B1 (it) * | 2008-09-30 | 2012-01-27 | St Microelectronics Rousset | Circuito a specchio di corrente, in particolare per un dispositivo di memoria non-volatile |
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US8022772B2 (en) * | 2009-03-19 | 2011-09-20 | Qualcomm Incorporated | Cascode amplifier with protection circuitry |
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US7786807B1 (en) * | 2009-04-23 | 2010-08-31 | Broadcom Corporation | Cascode CMOS RF power amplifier with programmable feedback cascode bias under multiple supply voltages |
US7821339B1 (en) | 2009-04-27 | 2010-10-26 | Broadcom Corporation | Composite differential RF power amplifier layout |
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