JP2015165521A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】内壁酸化膜を確実に除去し、過剰な掘り込みを回避して素子分離絶縁膜の厚さを確保し、リーク電流の発生を防止できる半導体装置の製造方法を提供する。【解決手段】シリコン基板１に、第１方向に延在して第２方向に繰り返し配置される複数の素子分離溝２３及び活性領域を形成する工程と、活性領域の側面に内壁酸化膜２４を形成する工程と、素子分離溝２３を埋め込む素子分離絶縁膜２５を形成して素子分離領域２を形成する工程と、第２方向に延在する複数のマスク膜パターンを形成し、マスク膜パターンの開口部に活性領域と素子分離領域２とを露出させる工程と、素子分離領域２に露出した素子分離絶縁膜２５をエッチバックするとともに、活性領域の両側面をサイドエッチして内壁酸化膜２４を除去する工程と、活性領域に露出したシリコン基板１をエッチバックしてサドル型フィン部１１を形成する工程とを備える。【選択図】図６Ｃ

Description

本発明は、半導体装置の製造方法に関する。
一般に、コンピュータや電気機器の主要部分には、多数のＭＯＳトランジスタや抵抗等を一つのチップ上に集積化する大規模集積回路（ＬＳＩ）が採用されている。特に、ＬＳＩの中でも、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）又はＰＲＡＭ（Ｐａｒａｍｅｔｅｒ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等の半導体装置の分野においては、使用される機器の高機能化等により、さらなる急速な微細化、高集積化が進められている。
また、上述のような半導体装置における素子分離構造として、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ：シャロー・トレンチ・アイソレーション）と呼ばれる方法・構造が知られている。このＳＴＩとは、例えば、シリコン基板上にシャロートレンチと呼ばれる浅い溝を形成し、これを酸化膜等の絶縁材料からなる素子分離絶縁膜で充填することにより、シリコン基板上に設けられる活性領域を区画する素子分離領域が設けられてなる構造である。このようなこのＳＴＩは、プロセスが簡便なＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）に比べ、横方向への広がりが無く、微細化が可能となるというメリットがある。
上述したＳＴＩによるラインアンドスペースタイプのフィールドパターンを用いたトランジスタ構造においては、ゲート電極を構成するワード線に加え、さらに、素子を分離するためのダミーワード線を設けることが必要となる。このように、シリコン基板上のＳＴＩ構造に対して基板埋め込み型のワード線を設けるにあたり、トランジスタのチャネル部の形成にサドル型フィン構造を用いた場合、ＳＴＩ上にワードラインに沿った溝を形成する必要がある（例えば、特許文献１、２を参照）。
ここで、ＳＴＩ構造にワード線及びダミーワード線を形成した場合、内壁酸化膜と埋設膜との間にエッチレート差が生じるとともに、シリコン基板上の溝開口部の断面が矩形であること等から、その側面に位置するＳＴＩの内壁酸化膜がエッチングされ難くなり、フィンの側面に内壁酸化膜が残存しやすいという問題が生じ、これは、内壁酸化膜が厚い場合ほど顕著となる。このように、フィンの側壁に内壁酸化膜が残存している箇所においては、チャネル領域としての効果が発現し難くなることから、チャネル領域は、フィンの側壁に残存した内壁酸化膜の頂部より上方に形成されるシリコン基板の高さに依存する。このため、フィンの高さを所定以上としてチャネル領域を確保するためには、その分だけ、シリコン基板上のＳＴＩ構造を深く掘り込んでワード溝を形成する必要がある。しかしながら、この場合にはＳＴＩの残膜、即ち、隣接活性領域を素子分離する埋設膜の膜厚が薄くなることから、寄生ＭＯＳ効果によって、その下に位置するシリコン基板の表面を通って電流がリークしやすくなるという問題がある。また、ダミーワードラインにおいて、フィンの側壁に残存している内壁酸化膜が薄い場合、その部分もチャネル領域となることから、このフィンを介して電流がリークしやすくなるという問題がある。
特開２００８−０１６８４２号公報 特表２００８−０９１８７１号公報
以下に、図９Ａ〜図９Ｃ及び図１０Ａ〜図１０Ｄを参照して、本発明者等が実験を行った、トランジスタのチャネル領域の形成にフィン構造を用いた基板埋め込み型のワード線の形成方法を説明する。図９Ａ及び図１０Ａは、従来の半導体装置を示す平面図であり、図９Ｂ及び図１０Ｂは、それぞれ、図９Ａ及び図１０Ａ中に示すＡ−Ａ断面図、図９Ｃ及び図１０Ｃ、図１０Ｄは、それぞれ、図９Ａ及び図１０Ａ中に示すＢ−Ｂ断面図である。
図９Ａ〜図１０Ｃに示すように、まず、素子分離絶縁膜１０２ｅが表層に埋め込まれることでＳＴＩのラインアンドスペースパターンとされた素子分離領域１０２が形成されたシリコン基板１０１に対し、埋め込み型ワード線の溝加工を行う。図９Ａに示すように、ＳＴＩのラインアンドスペースパターンはＸ’方向に延在し、埋め込み型ワード線の溝はＸ’方向に交差するＹ方向に延在する。この際、まず、ＳＴＩ上に窒化シリコン膜１０３ａを成膜した後、その上に、リソグラフィ技術を用いて、ワード線予定ラインに沿ったラインアンドスペースパターンのレジストマスクＲを形成する。次いで、レジストマスクＲをマスクとしてドライエッチングを行い、窒化シリコン膜１０３ａをワード溝１０３ｂのパターンにエッチングする。これにより、ワード溝１０３ｂ内には、素子分離領域１０２の上面と、シリコン基板１０１からなる活性領域１０１ａの上面とが、Ｙ方向に交互に露出する。そして、窒化シリコン膜１０３ａをマスクとして、上面が露出している素子分離領域１０２と活性領域１０１ａとをエッチングすることにより、シリコン基板１０１に所定の深さのワード溝１０３ｂを形成する。この際、図９Ｂに示すように、まず、素子分離領域１０２における素子分離絶縁膜１０２ｅが選択的にエッチングされ、活性領域１０１ａのＳｉ（シリコン基板）がエッチングされにくい条件として、可能な限りＳｉを削らないようにエッチングを行う。これにより、図示例のように、ワード溝１０３ｂのエッチング形状が、ほぼ矩形状になる。この時、図９Ｃに示すＢ−Ｂ断面の位置においては、素子分離領域２における内壁酸化膜１０２ｄが、Ｓｉ基板１１２ａの側壁に取り残されがちになる。そして、図１０Ａ〜図１０Ｃに示すように、活性領域１０１ａのＳｉが選択的にエッチングされる条件で、ワード溝１０３ｂをさらに所定の深さまでエッチングすることにより、図１０Ｃに示すように、活性領域１０１ａのシリコン基板の上面が素子分離絶縁膜１０２ｅの上面よりも高い位置まで突出して構成されるサドル型フィン部１１２を形成する。
上記ワード溝１０３ｂを形成する工程においては、素子分離絶縁膜１０２ｅのエッチング速度がシリコン基板１のエッチング速度よりも速くなる条件としてエッチングを行う。このとき、ＳＴＩの内壁酸化膜１０２ｄと素子分離絶縁膜１０２ｅとの間にエッチレート差が生じるとともに、Ｓｉが矩形状となっていることから、内壁酸化膜１０２ｄがエッチングされ難くなる。このため、図１０Ｃに示すように、エッチングの際にＳｉの側面の内壁酸化膜１０２ｄを除去しきれず、サドル型フィン部１１２の側面に内壁酸化膜の残部１０２ｆが生じた状態となる。このような内壁酸化膜の残部１０２ｆが残存する量は、内壁酸化膜１０２ｄの膜厚に比例し、膜厚が厚いほど残存量も多くなる。
上述のように、Ｓｉの側面に内壁酸化膜の残部１０２ｆが生じた状態になると、この箇所におけるチャネル領域としての効果が発現し難くなり、トランジスタのチャネルとして機能しないという問題があった。このため、図１０Ｄに示すように、チャネル領域の確保を目的として、素子分離領域１０２におけるワード溝１０３ｂをさらに深く掘り込み、フィンの高さを高くする必要が生じる。しかしながら、このような場合には、素子分離領域１０２の底部に残存する素子分離絶縁膜１０２ｅの残膜が薄くなり、寄生ＭＯＳ効果により、その下に位置するシリコン基板１０１の表面においてリーク電流が発生しやすくなるという問題があった。また、ダミーワード線近傍で残存した内壁酸化膜１０２ｄが薄い場合には、その部分がチャネル領域として働くことから、リーク電流が発生する可能性が高くなるという問題があった。
本発明者等は上記問題を解決するために鋭意研究を行い、３次元構造を有する半導体装置を製造する工程において、ＳＴＩ構造が形成されたシリコン基板に対し、サドル型フィン部や埋め込みワード線を形成するためのワード溝を形成するにあたり、このワード溝部
の形成途中に露出する活性領域の側面をサイドエッチングすることにより、活性領域の側面に形成されている内壁酸化膜を確実に除去できることを知見した。これにより、ＳＴＩ構造（素子分離絶縁膜）を大きく掘り込まなくても、各フィン部の高さが確保でき、素子分離溝底部に残存する素子分離絶縁膜の厚さも確保できることから、素子分離溝の底面直下のシリコン基板表面におけるリーク電流の発生を防止できることを見出し、本発明を完成させた。
即ち、本発明の半導体装置の製造方法は、シリコン基板の表層に、第１方向に延在し、該第１方向に交差する第２方向に繰り返し配置される複数の素子分離溝と、該素子分離溝で区画される活性領域を形成する工程と、前記活性領域の側面に内壁酸化膜を形成する工程と、前記素子分離溝を埋め込む素子分離絶縁膜を形成して素子分離領域を形成する工程と、前記活性領域と前記素子分離領域とに跨がって前記第２方向に延在する複数のマスク膜パターンを形成し、該マスク膜パターンの開口部に前記活性領域の上面と前記素子分離領域の上面とを露出させる工程と、前記素子分離領域に上面が露出している前記素子分離絶縁膜を鉛直方向にエッチバックするとともに、前記活性領域の両側面をサイドエッチングすることで前記活性領域の両側面に形成されている前記内壁酸化膜を除去する工程と、前記活性領域に上面が露出している前記シリコン基板をエッチバックすることで、前記素子分離絶縁膜の上面より上方に突出したサドル型フィン部を形成する工程と、を順次備えることを特徴とする。
係る構成の半導体装置の製造方法によれば、サドル型フィン部側面の内壁酸化膜を確実に除去できるので、ＳＴＩ構造を大きく掘り込むことなく各フィン部の高さが確保できる。また、素子分離絶縁膜の過剰な掘り込みを回避することで、素子分離溝の底部に残存する素子分離絶縁膜の厚さを確保できるので、素子分離溝の底面直下に位置するシリコン基板表面を流れるリーク電流の発生を防止することができる。
本発明の実施形態である半導体装置の製造方法及び半導体装置を示す断面模式図であり、本発明に係る製造方法で得られる半導体装置を上面側から見た平面図である。 本発明の実施形態である半導体装置の製造方法及び半導体装置を示す断面模式図であり、図１中に示すＡ−Ａ’断面図である。 本発明の実施形態である半導体装置の製造方法を示す工程図であり、ウェーハを上面から見た平面図である。 本発明の実施形態である半導体装置の製造方法を示す工程図であり、図３Ａ中に示すＡ−Ａ’断面図である。 本発明の実施形態である半導体装置の製造方法を示す工程図であり、図３Ａ中に示すＢ−Ｂ’断面図である。 本発明の実施形態である半導体装置の製造方法を示す工程図であり、ウェーハを上面から見た平面図である。 本発明の実施形態である半導体装置の製造方法を示す工程図であり、図４Ａ中に示すＡ−Ａ’断面図である。 本発明の実施形態である半導体装置の製造方法を示す工程図であり、図４Ａ中に示すＢ−Ｂ’断面図である。 本発明の実施形態である半導体装置の製造方法を示す工程図であり、ウェーハを上面から見た平面図である。 本発明の実施形態である半導体装置の製造方法を示す工程図であり、図５Ａ中に示すＡ−Ａ’断面図である。 本発明の実施形態である半導体装置の製造方法を示す工程図であり、図５Ａ中に示すＢ−Ｂ’断面図である。 本発明の実施形態である半導体装置の製造方法を示す工程図であり、ウェーハを上面から見た平面図である。 本発明の実施形態である半導体装置の製造方法を示す工程図であり、図６Ａ中に示すＡ−Ａ’断面図である。 本発明の実施形態である半導体装置の製造方法を示す工程図であり、図６Ａ中に示すＢ−Ｂ’断面図である。 本発明の実施形態である半導体装置の製造方法を示す工程図であり、ウェーハを上面から見た平面図である。 本発明の実施形態である半導体装置の製造方法を示す工程図であり、図７Ａ中に示すＡ−Ａ’断面図である。 本発明の実施形態である半導体装置の製造方法を示す工程図であり、ウェーハを上面から見た平面図である。 本発明の実施形態である半導体装置の製造方法を示す工程図であり、図８Ａ中に示すＡ−Ａ’断面図である。 従来の半導体装置の製造方法を示す工程図である。 従来の半導体装置の製造方法を示す工程図である。 従来の半導体装置の製造方法を示す工程図である。 従来の半導体装置の製造方法を示す工程図である。 従来の半導体装置の製造方法を示す工程図である。 従来の半導体装置の製造方法を示す工程図である。 従来の半導体装置の製造方法を示す工程図である。
以下に、本発明の実施形態である半導体装置の製造方法について、図面を適宜参照しながら説明する。なお、以下の説明において参照する図面は、本実施形態の半導体装置の製造方法を説明する図面であって、図示される各部の大きさや厚さや寸法等は、実際の半導体装置等の寸法関係とは異なっている。
図１は、本発明を適用した実施形態である半導体装置Ａを模式的に示す平面図であり、図中に示すＸ方向はビット線延在方向（第３方向）、Ｘ方向に傾斜するＸ’方向は活性領域および素子分離領域延在方向（第１方向）、Ｙ方向はワード線延在方向（第２方向）、Ｚ方向は半導体積層方向である。また、図２は、図１の平面図におけるＡ−Ａ線の断面図である。また、図３〜図８は、本実施形態の半導体装置の製造方法の主要な工程を模式的に示す工程図である。
「半導体装置の構成」
まず、本実施形態の半導体装置の構成について、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のメモリセルを例に挙げて、以下に説明する。
図１及び図２に示すように、本実施形態の半導体装置Ａは、素子分離溝２３の内面に内壁酸化膜２４が形成されるとともに、素子分離溝２３内に素子分離絶縁膜２５が形成されることで、Ｘ’方向（第１方向）に延在する活性領域１ａをＹ方向（第２方向）に区画する素子分離領域２が設けられたシャロー・トレンチ・アイソレーション（ＳＴＩ）構造を含むシリコン基板１を備えている。また、活性領域１ａは、複数のシリコンピラー部１２、及び、該シリコンピラー部１２よりも低い高さとされるとともに、Ｙ方向の幅が活性領域１ａパターンのＹ方向の幅よりも狭く形成されることで内壁酸化膜２４が除去された複数のサドル型フィン部１１を備えている。即ち、半導体装置Ａにおいては、シリコンピラー部１２とサドル型フィン部１１とが、活性領域１ａ内において、Ｘ’方向に交互に繰り返し配置されることによって接続されている。また、半導体装置Ａは、複数のピラー型フィン部１２の各々の間に設けられ、ダミー電極を構成する第１埋め込みワード線３１と、複数のサドル型フィン部１１の上面に設けられ、ゲート電極を構成する第２埋め込みワード線３２と、少なくともシリコン基板１上のＳＴＩ構造を覆うように形成される第１層間絶縁膜４上に設けられ、活性領域１ａとビットコンタクトプラグ（ビットコンタクト層）５４を介して接続されるビット線５５とを備え、ビットラインゲート５が構成されている。そして、半導体装置Ａは、ビットラインゲート（ビット線）５及び第１層間絶縁膜４を覆うように形成された第２層間絶縁膜６上に設けられ、活性領域１ａと容量コンタクト層７を介して接続されるキャパシタ８を備え、概略構成されている。本実施形態の半導体装置Ａは、上記構成により、シリコン基板１に含まれるＳＴＩ構造上において、埋め込みゲート型構造のトランジスタが構成されるものである。
図１に示す例においては、メモリセル領域において、Ｘ方向（ビット線方向）に傾きを有してＸ’方向に直線で延在する素子分離領域２と、素子分離領域２に隣接してＸ’方向に直線で延在する活性領域１ａとが、等ピッチ間隔でＹ方向（ワード線方向）に繰り返し配置されている。活性領域１ａは、素子分離領域２によってＹ方向で電気的に分離されている。ここで、素子分離領域２と活性領域１ａのＹ方向の上面幅は同じであっても良いし、あるいは、素子分離領域２の上面幅が活性領域１ａの上面幅よりも小さく構成されていても良い。
また、複数の素子分離領域２および複数の活性領域１ａに跨って、Ｙ方向に直線で延在し、ゲート電極をなす第２埋め込みワード線３２（以下、単にワード線と略称することがある）が設けられ、さらに、ダミー電極をなす第１埋め込みワード線（以下、ダミーワード線と称することがある）３１が配置されている。図１中においては、一部の構成が省略されているが、隣接する二つのダミーワード線３１の間に２本のワード線３２が均等間隔で配置されている。即ち、各々のダミーワード線３１及びワード線３２は、同一の幅及び間隔で配置されている。
本実施形態の半導体装置Ａは、各々のワード線の直下に位置するシリコン基板１の表面にサドル型フィン部１１が形成され、各々のワード線の間にシリコンピラー部１２が配置される構成とされている。
ダミーワード線３１は、ワード線３２と同じ材料で構成されるが、各々のワード線３２は対応するトランジスタのゲート電極として機能するのに対し、ダミーワード線３１は、該ダミーワード線３１の両側に隣接するトランジスタを電気的に分離する素子分離機能を有する。これにより、活性領域１ａは、Ｙ方向（ワード線方向）に素子分離領域２で絶縁分離され、延在するＸ’方向（略ビット線方向）にダミーワード線３１で絶縁分離されることで、独立した島状活性領域を構成する。ここで、本実施形態においては、説明を容易にするため、隣接するダミーワード線３１をＸ方向（ビット線方向）に向かって３１Ａ、３１Ｂ、３１Ｃ、 ワード線３２をＸ方向に向かって３２Ａ、３２Ｂ、３２Ｃと称する。
Ｘ’方向に延在する一つの島状活性領域は、ダミーワード線３１Ａとダミーワード線３１Ｂで挟まれる構成とされる。さらに、ダミーワード線３１Ａとワード線３２Ａに隣接する容量コンタクト接続領域１ｄと、ワード線３２Ａとワード線３２Ｂに隣接するビットコンタクト接続領域１ｅと、ワード線３２Ｂとダミーワード線３１Ｂに隣接する他方の容量コンタクト接続領域１ｄとで構成されている。これにより、ダミーワード線３１Ａに隣接する一方の容量コンタクト接続領域１ｄと、一方のワード線３２Ａと、ビットコンタクト接続領域１ｅとで一つのトランジスタＴｒ１が構成される。また、ビットコンタクト接続領域１ｅと、他方のワード線３２Ｂと、ダミーワード線３１Ｂに隣接する他方の容量コンタクト接続領域１ｄとで他の一つのトランジスタＴｒ１が構成される。従って、ビットコンタクト接続領域１ｅは、二つのトランジスタＴｒ１で共有される構成とされている。また、上記の容量コンタクト接続領域１ｄ及びビットコンタクト接続領域１ｅは、シリコンピラー部１２で構成される。
また、各々のビットコンタクト接続領域１ｅ上にはビットコンタクトプラグ５３が設けられ、各々のビットコンタクトプラグ（ビットコンタクト層）５４に接続してＸ方向に延在するビット線５５が配置されることで、ビットラインゲート５が構成されている。また、各々の容量コンタクト接続領域１ｄ上には容量コンタクト７が設けられ、各々の容量コンタクト７上にはキャパシタ（図１中では図示せず）が設けられている。
次に、図２の断面図に示すように、シリコン基板１の表面には、同じ幅及び間隔で形成された複数のワード溝３内に、ゲート絶縁膜を介してゲート電極を兼ねるワード線が各々埋設されている。より具体的には、同じ幅及び間隔で形成された第１ワード溝３Ａ及び第２ワード溝３Ｂの各々の内部に、シリコン酸化膜からなるゲート絶縁膜３ｃを介してメタルからなるワード線３ｄが各々埋設されている。そして、ワード線３ｄの上面を覆うようにキャップ絶縁膜３ｅが埋設されている。また、第１ワード溝３Ａ内にはダミーワード線３１が配置され、第２ワード溝３Ｂ内にワード線３２が配置される。
上記のダミーワード線３１及びワード線３２の材料としては、例えば、窒化チタン膜、チタン膜、窒化タングステン膜、タングステン膜等の高融点金属膜等を用いることができ、これらの材料を単層あるいは積層膜として、適宜選択することが可能である。
また、図２に示す例では、キャップ絶縁膜３ｅを覆うように、第１層間絶縁膜４が設けられている。隣接する二つのワード線３２Ａ、３２Ｂ間に位置する活性領域１ａからなるビットコンタクト接続領域１ｅの上面には、第１層間絶縁膜４を貫通するビットコンタクトプラグ（ビットコンタクト層）５４が配置される。さらに、その上面に接続され、Ｘ方向に延在するビット線５５が積層配置され、配線を構成している。ビット線５５の上面及び側壁には、シリコン窒化膜からなるサイドウォール絶縁膜５６が設けられ、ビットコンタクトプラグ５４とビット線５５及びサイドウォール絶縁膜５６でメモリセル領域のビットラインゲート５を構成している。
ビット線５５を構成する各部材の材料としては、例えば、窒化チタン膜、チタン膜、窒化タングステン膜、タングステンシリサイド膜、タングステン膜等の高融点金属膜等を用いることができ、これらの材料を単層あるいは積層膜として、適宜選択することが可能である。
また、半導体装置Ａは、ビットラインゲート５を覆うように、シリコン基板１上の全面にシリコン酸化膜からなる第２層間絶縁膜６が設けられている。また、容量コンタクト接続領域１ｄとなる活性領域１ａの上面には、第２層間絶縁膜６及び第１層間絶縁膜４を貫通して容量コンタクトプラグ（容量コンタクト層）７が接続されている。また、容量コンタクトプラグ７の上面を含む全面には、シリコン窒化膜からなるストッパー膜９とシリコン酸化膜からなる第３層間絶縁膜１３が設けられている。
さらに、容量コンタクトプラグ７の上面に到達するように、第３層間絶縁膜１３とストッパー膜９を貫通するシリンダーホール８ａが開口しており、シリンダーホール８ａの内壁と底部を覆うように下部電極８ｂが設けられている。これにより、下部電極８ｂが、容量コンタクトプラグ７の上面に接続している。また、下部電極表面８ｂを覆うように、容量絶縁膜８ｃ及び上部電極８ｄが設けられ、下部電極８ｂ、容量絶縁膜８ｃ及び上部電極８ｄにより、キャパシタ８を構成している。
また、半導体装置Ａは、キャパシタ８を覆うように第４層間絶縁膜１４が設けられており、さらに、第４層間絶縁膜１４を貫通して配線コンタクト１５が設けられ、配線コンタクト１５上面には配線層１６が接続されている。
そして、配線層１６及び第４層間絶縁膜１４を覆うように、保護絶縁膜１７が全面に設けられている。
上述したように、本実施形態の半導体装置Ａは、素子分離溝２３に内壁酸化膜２４が形成され、且つ、素子分離溝２３に素子分離絶縁膜２５が形成されることで素子分離領域２が設けられたＳＴＩ構造を有するシリコン基板１上に、複数のピラー型フィン部１２、及び、該ピラー型フィン部１２よりも低い高さとされるとともに、Ｙ方向の幅を狭く形成することで内壁酸化膜２４が除去された複数のサドル型フィン部１１を有する構成とされている。半導体装置Ａによれば、上記構成により、素子分離溝２３の底面直下に位置するシリコン基板１の表面を流れるリーク電流の発生が防止され、優れた素子特性が得られる。
「半導体装置の製造方法」
次に、本実施形態の半導体装置Ａの製造方法について、図３〜図８（必要に応じて図１、２も参照）を用いて以下に説明する。なお、図３〜図６の各々におけるＢ図（図３Ｂ、図４Ｂ、図５Ｂ、図６Ｂ）は、説明を容易にするため、各々の平面図を示すＡ図（図３Ａ、図４Ａ、図５Ａ、図６Ａ）におけるＡ−Ａ’断面図を示している。ここで、これら図３〜図６におけるＡ−Ａ’断面図は、図２のＡ−Ａ’断面図とは方向が異なっているので、注意が必要である。
また、本実施形態で用いるシリコン基板１は、ｐ型の単結晶基板とする。
本実施形態の半導体装置Ａの製造方法は、シリコン基板１の表層に、Ｘ’方向（第１方向）に延在し、このＸ’方向に交差するＹ方向（第２方向）に繰り返し配置される複数の素子分離溝２３と、この素子分離溝２３で区画される活性領域１ａを形成する工程と、この活性領域１ａの側面に内壁酸化膜２４を形成する工程と、素子分離溝２３を埋め込む素子分離絶縁膜２５を形成して素子分離領域２を形成する工程と、活性領域１ａと素子分離領域２とに跨がってＹ方向（第２方向）に延在する複数のマスク膜パターンを形成し、このマスク膜パターンの開口部に活性領域１ａの上面と素子分離領域２の上面とを露出させる工程と、素子分離領域２に上面が露出している素子分離絶縁膜２５を鉛直方向にエッチバックするとともに、活性領域１ａの両側面をサイドエッチングすることで活性領域１ａの両側面に形成されている内壁酸化膜２４を除去する工程と、活性領域１ａに上面が露出しているシリコン基板１をエッチバックすることで、素子分離絶縁膜２５の上面より上方に突出したサドル型フィン部１１を形成する工程と、を順次備える方法とされている。
また、本実施形態の製造方法は、より具体的には、以下に示す各工程（１）〜（５）を順次備えた方法とすることができる。
（１）シリコン基板１上に図示略のマスク絶縁膜及び第１レジストマスクを順次形成し、この第１レジストマスクを用いてシリコン基板１及びマスク絶縁膜をエッチングすることで、Ｘ’方向（第１方向）に延在する素子分離領域２の形成予定領域に沿ったラインアンドスペースパターンで素子分離溝２３を形成した後、この素子分離溝２３の内面に内壁酸化膜２４を形成するとともに、素子分離溝２３に絶縁材料を充填して素子分離絶縁膜２５を形成することによって活性領域１ａを区画するための素子分離領域２を形成し、シャロー・トレンチ・アイソレーション（ＳＴＩ）構造を形成するＳＴＩ工程。
（２）シリコン基板１上にマスク窒化膜３ａ及び第２レジストマスクＲを順次形成した後、この第２レジストマスクＲを用いてシリコン基板１上における素子分離領域２及び活性領域１ａをエッチング除去することにより、Ｘ’方向（第１方向）と交差してＹ方向（第２方向）に延在する複数のワード溝３を同時に形成する際、素子分離領域２に上面が露出する素子分離絶縁膜２５を鉛直下方に掘り下げるとともに、活性領域１ａの両側面をサイドエッチしてＹ方向（第２方向）の幅を縮退させることで、活性領域１ａの側壁に形成された内壁酸化膜２４を除去し、掘り下げられた素子分離絶縁膜２５の上面よりも上方にシリコン基板１を突出させてサドル型フィン部１１を形成するフィン部形成工程。
（３）さらに、ワード溝３内に露出するサドル型フィン部１１の上面を選択的にエッチングして掘り下げることにより、サドル型フィン部１１の高さを制御する掘り込み工程。
（４）複数のワード溝３の底面上に導電材料を堆積させた後、この導電材料の一部をエッチング除去し、複数のワード溝３の底面に前記導電材料を残存させることにより、第１埋め込みワード線３１及び第２埋め込みワード線３２を形成する埋め込みワード線形成工程。
（５）第１ワード溝３Ａ及び第２ワード溝３Ｂに絶縁材料を充填して、第１埋め込みワード線３１及び第２埋め込みワード線３２を埋め込むことにより、埋め込みキャップ絶縁膜３ｅを形成するキャップ形成工程。
さらに、本実施形態の製造方法では、上記（１）〜（５）の工程に加え、ビット線を形成する工程や、キャパシタを形成する工程、配線層を形成する工程等を備えた方法とすることができる。
本実施形態では、特に、上記のフィン部形成工程において、素子分離絶縁膜２５を鉛直下方に掘り下げるとともに、活性領域１ａの側面をサイドエッチングすることによって内壁酸化膜２４を除去する方法を採用することで、内壁酸化膜２４を残存させることなく、サドル型フィン部１１を形成することが可能になる。
以下、本実施形態の製造方法に備えられる上記（１）〜（５）の各工程、及び、これに引き続いて行われる各工程について具体的に説明する。
＜（１）ＳＴＩ工程＞
本実施形態のＳＴＩ工程について、図３Ａ〜図３Ｃを参照しながら説明する。
ＳＴＩ工程では、まず、シリコン基板１上に厚さ２ｎｍのパッドシリコン酸化膜と厚さ５０ｎｍのシリコン窒化膜を積層形成する。
次に、リソグラフィ技術を用いて、シリコン窒化膜上に、Ｘ’方向（第１方向）に延在する複数のホトレジストパターンを形成する。このホトレジストパターンは、例えば、Ｙ方向の幅が４０ｎｍ、間隔が４０ｎｍとなるラインパターンで形成する。
次に、ホトレジストパターンをマスクとして、下層のシリコン窒化膜及びパッドシリコン酸化膜を異方性ドライエッチングし、パターンを転写する。これにより、シリコン基板１の上面が露出する。
次に、ホトレジストパターンを除去し、シリコン窒化膜をマスクとして、上面が露出している部分のシリコン基板１を異方性ドライエッチングし、素子分離溝２３を形成する。この素子分離溝２３のシリコン基板１の上面からの深さは、例えば２５０ｎｍとする。また、この際の異方性ドライエッチングには、例えば、臭化水素（ＨＢｒ）と塩素（Ｃｌ２）と酸素（Ｏ２）との混合ガスプラズマを用いる。
上記工程により、図３Ｃに示すように、素子分離溝２３の形成によって活性領域１ａがＹ方向（第２方向）に区画され、素子分離溝２３の側面、すなわち活性領域１ａを構成する第１側面１ｂ及び第２側面１ｃが形成される。この第１側面１ｂ及び第２側面１ｃは、第２の方向に対向し、活性領域１ａを挟んで第１方向に延在するように形成される。
なお、第１側面１ｂ及び第２側面１ｃは、後の工程で活性領域１ａに形成されるトランジスタの特性を悪化させないために、シリコン基板１からなる活性領域１ａ側にわずかに傾斜するように形成される。即ち、対向する第１側面１ｂ及び第２側面１ｃの上方の幅は下方の幅よりも狭く形成されている。この傾斜角は、８５°以上で９０°より小さい範囲とする。
次いで、マスクとして用いたシリコン窒化膜を残した状態で第１側面１ｂ及び第２側面１ｃを含む素子分離溝２３の内面を、従来公知の方法で熱酸化することにより、例えば、厚さが２ｎｍのシリコン酸化膜からなる内壁酸化膜２４を形成する。そして、素子分離溝２３内を埋め込むように、シリコン基板１上の全面に、ＣＶＤ法によってシリコン窒化膜からなる埋設絶縁材料の膜を形成する。この埋設絶縁材料としては、シリコン窒化膜に限らず、ＣＶＤ法や回転塗布法で形成するシリコン酸化膜を用いることができる。また、シリコン窒化膜と上記シリコン酸化膜の積層膜で形成しても良い。
次に、上記の埋設絶縁材料として用いたシリコン窒化膜と、マスクとして用いたシリコン窒化膜を同時にエッチバックして除去する。この際、埋設絶縁材料にシリコン酸化膜を用いた場合でも同じ手法で除去することができる。これにより、素子分離溝２３内には、シリコン基板１の上面と面一となる上面を有する素子分離絶縁膜２５が充填される。このような素子分離絶縁膜２５を充填することにより、第１方向に延在する複数の素子分離領域２が形成される。また、素子分離領域２によってＹ方向に区画されるとともに、Ｙ方向に対向する第１側面１ｂ及び第２側面１ｃを有して第１方向に延在する複数の活性領域１ａが形成される。これにより、活性領域１ａの上面におけるＹ方向の幅（上面幅）Ｗ１は、例えば、４０ｎｍ程度となる。また、素子分離領域２は、ＳＴＩ構造で構成され、Ｙ方向の上面幅は４０ｎｍとなり、活性領域１ａの上面幅と等しくなる。なお、ここでは、ホトレジストパターンのＹ方向の幅及び間隔を、何れも４０ｎｍとして形成しているが、これに限るものではなく、間隔を４０ｎｍよりも小さくしても良い。即ち、素子分離領域２のＹ方向の上面幅が活性領域１ａのＹ方向の上面幅より小さくなるように形成しても良い。これにより、メモリセルの平面面積を縮小化できる利点がある。
上述したように、本実施形態における素子分離領域２は、シリコン基板１からなる活性領域１ａとの境界、すなわち第１側面１ｂ及び第２側面１ｃに熱酸化法で形成されるシリコン酸化膜からなる内壁酸化膜２４を備え、さらに、内壁酸化膜２４を覆う素子分離絶縁膜２５を備える構造を有する。
＜（２）フィン部形成工程＞
次に、図４Ａ〜図４Ｃを参照してフィン部形成工程について説明する。
フィン部形成工程では、まず、シリコン基板１上に、マスク膜３ａを形成した後、この上に、リソグラフィ技術を用いて第２ホトレジストマスクＲを形成する。なお、マスク膜３ａは、非晶質カーボン膜とシリコン酸化膜等の材料で構成することができる。第２ホトレジストマスクＲは、第１方向（Ｘ’方向）に交差する第２の方向（Ｙ方向）に延在し、複数の活性領域１ａと複数の素子分離領域２に跨る複数のラインパターンで形成される。第２ホトレジストマスクＲの、Ｙ方向に垂直なＸ方向（第３方向）の幅および間隔は、例えば、各々４０ｎｍとする。
次に、第２ホトレジストマスクＲをマスクとした異方性ドライエッチング法により、下層のマスク膜３ａをエッチングしてマスクパターンを転写する。これにより、第２の方向（Ｙ方向）に延在する複数のマスク膜３ａの間（開口部３ｂ）には、Ｙ方向に繰り返し配置された活性領域１ａの上面と素子分離領域２の上面（内壁酸化膜２４の上面と素子分離絶縁膜２５の上面）が露出する。
その後、第２ホトレジストマスクＲを除去する。
次いで、マスク膜３ａをマスクとして、上面が露出している活性領域１ａ及び素子分離領域２を異方性ドライエッチングし、第１ワード溝３Ａと第２ワード溝３Ｂを同時に形成する。ここでは、最初に素子分離領域２を異方性ドライエッチングし、その後、活性領域１ａを異方性ドライエッチングする方法を用いる。一方、活性領域１ａをエッチングした後、素子分離領域２をエッチングする方法は好ましくない。その理由としては、上述のように、活性領域１ａを構成する第１側面１ｂ及び第２側面１ｃが、活性領域１ａ側にわずかに傾斜するように形成されているため、活性領域１ａを先に異方性ドライエッチングすると、第１側面１ｂ及び第２側面１ｃのＺ方向に沿って形成されている素子分離絶縁膜２５がエッチングのマスクとなり、結果的に、第１方向に延在する第１側面１ｂ及び第２側面１ｃに沿ってシリコン基板１のエッチング残りが発生してしまうからである。これを回避するために、本実施形態においては、素子分離領域２を先に異方性ドライエッチングする必要がある。
まず、図５Ａ〜図５Ｃに示すように、マスク膜３ａをマスクとして、上面が露出している素子分離領域２を選択的に異方性ドライエッチングする。上述のように、素子分離領域２の上面は、第１側面１ｂ及び第２側面１ｃに形成されている内壁酸化膜２４の上面と、素子分離溝２３に埋設されている素子分離絶縁膜２５の上面とから構成されている。内壁酸化膜２４は、熱酸化法で形成されたシリコン酸化膜からなり、素子分離絶縁膜２５は、ＣＶＤ法で形成されたシリコン窒化膜で構成されている。一般に、この状態で、素子分離絶縁膜２５を構成するシリコン窒化膜のエッチング速度（ＥＲ）が活性領域１ａ（シリコン基板１）のＥＲよりも速くなる条件で異方性ドライエッチングすると、第１側面１ｂ及び第２側面１ｃに形成されている内壁酸化膜２４が十分にエッチングされず、残存しやすくなってしまう。このような内壁酸化膜２４の残存は、上述した如く（発明が解決しようとする課題の欄を参照）、種々の不都合を生じる。なお、素子分離絶縁膜を、ＣＶＤ法や回転塗布法で形成したシリコン酸化膜で構成した場合にも、同様の問題が生じる。
従って、本実施形態では、シリコン窒化膜（素子分離絶縁膜２５）を異方性ドライエッチングして掘り下げると同時に、第１側面１ｂ及び第２側面１ｃをサイドエッチングして活性領域１ａのＹ方向の幅を縮退させる。ここでは、片側の側面における縮退幅Ｗ２は、例えば、５ｎｍとする。この場合、活性領域１ａ全体では１０ｎｍ縮退することとなる。この縮退には、第１側面１ｂ及び第２側面１ｃに露出する内壁酸化膜２４を横方向にエッチングする等方性エッチングを同時に行うことができるエッチング条件を用いる。もしくは、素子分離絶縁膜２５を異方性ドライエッチングして所定の位置まで掘り下げた後、第１側面１ｂ及び第２側面１ｃに露出している内壁酸化膜２４を、シリコン酸化膜の等方性エッチング条件を用いて段階的にドライエッチングする方法を用いても良い。これにより、図５Ｃに示すように、活性領域１ａの上面が、Ｙ方向に隣接する素子分離領域２の上面より高くなっている第１サドル型フィン部（サドル型フィン部）１１ａが形成される。なお、ここでは、掘り下げた後の素子分離領域２の上面の位置は、例えば、シリコン基板１の上面から１５０ｎｍ下方の位置とする。
上記のようなエッチング条件で素子分離領域２をエッチングすることにより、複数の第１サドル型フィン部１１ａの、上端部側のＹ方向の幅Ｗ３は３０ｎｍとなり、活性領域１ａのＹ方向の上面幅Ｗ１（４０ｎｍ）よりも１０ｎｍ狭くなっている。これにより、第１サドル型フィン部１１ａの側面に相当する位置において、活性領域１ａの側面１ｂ、１ｃに形成されていた内壁酸化膜２４を確実に除去することができる。また、内壁酸化膜２４を横方向にエッチングするとともに、活性領域１ａの側面１ｂ、１ｃをサイドエッチングすることにより、第１サドル型フィン部１１ａの側面も新たに形成されることとなる。即ち、活性領域１ａの第１側面１ｂは第１サドル型フィン部１１ａにおいて新たな第１側面１ｂｂとなり、同じく第２側面１ｃは新たな第２側面１ｃｃとなる。新たな第１の側面１ｂｂは、縮退幅Ｗ２の段差Ｄ１を介して元の第１側面１ｂと接続され、新たな第２の側面１ｃｃは、縮退幅Ｗ２の段差Ｄ２を介して元の第２側面１ｃと接続されるように形成される。
以下に、本実施形態のフィン部形成工程（２）について、図４及び図５を参照しながら、より具体的な例を説明する。
まず、ＳＴＩ構造を含むシリコン基板1の全面に、例えば、ＣＶＤ法によって非晶質カーボン膜及びシリコン酸化膜からなるマスク膜３ａを成膜する。次いで、マスク膜３ａ上にＢＡＲＣ膜を塗布し、さらにホトレジストを積層塗布する。その後、リソグラフィ法及びＢＡＲＣエッチングを用いて、ワード溝３（第１ワード溝３Ａ、第２ワード溝３Ｂ）の繰り返しパターンを持つ第２ホトレジストマスクＲを形成する。そして、図４Ａ〜図４Ｃに示すように、第２レジストマスクＲを用いたエッチングにより、マスク膜３ａをワード溝３の繰り返しパターンに形成する。
その後、ホトレジストおよびＢＡＲＣ膜を除去する。
次に、図５Ａ〜図５Ｃに示すように、マスク膜３ａをマスクとして、上面が露出している素子分離領域２を選択的に異方性ドライエッチングする。この際、まず、素子分離領域２の素子分離絶縁膜２５が選択的にエッチングされ、活性領域１ａのＳｉが上方からはエッチングされ難く、且つ、内壁酸化膜２４が横方向にエッチングされるとともにシリコン基板１がサイドエッチされる条件、例えば、トリフロロメタン(ＣＨＦ３)と、オクタフロロシクロブタン（Ｃ４Ｆ８）と、酸素（Ｏ２）とＡｒの混合ガスプラズマ雰囲気で、１０〜２０Ｐａのチャンバー圧力とし、７００〜１２００ＷのＲＦパワーを印加する条件でエッチングを行う。ここで、チャンバー圧力が高圧側になるとサイドエッチ量が多くなり、低圧側になるとサイドエッチ量が少なくなるが、チャンバー圧力を上記範囲とすることで、適正なサイドエッチ量が得られ、内壁酸化膜２４を確実に除去しながらサドル型フィン部１１を形成することが可能となる。また、上述したように、素子分離領域２の内壁酸化膜２４の厚さの変化に対しては、Ｏ２の流量変更による調整を行うことで、内壁酸化膜２４の厚さに依存せず、内壁酸化膜２４を確実に除去しながらサドル型フィン部１１を形成することが可能となる。
このように、各エッチング条件を調整することで、図５Ｃに示すように、サイドエッチを適正とし、素子分離領域２の内壁酸化膜２４がサドル型フィン部１１に残らないようにエッチングする。
なお、本実施形態においては、次の掘り込み工程におけるシリコンエッチング時のチャンバー圧力を高圧側に変更することでサイドエッチを入れられる条件とすることにより、内壁酸化膜２４を除去しながら、サドル型フィン部１１を薄く形成することも可能である。
＜（３）掘り込み工程＞
掘り込み工程では、上記手順及び条件のフィン部形成工程において素子分離領域２の上面をシリコン基板１の上面から１５０ｎｍ掘り下げた後、さらに、活性領域１ａに露出している第１サドル型フィン部１１ａの上面を選択的にエッチングして掘り下げることにより、第２サドル型フィン部（サドル型フィン部）１１を形成する。
以下に、本実施形態の掘り込み工程（３）について、図６を参照しながら、より具体的な例を説明する。
掘り込み工程では、図６Ａ〜図６Ｃに示すように、上記フィン部形成工程で形成された第１サドル型フィン部１１ａの上面を所望の深さまでエッチングする。このエッチングは、フィン部形成工程で使用した装置内で条件を変えて連続的に実施することが好ましい。この際の所望の深さは、掘り下げられた素子分離領域２の上面よりも４０〜４５ｎｍ高い位置とし、この場合、シリコン基板１の上面から１０５〜１１０ｎｍ低い位置となる。この際、素子分離領域２に対して選択比の高い条件でエッチングを行う、即ち、シリコンのＥＲがシリコン窒化膜やシリコン酸化膜のＥＲよりも早くなる条件で異方性ドライエッチングを実施する。しかしながら、第１サドル型フィン部１１ａのエッチングでは、幅が狭いほど、予想した以上に第１サドル型フィン部１１ａのＥＲが早くなる可能性もあり、通常のシリコンエッチング条件を用いると、第１サドル型フィン部１１ａが消滅してしまう場合がある。従って、第１サドル型フィン部１１ａのエッチングには、シリコンのＥＲが低くなる条件を採用する。このような条件としては、塩素（Ｃｌ２）と、テトラフロロカーボン（ＣＦ４）と、ＳＦ６と、Ｈｅとの混合ガスプラズマ雰囲気で、３〜１０Ｐａのチャンバー圧力とし、１００〜３００ＷのＲＦパワーを印加してエッチングを行う。この際、ＳｉシリコンのＥＲはＳＦ６の流量で制御することができ、例えば、ＳＦ６の流量を減らすことで、シリコンのエッチレートを低く抑えることができる。これにより、第１サドル型フィン部１１ａの高さを制御しつつ、Ｙ方向の幅を狭くして第２サドル型フィン部（サドル型フィン部）１１を形成することができる。
このように、本実施形態では、素子分離領域２の内壁酸化膜２４が第１側面１ｂ及び第２側面１ｃに取り残されることが無いため、素子分離領域２をより深くエッチングする必要が無い。従って、掘り下げた後の素子分離絶縁膜２５の厚みを十分に確保でき、寄生ＭＯＳ効果によって直下のシリコン基板表面を流れる電流リークが生じる問題を回避することが可能となる。
上述のように、フィン部形成工程及び掘り込み工程を経る工程を採用することにより、掘り下げられた素子分離領域２とサドル型フィン部１１とが第２方向に交互に繰り返して配置される、第１ワード溝３Ａと第２ワード溝３Ｂが同時に形成される。即ち、図６Ａに示すように、第２方向に延在する２本の第１ワード溝３Ａの間に、同じくＹ方向に延在する２本の第２ワード溝３Ｂが配置される構成とされている。このように、１本の第１ワード線３Ａと２本の第２ワード線３Ｂとを基本構成として、これらがＸ方向に繰り返し配置されることにより、メモリセル領域が構成される。また、第１方向に延在する活性領域１ａは、第１方向の素子分離領域となる２本の第１ワード溝３Ａによって島状の小活性領域１ａａに分断されている。
＜（４）埋め込みワード線形成工程＞
埋め込みワード線形成工程では、複数のワード溝３（第１ワード溝３Ａ及び第２ワード溝３Ｂ）の底面上に導電材料を堆積させた後、この導電材料の一部をエッチング除去し、複数の第１ワード溝３Ａ及び第２ワード溝３Ｂの底面に導電材料を残存させる。これにより、ダミー電極を構成するダミーワード線（第１埋め込みワード線）３１を形成するとともに、ゲート電極を構成するワード線（第２埋め込みワード線）３２を形成する。
以下に、本実施形態の埋め込みワード線形成工程（４）について、図７を参照しながら、より具体的な例を説明する。なお、図７Ｂ（図８Ｂ）の断面図は、図２と同様、Ｘ’方向（第１方向）の断面図となっている。
まず、図７Ａ、図７Ｂに示すように、ＩＳＳＧ（Ｉｎ−Ｓｉｔｕ Ｓｔｅａｍ Ｇｅｎｅｒａｔｉｏｎ）酸化法により、ワード溝３（第１ワード溝３Ａ、第２ワード溝３Ｂ）内の側面と底面にシリコン酸化膜からなるゲート絶縁膜３ｃを形成する。このゲート絶縁膜３ｃの厚さは、５ｎｍ程度とすることが好ましい。
次いで、ＣＶＤ法を用いて、第１ワード溝３Ａ及び第２ワード溝３Ｂを埋め込むように、ウェーハの全面にＴｉＮ膜及びＷ膜を成膜した後、各々の上面の位置がシリコン基板１の上面から７０〜８０ｎｍ下方の位置となるようにエッチバックすることで、ワード線３ｄを形成する。
上記工程により、埋め込みワード線であるダミーワード線３１、及び、ワード線３２を形成する。
＜（５）キャップ形成工程＞
キャップ形成工程では、上記工程でダミーワード線３１及びワード線３２を形成した後、さらに、第１ワード溝３Ａ及び第２ワード溝３Ｂに絶縁材料を充填して、第１埋め込みワード線３１及び第２埋め込みワード線３２を埋め込むことにより、埋め込みキャップ絶縁膜３ｅを形成するキャップ形成工程を備えている。
具体的には、ウェーハ上の全面に、ＣＶＤ法を用いてシリコン窒化膜であるキャップ絶縁膜３ｅを成膜し、ＣＭＰ法を用いて、マスク膜３ａをストップ膜として平坦化する。この際、平坦化の時点でマスク膜３ａを除去しても良い。
＜ビット線形成工程＞
本実施形態の製造方法では、さらに、上記のキャップ形成工程（５）に引き続き、ビット線形成工程が備えられている。図７Ａ、図７Ｂに示すように、ビット線形成工程においては、まず、シリコン基板１上のＳＴＩ構造及び埋め込みキャップ絶縁膜３ｅを覆うように絶縁材料を堆積させて第１層間絶縁膜４を形成する。次いで、第１層間絶縁膜４の一部をエッチング除去してビットコンタクトホール（コンタクトホール）５３を形成した後、このビットコンタクトホール５３に導電材料を充填することで、第１層間絶縁膜４を貫通して活性領域１ａに接続されるビットコンタクトプラグ（ビットコンタクト層）５４を形成する。次いで、第１層間絶縁膜４上に導電材料をパターニングすることで、ビットコンタクトプラグ５４に接続されるビットラインゲート上層膜（ビット線）５５を形成するビット線形成工程が備えられている。
＜キャパシタ形成工程＞
本実施形態の製造方法では、さらに、上記のビット線形成工程の後、以下に説明するようなキャパシタ形成工程を備えた方法とすることができる。このキャパシタ形成工程は、図７〜図８に示すように、まず、ビットラインゲート５及び第１層間絶縁膜４を覆うように絶縁材料を堆積させて第２層間絶縁膜６を形成し、次いで、この第２層間絶縁膜６の一部をエッチング除去してコンタクトホールを形成する。次いで、このコンタクトホールに導電材料を充填することで、第２層間絶縁膜６を貫通して活性領域１ａに接続される容量コンタクト（容量コンタクト層）７を形成する。
次いで、第２層間絶縁膜６及び容量コンタクト７を覆うようにストッパー膜９及び第３層間絶縁膜１３をこの順次で積層し、次いで、これらストッパー膜９及び第３層間絶縁膜１３における容量コンタクト７に対応する位置をエッチング除去することでシリンダーホール８ａを形成する。具体的には、まず、ＣＶＤ法を用いて、ウェーハ上の全面にシリコン窒化膜からなるストッパー膜９と、シリコン酸化膜からなる第３層間絶縁膜１３を成膜し、リソグラフィ法及びドライエッチングによってシリンダーホール８ａを開口させる。
次いで、ウェーハ上の全面、即ち、シリンダーホール８ａの底面及び側壁を覆うとともに、第３層間絶縁膜１３の上面を覆うように、薄くＴｉＮ膜を形成した後、エッチングによってシリンダーホール８ａの底面及び側壁のみにＴｉＮ膜を残存させることにより、下部電極（下部電極層）８ｂを形成する。
次いで、下部電極８ｂの内側を含むウェーハ上の全面に、容量絶縁膜８ｃ及び上部電極（上部電極層）８ｄをこの順で積層する。そして、リソグラフィ法及びドライエッチングにより、メモリセル領域ＭＣＡ上の容量絶縁膜８ｃ及び上部電極８ｄのみを残存させ、その他の部分が除去されるようにエッチングを行う。これにより、下部電極８ｂ、容量絶縁膜８ｃ及び上部電極８ｄから構成されるキャパシタ８が形成される。
＜配線層形成工程＞
本実施形態の製造方法では、さらに、上記のキャパシタ形成工程の後、以下に説明するような配線層形成工程を備えた方法とすることができる。
この配線層形成工程においては、図８Ａ、図８Ｂに示すように、まず、シリンダーホール８ａを埋め込むとともに、上部電極８ｄ上を覆うように第４層間絶縁膜１４を形成する。次いで、第４層間絶縁膜１４の一部をエッチング除去してコンタクトホールを形成した後、このコンタクトホールに導電材料を充填することで、第４層間絶縁膜１４を貫通して上部電極８ｄに接続される配線コンタクト１５を形成する。次いで、第４層間絶縁膜１４上に導電材料をパターニングすることで、配線コンタクト１５に接続する配線層１６を形成する。その後、配線層形成工程においては、配線層１６及び第４層間絶縁膜１４を覆うように保護絶縁膜１７を形成する。
本実施形態においては、上記各工程により、図１及び図２に示すような、縦型構造のトランジスタとして構成される半導体装置Ａが得られる。
以上説明したような、本発明の半導体装置の製造方法によれば、上記方法を採用することにより、活性領域１ａの側面に形成された内壁酸化膜２４を確実に除去できるので、素子分離領域２を大きく掘り込むことを必要とせずに、各フィン部の高さが確保できる。また、素子分離領域２に対する過剰な掘り込みを回避することで、素子分離溝２３の底部に残存する素子分離絶縁膜２５の厚さを確保できるので、寄生ＭＯＳ効果によって素子分離溝２３の底面直下のシリコン基板１の表面を流れるリーク電流の発生を防止することが可能となる。
また、ＳＴＩ構造の素子分離溝２３内の内壁酸化膜２４の厚さを変更した場合であっても、エッチングガスの流量変更によるエッチレートの調整のみで、確実に内壁酸化膜２４を除去することができるので、内壁酸化膜２４の厚さに依存せず、生産性に優れた工程を実現することができる。
Ａ…半導体装置、
１…シリコン基板、
１１…サドル型フィン部、
１１ａ…第１サドル型フィン部、
１１ｂ…第２サドル型フィン部、
１２…ピラー型フィン部
１ａ…活性領域、
１ａａ…小活性領域、
１ｂ、１ｂｂ…第１側面、
１ｃ、１ｃｃ…第２側面、
１ｄ…容量コンタクト接続領域、
１ｅ…ビットコンタクト接続領域、
２…素子分離領域（ＳＴＩ）、
２３…素子分離溝、
２４…内壁酸化膜、
２５…素子分離絶縁膜、
３…ワード溝、
３Ａ…第１ワード溝、
３Ｂ…第２ワード溝、
３１、３１Ａ、３１Ｂ、３１Ｃ…ダミーワード線（第１埋め込みワード線）、
３２、３２Ａ、３２Ｂ、３２Ｃ…ワード線（第２埋め込みワード線）、
３ａ…マスク膜、
３ｂ…開口部、
３ｃ…ゲート絶縁膜、
３ｄ…ワード線、
３ｅ…キャップ絶縁膜、
４…第１層間絶縁膜、
５…ビットラインゲート（ＢＬＧ：ビット線）、
５３…ビットコンタクトホール、
５４…ビットコンタクトプラグ（ビットコンタクト層）、
５５…ビット線、
５６…サイドウォール絶縁膜、
６…第２層間絶縁膜、
７…容量コンタクト（容量コンタクト層）、
８…キャパシタ、
８ａ…シリンダーホール、
８ｂ…下部電極（下部電極層）、
８ｃ…容量絶縁膜、
８ｄ…上部電極（上部電極層）、
９…ストッパー膜、
１３…第３層間絶縁膜、
１４…第４層間絶縁膜、
１５…配線コンタクト、
１６…配線層、
１７…保護絶縁膜、
Ｒ…レジストマスク（第２レジストマスク）、
Ｔｒ１…セルトランジスタ、

Claims (17)

  1. シリコン基板の表層に、第１方向に延在し、該第１方向に交差する第２方向に繰り返し配置される複数の素子分離溝と、該素子分離溝で区画される活性領域を形成する工程と、
    前記活性領域の側面に内壁酸化膜を形成する工程と、
    前記素子分離溝を埋め込む素子分離絶縁膜を形成して素子分離領域を形成する工程と、
    前記活性領域と前記素子分離領域とに跨がって前記第２方向に延在する複数のマスク膜パターンを形成し、該マスク膜パターンの開口部に前記活性領域の上面と前記素子分離領域の上面とを露出させる工程と、
    前記素子分離領域に上面が露出している前記素子分離絶縁膜を鉛直方向にエッチバックするとともに、前記活性領域の両側面をサイドエッチングすることで前記活性領域の両側面に形成されている前記内壁酸化膜を除去する工程と、
    前記活性領域に上面が露出している前記シリコン基板をエッチバックすることで、前記素子分離絶縁膜の上面より上方に突出したサドル型フィン部を形成する工程と、
    を順次備えることを特徴とする半導体装置の製造方法。
  2. 前記内壁酸化膜を除去する工程は、前記素子分離絶縁膜を異方性ドライエッチングによって選択的に除去すると同時に、前記内壁酸化膜を等方性ドライエッチングによって除去することで、前記サドル型フィン部を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記内壁酸化膜を除去する工程は、前記素子分離絶縁膜を異方性ドライエッチングによって選択的に除去した後、前記内壁酸化膜を等方性ドライエッチングによって除去する段階的なエッチングにより、前記サドル型フィン部を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
  4. 前記サドル型フィン部を形成する工程は、前記内壁酸化膜を除去する工程で形成された前記サドル型フィン部の上面を異方性ドライエッチングによって選択的に除去することで、前記サドル型フィン部の高さを制御することを特徴とする請求項１〜請求項３の何れか１項に記載の半導体装置の製造方法。
  5. 前記サドル型フィン部を形成する工程は、前記内壁酸化膜を除去する工程に引き続き、エッチング条件を変化させて前記サドル型フィン部の上面を異方性ドライエッチングすることで、前記サドル型フィン部の高さを制御することを特徴とする請求項１〜請求項３の何れか１項に記載の半導体装置の製造方法。
  6. 前記活性領域の側面は、対向する二つの側面を有しており、前記内壁酸化膜を除去する工程は、前記二つの側面を、該二つの側面の上方の幅が下方の幅よりも狭くなるように傾斜させながら形成することを特徴とする請求項１に記載の半導体装置の製造方法。
  7. 前記素子分離領域の第２方向の上面幅と、前記素子分離領域に隣接する前記活性領域の第２方向の上面幅とを同じ寸法で形成することを特徴とする請求項１に記載の半導体装置の製造方法。
  8. 前記素子分離領域の第２方向の上面幅を、前記素子分離領域に隣接する前記活性領域の第２方向の上面幅よりも小さい寸法で形成することを特徴とする請求項１に記載の半導体装置の製造方法。
  9. シリコン基板上にマスク絶縁膜及び第１レジストマスクを順次形成し、該第１レジストマスクを用いて前記シリコン基板及び前記マスク絶縁膜をエッチングすることで、前記第１方向に延在する素子分離領域の形成予定領域に沿ったラインアンドスペースパターンで素子分離溝を形成した後、該素子分離溝の内面に内壁酸化膜を形成するとともに、前記素子分離溝に絶縁材料を充填して素子分離絶縁膜を形成することによって活性領域を区画するための素子分離領域を形成し、シャロー・トレンチ・アイソレーション（ＳＴＩ）構造を形成するＳＴＩ工程と、
    前記シリコン基板上にマスク窒化膜及び第２レジストマスクを順次形成した後、該第２レジストマスクを用いて前記シリコン基板上における前記素子分離領域及び前記活性領域をエッチング除去することにより、第１方向と交差して第２方向に延在する複数のワード溝を同時に形成する際、前記素子分離領域に上面が露出する前記素子分離絶縁膜を鉛直下方に掘り下げるとともに、前記活性領域の両側面をサイドエッチして前記第２方向の幅を縮退させることで、前記活性領域の側壁に形成された前記内壁酸化膜を除去し、掘り下げられた前記素子分離絶縁膜の上面よりも上方に前記シリコン基板を突出させてサドル型フィン部を形成するフィン部形成工程と、
    さらに、前記ワード溝内に露出する前記サドル型フィン部の上面を選択的にエッチングして掘り下げることにより、前記サドル型フィン部の高さを制御する掘り込み工程と、
    前記複数のワード溝の底面上に導電材料を堆積させた後、該導電材料の一部をエッチング除去し、前記複数のワード溝の底面に前記導電材料を残存させることにより、第１埋め込みワード線及び第２埋め込みワード線を形成する埋め込みワード線形成工程と、
    前記第１ワード溝及び第２ワード溝に絶縁材料を充填して、前記第１埋め込みワード線及び第２埋め込みワード線を埋め込むことにより、埋め込みキャップ絶縁膜を形成するキャップ形成工程と、
    を順次備えることを特徴とする半導体装置の製造方法。
  10. 前記フィン部形成工程は、前記素子分離絶縁膜を異方性ドライエッチングによって選択的に除去すると同時に、前記内壁酸化膜を等方性ドライエッチングによって除去することで前記サドル型フィン部を形成することを特徴とする請求項９に記載の半導体装置の製造方法。
  11. 前記フィン部形成工程は、前記素子分離絶縁膜を異方性ドライエッチングによって選択的に除去した後、前記内壁酸化膜を等方性ドライエッチングによって除去する段階的なエッチングにより、前記サドル型フィン部を形成することを特徴とする請求項９に記載の半導体装置の製造方法。
  12. 前記掘り込み工程は、前記サドル型フィン部の上面を異方性ドライエッチングによって選択的に除去することで、前記サドル型フィン部の高さを制御することを特徴とする請求項９〜請求項１１の何れか１項に記載の半導体装置の製造方法。
  13. 前記掘り込み工程は、前記フィン部形成工程に引き続き、エッチング条件を変化させて前記サドル型フィン部の上面を異方性ドライエッチングすることで、前記サドル型フィン部の高さを制御することを特徴とする請求項９〜請求項１２の何れか１項に記載の半導体装置の製造方法。
  14. さらに、前記キャップ形成工程の後、前記シリコン基板上のＳＴＩ構造及び前記キャップ絶縁膜を覆うように絶縁材料を堆積させて第１層間絶縁膜を形成し、次いで、該第１層間絶縁膜の一部をエッチング除去してコンタクトホールを形成した後、該コンタクトホールに導電材料を充填することで、前記第１層間絶縁膜を貫通して前記活性領域に接続されるビットコンタクト層を形成し、次いで、前記第１層間絶縁膜上に導電材料をパターニングすることで、前記ビットコンタクト層に接続されるビット線を形成するビット線形成工程が備えられていることを特徴とする請求項９〜請求項１３の何れか１項に記載の半導体装置の製造方法。
  15. さらに、前記ビット線形成工程の後、前記ビット線及び前記第１層間絶縁膜を覆うように絶縁材料を堆積させて第２層間絶縁膜を形成し、次いで、該第２層間絶縁膜の一部をエッチング除去してコンタクトホールを形成した後、該コンタクトホールに導電材料を充填することで、前記第２層間絶縁膜を貫通して前記活性領域に接続される容量コンタクト層を形成し、次いで、該容量コンタクト層上にキャパシタを形成するキャパシタ形成工程が備えられていることを特徴とする請求項１４に記載の半導体装置の製造方法。
  16. 前記キャパシタ形成工程は、前記容量コンタクト層を形成した後、前記第２層間絶縁膜及び前記容量コンタクト層を覆うようにストッパー膜及び第３層間絶縁膜をこの順次で積層し、次いで、該ストッパー膜及び第３層間絶縁膜における前記容量コンタクト層に対応する位置をエッチング除去することでシリンダーホールを形成した後、該シリンダーホールの底面及び側壁を覆うとともに、前記第３層間絶縁膜の上面を覆うように、下部電極層、容量絶縁膜及び上部電極層をこの順で積層することを特徴とする請求項１５に記載の半導体装置の製造方法。
  17. さらに、前記キャパシタ形成工程の後、前記シリンダーホールを埋め込むとともに、前記上部電極層上を覆うように第４層間絶縁膜を形成し、次いで、該第４層間絶縁膜の一部をエッチング除去してコンタクトホールを形成した後、該コンタクトホールに導電材料を充填することで、前記第４層間絶縁膜を貫通して前記上部電極層に接続される配線コンタクトを形成し、次いで、前記第４層間絶縁膜上に導電材料をパターニングすることで、前記配線コンタクトに接続する配線層を形成した後、該配線層及び前記第４層間絶縁膜を覆うように保護絶縁膜を形成する配線層形成工程が備えられていることを特徴とする請求項１６に記載の半導体装置の製造方法。
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