JP2015153827A - 半導体発光素子及びその製造方法 - Google Patents

Abstract

【課題】高電流を供給した場合であっても局所的な電流集中が抑制された半導体発光素子を実現する。
【解決手段】 本発明の半導体発光素子は、ｐ型又はｎ型のいずれか一方の導電型の第一半導体層、第一半導体層の上層に形成された活性層、及び活性層の上層に形成された、第一半導体層とは異なる導電型の第二半導体層を含む半導体層を有して構成され、第一半導体層の下層に形成された第一電極及び第二電極と、第二半導体層の下方であって、活性層が形成されていない領域の少なくとも一部に形成され、第二半導体層と電気的に接続された第三電極とを有し、第二電極は第一電極よりも第三電極に近い位置に形成され、第二電極と第一半導体層との界面における接触抵抗が、第一電極と第一半導体層との界面における接触抵抗よりも高い。
【選択図】 図１

Description

本発明は、基板上に、ｐ型半導体層、活性層及びｎ型半導体層を含む半導体層を有してなる半導体発光素子に関する。また、本発明はこのような半導体発光素子の製造方法に関する。

図１０は従来の半導体発光素子１００の構造を示す模式的な図面である。図１０において、（ａ）は一方の主面（ここでは「上面」とする。）側から見たときの模式的な平面図であり、（ｂ）は（ａ）内におけるＡ−Ａ線で切断したときの模式的な断面図である。また、（ｃ）は（ａ）とは反対側の主面（ここでは「底面」とする。）側から見たときの模式的な平面図である。

半導体発光素子１００は、ｐ型半導体層３１、活性層３３及びｎ型半導体層３５を含む半導体層３０が基板１１上に実装されることで形成されている。図１０（ａ）に示される面側、すなわちｎ型半導体層３５側が半導体発光素子１００の光取り出し方向である。

ｎ型半導体層３５の下層には活性層３３とｎ側電極４１が形成されており、ｎ側電極４１は、活性層３３が下層に形成されていないｎ型半導体層３５の下層の一部領域に形成されている。ｎ側電極４１は接合層４３を介して基板１１に連結されている。

活性層３３の下層にはｐ型半導体層３１が形成されており、ｐ型半導体層３１の下層にはｐ側電極１０１が形成されている。ｐ側電極１０１は金属材料で構成されており、活性層３３から基板１１の方向に向かって射出された光をｎ型半導体層３５側に反射させることができる。ｐ側電極１０１は、接合層１５を介して基板１１に連結されている。

基板１１を介してｎ側電極４１及びｐ側電極１０１の間に電圧が印加されると、ｐ側電極１０１、ｐ型半導体層３１、活性層３３、ｎ型半導体層３５及びｎ側電極４１によって構成される電流経路上を電流が流れる。このとき、活性層３３が発光しｎ型半導体層３５の上方へと光が取り出される。

特開平１１−２２０１７１号公報

近年、半導体発光素子は従来よりも更に高い光出力が要求されるようになってきており、これに伴って、高い電流を供給しても安定的に高出力の光を発光する素子が求められている。

本発明者の鋭意研究により、従来の構成では、高い電流を注入した場合、ｐ側電極１０１のうちのｎ側電極４１に近い位置とｎ側電極４１との間に電流が集中することが分かった。図１１は、図１０（ｂ）の図面に、電流の流れを模式的に付加したものであり、電流量を矢印の線の太さで表現している。

図１１のように電流がｐ側電極１０１内の特定の領域とｎ側電極４１の間に集中して流れることで、活性層３３内の特定の領域にのみ集中して電流が流れる。これにより、活性層３３内のうち、ｎ側電極４１に近い箇所のみが強く発光し、それ以外の箇所があまり発光せず光取り出し効率が低下してしまう。

更に、上記のように特定の経路上に電流が集中することで、半導体層３０内の特定の箇所に集中して流れることとなり、当該特定の箇所の温度が上昇して、劣化、割れ又は溶融等が生じ、素子寿命が短くなることが分かった。

上記の課題に鑑み、本発明は、高電流を供給した場合であっても局所的な電流集中が抑制された半導体発光素子を実現することを目的とする。

本発明は、ｐ型又はｎ型のいずれか一方の導電型の第一半導体層、前記第一半導体層の上層に形成された活性層、及び前記活性層の上層に形成された、前記第一半導体層とは異なる導電型の第二半導体層を含む半導体層を有してなる半導体発光素子であって、
前記第一半導体層の下層に形成された第一電極及び第二電極と、
前記第二半導体層の下方であって、前記活性層が形成されていない領域の少なくとも一部に形成され、前記第二半導体層と電気的に接続された第三電極とを有し、
前記第二電極は前記第一電極よりも前記第三電極に近い位置に形成され、
前記第二電極と前記第一半導体層との界面における接触抵抗が、前記第一電極と前記第一半導体層との界面における接触抵抗よりも高いことを特徴とする。

なお、本明細書において、ある層Ａの「上層」又は「上方」に別の層Ｂが形成されるという表現は、素子を回転させたり上下を反転させることで、層Ａの上層又は上方に層Ｂが位置する構成を含む趣旨である。同様に、本明細書において、ある層Ａの「下層」又は「下方」に別の層Ｂが形成されるという表現は、素子を回転させたり上下を反転させることで、層Ａの下層又は下方に層Ｂが位置する構成を含む趣旨である。

上記の構成によれば、第一半導体層の下層に形成される電極として、第一半導体層との界面の接触抵抗が異なる第一電極と第二電極が設けられる。そして、第一半導体層との界面の接触抵抗の高い第二電極は、第二電極よりも第一半導体層との界面の接触抵抗の低い第一電極と比較して、第三電極に近い位置に配置される。このため、第一電極及び第二電極と第三電極との間に電圧が印加されると、第二電極と第三電極の間よりも、第一電極と第三電極の間を電流が流れやすくなる。この結果、第三電極から離れた領域に電流を流しやすくなるため、活性層内の広い範囲を発光させることができ、光取り出し効率が向上する。

上記の構成において、第一半導体層をｐ型半導体層、第二半導体層をｎ型半導体層としても構わない。この場合、第一電極及び第二電極は「ｐ側電極」に対応し、第三電極は「ｎ側電極」に対応する。更に、ｐ側電極のうち、第一電極が「第一ｐ側電極」に対応し、第二電極が「第二ｐ側電極」に対応する。

このとき、ｐ側電極として、ｐ型半導体層との界面の接触抵抗が異なる第一ｐ側電極と第二ｐ側電極が設けられる。そして、ｐ型半導体層との界面の接触抵抗の高い第二ｐ側電極は、第二ｐ側電極よりもｐ型半導体層との界面の接触抵抗の低い第一ｐ側電極と比較して、ｎ側電極に近い位置に配置される。このため、ｐ側電極とｎ側電極との間に電圧が印加されると、第二ｐ側電極よりも、第一ｐ側電極からｎ側電極に向かって電流が流れやすくなる。この結果、ｎ側電極から離れた領域に電流を流しやすくなるため、活性層内の広い範囲を発光させることができ、光取り出し効率が向上する。

更にこの結果、半導体層内を流れる電流の領域が拡がるため、従来の素子と比較して、半導体層内の特定の箇所の温度が集中的に上昇するということがない。これにより、素子の長寿命化が実現できる。

上記構成において、半導体発光素子が基板を有し、導電性の接合層を介して基板上の実装パターンと前記第三電極、並びに基板上の実装パターンと前記第一電極及び前記第二電極との間での電気的接続が確保されているものとしても構わない。上記構成によれば、いわゆる「フリップチップ構造」の半導体発光素子に対しても、局所的な電流集中を抑制し、光取り出し効率の向上と素子の長寿命化が図られる。

ここで、少なくとも前記第一半導体層及び前記活性層を貫通し、前記第二半導体層に達する凹部を有し、
前記第二電極は、前記凹部の少なくとも一部の外側面を取り囲むように形成され、
前記第三電極は、前記活性層、前記第一半導体層、及び前記第二電極との間の絶縁状態を保持した状態で前記凹部内に挿入して配置されているものとしても構わない。

上記構成によれば、いわゆる「ビア構造」の半導体発光素子に対しても、局所的な電流集中を抑制し、光取り出し効率の向上と素子の長寿命化が図られる。

ここで、前記第一電極及び前記第二電極は、前記活性層からの射出光を反射させる材料で構成することができる。より具体的には、前記第一電極及び前記第二電極は、Ａｇ、Ａｌ、Ｎｉ、Ｔｉ、又はＰｔを含有する金属材料で構成することができる。

上記構成に加えて、前記第一電極及び前記第二電極の下層に、前記活性層からの射出光を反射させる材料で形成された反射層を有し、
前記第一電極及び前記第二電極が前記活性層からの射出光を透過させる材料で構成されるものとしても構わない。より具体的には、前記第一電極及び前記第二電極をＩＴＯを含有する材料で構成することができる。

なお、上記半導体発光素子において、主面に平行な方向に関し、前記第二半導体層の前記第三電極と接触する面の幅をＤ、前記第二電極の幅をｄとすると、
０．２５Ｄ≦ｄ≦Ｄ
の関係を満たす構成とすることができる。

上記関係を満たすように半導体発光素子を形成することで、活性層内を流れる電流量を十分に確保しながらも、電流を主面に平行な方向に拡げる効果を最大限発揮できる。

また、本発明は、上記構成を有した半導体発光素子の製造方法であって、
成長基板を準備する工程（ａ）と、
前記成長基板上に、前記第二半導体層の一部領域、及び前記第一半導体層を露出した状態で前記半導体層を形成する工程（ｂ）と、
前記工程（ｂ）の後、前記第二半導体層の露出面の少なくとも一部領域に前記第三電極を形成する工程（ｃ）と、
前記工程（ｂ）の後、前記第一半導体層の露出面の一部領域に前記第一電極を形成するための材料膜を成膜した後、コンタクトアニールを施して前記第一電極を形成する工程（ｄ１）と、
前記工程（ｄ１）の後、前記第一半導体層の露出面の少なくとも一部領域であって前記第一電極よりも前記第三電極に近い位置に、前記第二電極を形成するための材料膜を成膜した後、前記工程（ｄ１）よりも低温度でコンタクトアニールを施して前記第二電極を形成する工程（ｄ２）と、
前記成長基板を剥離する工程（ｅ）とを有することを特徴とする。

コンタクトアニールを行う際、オーミック接触を形成する場合と比較してアニール温度を低くすることで、オーミック接触時よりも半導体層との接触抵抗を高くすることができる。このため、上記方法のように、工程（ｄ２）において、第一電極を形成する工程（ｄ１）よりもアニール温度を低くしてコンタクトアニールを実行することで、半導体層との接触抵抗が第一電極よりも高い第二電極が形成される。この第二電極は、第一電極よりも第三電極に近い位置に形成される。従って、上記方法によれば、半導体層を流れる電流を主面方向に拡げる効果が得られ、特定の箇所における電流の集中が緩和された半導体発光素子が製造できる。

なお、第三電極を形成する工程（ｃ）において、コンタクトアニールを実行する場合には、工程（ｃ）におけるアニール温度を工程（ｄ２）よりも高い温度とし、且つ工程（ｄ２）よりも工程（ｃ）を先に実行するものとしても構わない。

上記方法において、
前記工程（ｄ１）及び前記工程（ｄ２）で成膜される材料膜がＩＴＯであり、
前記工程（ｄ２）の実行後、前記第一電極及び前記第二電極に跨るように、金属材料膜を成膜後、前記工程（ｄ２）と同等以下の温度でコンタクトアニール処理を行って反射層を形成する工程（ｄ３）を有し、
前記工程（ｄ３）の実行後に、前記工程（ｅ）を実行するものとしても構わない。

上述したように、コンタクトアニールを行う際、オーミック接触を形成する場合と比較してアニール温度を低くすることで、オーミック接触時よりも半導体層との接触抵抗を高くすることができるが、これは金属材料の場合のみならずＩＴＯにおいても同様である。

従って、上記方法においても、第三電極に近い位置においては、接触抵抗の高い第二電極が第一半導体層と接触し、第三電極から離れた位置では接触抵抗が第二電極よりも低い第一電極が第一半導体層と接触する。このため、半導体層を流れる電流を主面方向に拡げる効果が得られ、特定の箇所における電流の集中が緩和された半導体発光素子が製造できる。

更に、上記方法によれば、第一電極及び第二電極の下層に反射層を形成することができる。このため、第一電極及び第二電極として、光透過性を有するＩＴＯで形成した場合であっても、活性層から第一電極及び第二電極に向かって射出された光は、これら第一電極及び第二電極を透過した後、その下層に形成されている反射層で反射される。よって、光取り出し効率を向上しながら、特定の箇所における電流の集中が緩和された半導体発光素子が製造できる。

また、本発明は、上記構成を有した半導体発光素子の製造方法であって、
成長基板を準備する工程（ａ）と、
前記成長基板上に、前記第二半導体層の一部領域、及び前記第一半導体層を露出した状態で前記半導体層を形成する工程（ｂ）と、
前記工程（ｂ）の後、前記第二半導体層の露出面の少なくとも一部領域に前記第三電極を形成する工程（ｃ）と、
前記工程（ｂ）の後、前記第一半導体層の露出面の一部領域に、最上層にＰｔを含む多層構造を有する材料膜を成膜した後、コンタクトアニールを施して前記第一電極を形成する工程（ｄ１）と、
前記工程（ｄ１）の後、前記第一半導体層の露出面の少なくとも一部領域であって前記第一電極よりも前記第三電極に近い位置に、Ｐｔの膜厚を前記工程（ｄ１）よりも薄膜として最上層にＰｔを含む多層構造を有する前記材料膜を成膜した後、コンタクトアニール処理を行って前記第二電極を形成する工程（ｄ２）と、
前記成長基板を剥離する工程（ｅ）とを有することを特徴とする。

本発明者の鋭意研究により、最上層にＰｔを含む金属材料膜を形成してコンタクトアニールを行う場合、オーミック接触を形成する場合と比較してＰｔの膜厚を薄くすることで、オーミック接触時よりも半導体層との接触抵抗を高くできることが分かった。このため、上記方法のように、工程（ｄ２）において、第一電極を形成する工程（ｄ１）よりもＰｔの膜厚を薄膜として材料膜を成膜した後、コンタクトアニールを実行することで、第一電極よりも半導体層との接触抵抗が高い第二電極を形成できる。このため、本方法によっても、半導体層を流れる電流を主面方向に拡げる効果が得られ、特定の箇所における電流の集中が緩和された半導体発光素子が製造できる。

また、本発明は、上記構成を有した半導体発光素子の製造方法であって、
成長基板を準備する工程（ａ）と、
前記成長基板上に前記第一半導体層を露出した状態で前記半導体層を形成する工程（ｂ）と、
前記工程（ｂ）の後、前記第一半導体層の露出面上に、一以上の島状領域を除いて前記第一電極を形成するための材料膜を成膜した後、コンタクトアニールを施して前記第一電極を形成する工程（ｄ１）と、
前記工程（ｄ１）の後、前記島状領域内で露出した前記第一半導体層上に、前記島状領域内を完全には覆わず外縁部に前記第二電極を形成するための材料膜を成膜した後、前記工程（ｄ１）よりも低温度でコンタクトアニールを施して前記第二電極を形成する工程（ｄ２）と、
前記工程（ｄ２）の後に、前記第二電極に囲まれた位置における前記第一半導体層の露出面に対して、前記第二半導体層が露出するまでエッチングして溝部を形成する工程（ｆ）と、
前記工程（ｆ）の後に、前記第二電極と電気的に絶縁した状態で前記溝部内に前記第三電極を形成する工程（ｇ）と、
前記成長基板を剥離する工程（ｅ）とを有することを特徴とする。

上記方法によれば、第三電極に近い箇所における第三電極の外縁部には、半導体層との接触抵抗の高い第二電極が形成され、その外側に、第二電極よりも半導体層との接触抵抗の低い第一電極が形成される。従って、本方法によっても、半導体層を流れる電流を主面方向に拡げる効果が得られ、特定の箇所における電流の集中が緩和された半導体発光素子が製造できる。特に、この方法は、「ビア構造」を示す半導体発光素子に適用することができる。

上記方法において、
前記工程（ｄ１）及び前記工程（ｄ２）で成膜される材料膜がＩＴＯであり、
前記工程（ｄ２）の実行後、前記第一電極及び前記第二電極に跨るように、金属材料膜を成膜後、前記工程（ｄ２）と同等以下の温度でコンタクトアニール処理を行って反射層を形成する工程（ｄ３）を有し、
前記工程（ｄ３）の実行後に、前記工程（ｆ）を実行するものとしても構わない。

また、本発明は、上記構成を有した半導体発光素子の製造方法であって、
成長基板を準備する工程（ａ）と、
前記成長基板上に前記第一半導体層を露出した状態で前記半導体層を形成する工程（ｂ）と、
前記工程（ｂ）の後、前記第一半導体層の露出面上に、一以上の島状領域を除いて最上層にＰｔを含む多層構造を有する材料膜を成膜した後、コンタクトアニールを施して前記第一電極を形成する工程（ｄ１）と、
前記工程（ｄ１）の後、前記島状領域内で露出した前記第一半導体層上に、前記島状領域内を完全には覆わず外縁部にＰｔの膜厚を前記工程（ｄ１）よりも薄膜として最上層にＰｔを含む多層構造を有する前記材料膜を成膜した後、コンタクトアニールを施して前記第二電極を形成する工程（ｄ２）と、
前記工程（ｄ２）の後に、前記第二電極に囲まれた位置における前記第一半導体層の露出面に対して、前記第二半導体層が露出するまでエッチングして溝部を形成する工程（ｆ）と、
前記工程（ｆ）の後に、前記第二電極と電気的に絶縁した状態で前記溝部内に前記第三電極を形成する工程（ｇ）と、
前記成長基板を剥離する工程（ｅ）とを有することを特徴とする。

この方法によっても、半導体層を流れる電流を主面方向に拡げる効果が得られ、特定の箇所における電流の集中が緩和された半導体発光素子が製造でき、特に本方法は、「ビア構造」を有する半導体素子の製造方法に適用できる。

なお、上記方法において、
前記工程（ｇ）は、
前記溝部の底面は露出させたままで内側面を覆うように絶縁層を形成する工程（ｇ１）と、
前記工程（ｇ１）の後に、露出した前記溝部の底面及び前記絶縁層で囲まれた内側領域を覆うように導電性材料を蒸着して前記第三電極を形成する工程（ｇ２）とを有するものとしても構わない。

本発明の半導体発光素子によれば、局所的な電流集中が抑制され、光取り出し効率が高く、長寿命を示す高出力デバイスが実現される。また、本発明の半導体発光素子の製造方法によれば、前記高出力デバイスを製造することができる。

第一実施形態の半導体発光素子の構造を模式的に示す図面である。 半導体発光素子の第一実施形態の製造工程図の一部である。 半導体発光素子の第一実施形態の製造工程図の一部である。 半導体発光素子の第一実施形態の製造工程図の一部である。 半導体発光素子の第一実施形態の製造工程図の一部である。 半導体発光素子の第一実施形態の模式的な工程図の一部である。 半導体発光素子の第一実施形態の模式的な工程図の一部である。 コンタクトアニール温度によって接触抵抗が制御できることを説明するための図である。 Ｐｔの膜厚によって接触抵抗が制御できることを説明するための図である。 第二実施形態の半導体発光素子の構造を模式的に示す図面である。 コンタクトアニール温度によって接触抵抗が制御できることを説明するための図である。 半導体発光素子の第二実施形態の製造工程図の一部である。 半導体発光素子の第二実施形態の製造工程図の一部である。 第三実施形態の半導体発光素子の構造を模式的に示す図面である。 半導体発光素子の第三実施形態の製造工程図の一部である。 半導体発光素子の第三実施形態の製造工程図の一部である。 半導体発光素子の第三実施形態の製造工程図の一部である。 半導体発光素子の第三実施形態の製造工程図の一部である。 半導体発光素子の第三実施形態の製造工程図の一部である。 半導体発光素子の第三実施形態の製造工程図の一部である。 半導体発光素子の第三実施形態の製造工程図の一部である。 半導体発光素子の第三実施形態の製造工程図の一部である。 従来の半導体発光素子の構造を模式的に示す図面である。 従来の半導体発光素子に電流を流したときの様子を模擬的に示した図面である。

本発明の半導体発光素子及びその製造方法につき、図面を参照して説明する。なお、各図において図面の寸法比と実際の寸法比は必ずしも一致しない。

［第一実施形態］
本発明の半導体発光素子の第一実施形態の構成及びその製造方法について説明する。

〈構造〉
図１は、第一実施形態の半導体発光素子を模式的に示す図面である。図１において、（ａ）は一方の主面（ここでは「上面」とする。）側から見たときの模式的な平面図であり、（ｂ）は（ａ）内におけるＡ−Ａ線で切断したときの模式的な断面図である。また、（ｃ）は（ａ）とは反対側の主面（ここでは「底面」とする。）側から見たときの模式的な平面図である。以下では、（ａ）を上面とし、（ｃ）を底面として説明するが、これは説明の便宜上の定義である。

また、以下の図において、図１０に示した半導体発光素子１００と同一の要素については同一の符号を付している。

本実施形態における半導体発光素子１は、ｐ型半導体層３１、活性層３３、及びｎ型半導体層３５を含む半導体層３０が基板１１上に実装された構造である。本実施形態並びに以下の実施形態においても、半導体発光素子１は基板１１上に実装されているものとして説明するが、基板１１上に実装する前段階の素子についても本発明の想定の範囲内である。

本実施形態、並びに後述する第二実施形態及び第三実施形態においては、ｐ型半導体層３１が「第一半導体層」に対応し、ｎ型半導体層３５が「第二半導体層」に対応する。

活性層３３はｐ型半導体層３１の上層に形成され、ｎ型半導体層３５は活性層３３の上層に形成されている。ｎ型半導体層３５の下層において、活性層３３が形成されていない領域の少なくとも一部にはｎ側電極４１が形成されている。

製造方法の項において後述されるが、ｎ型半導体層３５の下層に位置する活性層３３及びｐ型半導体層３１の一部が除去されることで、ｎ型半導体層３５の下層の一部領域が露出している。図１（ｂ）に示すように、ｎ型半導体層３５は、下層に活性層３３及びｐ型半導体層３１が形成される厚膜の第一部位３５ａと、第一部位３５ａに比べ薄膜の第二部位３５ｂとを有する。第二部位３５ｂの下層には、活性層３３及びｐ型半導体層３１が形成されておらず、ｎ側電極４１が形成されている。

ｎ側電極４１の下層には、接合層４３の材料（例えばハンダ材料）の拡散を防止するための保護層４２が形成されており、保護層４２の下層には接合層４３が形成されている。接合層４３及び保護層４２はいずれも導電性であり、基板１１上に形成された実装パターンとｎ側電極４１との間の電気的な接続が確保されている。

ｐ型半導体層３１の下層には、第一ｐ側電極２３及び第二ｐ側電極２５が形成されている。第二ｐ側電極２５は、第一ｐ側電極２３よりもｎ側電極４１に近い位置に形成されている。そして、第一ｐ側電極２３及び第二ｐ側電極２５の下層には、接合層１５の材料の拡散を防止するための保護層１７が形成されており、保護層１７の下層には接合層１５が形成されている。接合層１５及び保護層１７はいずれも導電性であり、基板１１上に形成された実装パターンと第一ｐ側電極２３及び第二ｐ側電極２５との間の電気的な接続が確保されている。

第二ｐ側電極２５は、ｐ型半導体層３１との界面における接触抵抗が、第一ｐ側電極２３よりも高くなるように形成されている。このように、第一ｐ側電極２３と第二ｐ側電極
２５とで、ｐ型半導体層３１との界面における接触抵抗に差を設ける方法については、製造方法の説明を行う際に後述される。

本実施形態、並びに後述する第二実施形態及び第三実施形態においては、第一ｐ側電極２３が「第一電極」に対応し、第二ｐ側電極２５が「第二電極」に対応し、ｎ側電極４１が「第三電極」に対応する。

以下、各要素の詳細な構成の一例について説明する。

基板１１は、例えばＣｕＷ、Ｗ、Ｍｏ等の導電性基板、又はＳｉ等の半導体基板で構成される。なお、図１（ｂ）に示すように、ｎ側電極４１と電気的に接続される領域と、第一ｐ側電極２３及び第二ｐ側電極２５と電気的に接続される領域との間は、絶縁性が確保されている。この絶縁性の確保の方法は、パターニングによって実現することができる。

接合層１５及び接合層４３は、例えばＡｕ−Ｓｎ、Ａｕ−Ｉｎ、Ａｕ−Ｃｕ−Ｓｎ、Ｃｕ−Ｓｎ、Ｐｄ−Ｓｎ、Ｓｎ等で構成される。この接合層１５及び接合層４３は、基板１１と別の基板（後述する成長基板６１）とを接合する際、両者の密着性を確保するための層として機能している。

保護層１７は、例えばＰｔ系の金属（ＴｉとＰｔの合金）、Ｗ、Ｍｏ、Ｎｉ等で構成される。後述するように、接合層１５を介した接合の際、接合層１５を構成する材料が第一ｐ側電極２３及び第二ｐ側電極２５に拡散して、これらの電極における反射率が落ちることによる光取り出し効率の低下を防止する機能を果たしている。なお、図１（ｂ）では、接合層４３を構成する材料がｎ側電極４１に拡散するのを防止する目的で、保護層４２も設けられている。ただし、半導体発光素子１において、保護層１７及び保護層４２は必ずしも必須の要素ではなく、これらが設けられていない構成とすることもできる。

ｐ型半導体層３１は、例えばＧａＮ、ＡｌＧａＮ等で構成され、Ｍｇ、Ｂｅ、Ｚｎ、又はＣ等のｐ型不純物がドープされている。

活性層３３は、例えばＩｎＧａＮからなる発光層とＡｌＧａＮからなる障壁層が周期的に繰り返されて構成される。これらの層はアンドープでもｐ型又はｎ型にドープされていても構わない。

ｎ型半導体層３５は、例えばＡｌＧａＮで構成される層（電子供給層）とＧａＮで構成される層（保護層）を含む多層構造で構成される。少なくとも保護層には、Ｓｉ、Ｇｅ、Ｓ、Ｓｅ、Ｓｎ、又はＴｅ等のｎ型不純物がドープされている。

なお、「ＡｌＧａＮ」という記述は、Ａｌ_ｍＧａ_１−ｍＮ（０＜ｍ＜１）という記述と同義であり、ＡｌとＧａの組成比の記述を単に省略して記載したものであって、ＡｌとＧａの組成比が１：１である場合に限定する趣旨ではない。「ＩｎＧａＮ」という記述についても同様である。以下においても上記にならって記載される。

ｎ側電極４１は、上述したようにｎ型半導体層３５の下層であって、活性層３３が形成されていない領域の少なくとも一部領域に形成されている。ｎ側電極４１は、例えばＣｒ−Ａｕで構成される。

第一ｐ側電極２３は、例えばＡｇ系の金属（ＮｉとＡｇの合金）、Ａｌ、又はＲｈ等を含む金属材料で構成することができる。また、第二ｐ側電極２５も、例えばＡｇ系の金属（ＮｉとＡｇの合金）、Ａｌ、又はＲｈ等を含む金属材料で構成することができ、第一ｐ側電極２３と同一の材料で構成することができる。本実施形態では、第一ｐ側電極２３及び第二ｐ側電極２５が共にＮｉ／Ａｇの多層構造体で形成されているものとして説明する。

第一ｐ側電極２３及び第二ｐ側電極２５は、活性層３３から射出される光を反射させることのできる導電性の材料で構成されている。ここで、上述したように、ｎ側電極４１から離れた位置に形成されている第一ｐ側電極２３は、第一ｐ側電極２３よりもｎ側電極４１に近い位置に形成されている第二ｐ側電極２５よりも、ｐ型半導体層３１との界面における接触抵抗が低い。例えば、第一ｐ側電極２３とｐ型半導体層３１との界面においてオーミック接触が形成され、第二ｐ側電極２５とｐ側半導体層３１との界面においてショットキー接触が形成されているものとしても構わない。また、両界面ともにショットキー接触が形成されているが、第一ｐ側電極２３とｐ型半導体層３１との界面における接触抵抗が、第二ｐ側電極２５とｐ側半導体層３１との界面における接触抵抗より低い構成としても構わない。

〈作用〉
半導体発光素子１に対して、基板１１に形成された実装パターンを介して、ｎ側電極４１と、第一ｐ側電極２３及び第二ｐ側電極２５との間に電圧が印加された場合を想定する。上述したように、半導体発光素子１においては、第二ｐ側電極２５とｐ型半導体層３１との界面の接触抵抗が、第一ｐ側電極２３とｐ型半導体層３１との界面の接触抵抗よりも高い。このため、第二ｐ側電極２５とｐ型半導体層３１との界面を経由してｎ側電極４１に向かう電流は、第一ｐ側電極２３とｐ型半導体層３１との界面を経由してｎ側電極４１に向かう電流よりも流れにくい構成となっている。

従って、ｎ側電極４１から離れた位置に形成された第一ｐ側電極２３から、半導体層３０を経由してｎ側電極４１に達する電流が流れやすくなり、ｎ側電極４１に近い箇所での電流集中が緩和される。この結果、半導体発光素子１が高出力デバイスとして利用される場合すなわち高電流が供給される場合においても、基板１１の主面に平行な方向に関して活性層３３内の広い範囲に電流を流すことができるので、発光効率及び光取り出し効率を向上させることができる。また、この構成によれば、半導体層３０内の所定の箇所に電流が集中して高温になることが防止されるので、従来に比べて長寿命の素子が実現される。

なお、本実施形態の構成によれば、第一ｐ側電極２３及び第二ｐ側電極２５の双方ともに活性層３３から射出される光を反射させることのできる導電性の材料で構成されている。よって、活性層３３から基板１１の側に向かって放出された光を、第一ｐ側電極２３及び第二ｐ側電極２５で反射させて、取り出し面があるｎ型半導体層３５側へと導くことができるので、高い光取り出し効率が実現される。

ここで、図１（ｂ）に示すように、ｎ側電極４１と接触するｎ型半導体層３５の面（ｎ側電極４１形成領域）の幅をＤとし、第二ｐ側電極２５の幅をｄとすると、０．２５Ｄ≦ｄ≦Ｄの関係を示すように、素子を設計するものとしても構わない。ｄ＜０．２５Ｄの場合、第二ｐ側電極２５の幅が狭くなりすぎるため、基板１１の主面に平行な方向に電流を拡げる効果が十分に発揮されず、依然としてｎ側電極４１に近い箇所に電流が集中する傾向が見られる場合がある。一方、ｄ＞Ｄの場合、ｐ型半導体層３１の下層に形成される電極（ｐ側電極）について、ｐ型半導体層３１との接触抵抗が高い領域が広くなりすぎる。この結果、活性層３３に十分な電流を供給するためには印加電圧を高くする必要が生じるため、同一の発光光量を実現させるために必要な電圧が高くなり、効率が低下する可能性がある。

なお、本発明者の鋭意研究によれば、図１に示す半導体発光素子１において、ｎ側電極４１形成領域の幅をＤとし、第二ｐ側電極２５の幅をｄとしたときに、０．２５Ｄ≦ｄとなるように素子を設計することで、電流を主面に平行な方向に拡げる機能を十分に確保できることが分かった。

〈第一の製造方法〉
次に、半導体発光素子１の第一の製造方法の一例につき、図２Ａ〜図２Ｆに示す模式的な製造工程図、及び図３を参照して説明する。なお、以下で説明する製造条件や膜厚等の寸法はあくまで一例であって、これらの数値に限定されるものではない。

なお、図２Ａ〜図２Ｆにおいても、図１と同様に、（ａ）は一方の主面（ここでは「上面」とする。）側から見たときの模式的な平面図であり、（ｂ）が（ａ）の図面上のＡ−Ａ線で切断したときの模式的な断面図であり、（ｃ）は（ａ）とは反対側の主面（ここでは「底面」とする。）側から見たときの模式的な平面図である。

（ステップＳ１）
まず、成長基板６１を準備する。より具体的には、成長基板６１としてｃ面サファイア基板を準備して、これに対してクリーニングを行う。このクリーニングは、より具体的には、例えばＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition：有機金属化学気相蒸着）装置の処理炉内に成長基板６１（ｃ面サファイア基板）を配置し、処理炉内に流量が１０ｓｌｍの水素ガスを流しながら、炉内温度を例えば１１５０℃に昇温することにより行われる。

本ステップＳ１が工程（ａ）に対応する。

（ステップＳ２）
図２Ａに示すように、成長基板６１上にエピタキシャル層３９を形成する。このステップＳ２は例えば以下の手順により行われる。

（アンドープ層３６の形成）
成長基板６１の表面に、ＧａＮよりなる低温バッファ層を形成し、更にその上層にＧａＮよりなる下地層を形成する。これらの低温バッファ層及び下地層がアンドープ層３６に対応する。

具体的なアンドープ層３６の形成方法は、例えば以下の通りである。まず、МОＣＶＤ装置の炉内圧力を１００ｋＰａ、炉内温度を４８０℃とする。そして、処理炉内にキャリアガスとして流量がそれぞれ５ｓｌｍの窒素ガス及び水素ガスを流しながら、原料ガスとして、流量が５０μｍｏｌ／ｍｉｎのトリメチルガリウム（ＴＭＧ）及び流量が２５００００μｍｏｌ／ｍｉｎのアンモニアを処理炉内に６８秒間供給する。これにより、成長基板６１の表面に、厚みが２０ｎｍのＧａＮよりなる低温バッファ層を形成する。

次に、ＭＯＣＶＤ装置の炉内温度を１１５０℃に昇温する。そして、処理炉内にキャリアガスとして流量が２０ｓｌｍの窒素ガス及び流量が１５ｓｌｍの水素ガスを流しながら、原料ガスとして、流量が１００μｍｏｌ／ｍｉｎのＴＭＧ及び流量が２５００００μｍｏｌ／ｍｉｎのアンモニアを処理炉内に３０分間供給する。これにより、低温バッファ層の表面に、厚みが１．７μｍのＧａＮよりなる下地層を形成する。

（ｎ型半導体層３５の形成）
次に、アンドープ層３６の上層にｎ型半導体層３５を形成する。ｎ型半導体層３５の具体的な形成方法は、例えば以下の通りである。

まず、引き続き炉内温度を１１５０℃とした状態で、ＭＯＣＶＤ装置の炉内圧力を３０ｋＰａとする。そして、処理炉内にキャリアガスとして流量が２０ｓｌｍの窒素ガス及び流量が１５ｓｌｍの水素ガスを流しながら、原料ガスとして、流量が９４μｍｏｌ／ｍｉｎのＴＭＧ、流量が６μｍｏｌ／ｍｉｎのトリメチルアルミニウム（ＴＭＡ）、流量が２５００００μｍｏｌ／ｍｉｎのアンモニア及び流量が０．０１３μｍｏｌ／ｍｉｎのテトラエチルシランを処理炉内に６０分間供給する。これにより、例えばＡｌ_０．０６Ｇａ_０．９４Ｎの組成を有し、Ｓｉ濃度が５×１０^１９／ｃｍ^３で、厚みが２μｍのｎ型半導体層３５がアンドープ層３６の上層に形成される。

なお、この後、ＴＭＡの供給を停止すると共に、それ以外の原料ガスを６秒間供給することにより、ｎ型ＡｌＧａＮ層の上層に、厚みが５ｎｍ程度のｎ型ＧａＮよりなる保護層を有するｎ型半導体層３５を実現してもよい。

上記の説明では、ｎ型半導体層３５に含まれるｎ型不純物をＳｉとする場合について説明したが、ｎ型不純物としては、Ｓｉ以外にＧｅ、Ｓ、Ｓｅ、Ｓｎ又はＴｅ等を用いることができる。

（活性層３３の形成）
次に、ｎ型半導体層３５の上層に、例えばＩｎＧａＮで構成される発光層及びｎ型ＡｌＧａＮで構成される障壁層が周期的に繰り返されてなる活性層３３を形成する。

具体的には、まずＭＯＣＶＤ装置の炉内圧力を１００ｋＰａ、炉内温度を８３０℃とする。そして、処理炉内にキャリアガスとして流量が１５ｓｌｍの窒素ガス及び流量が１ｓｌｍの水素ガスを流しながら、原料ガスとして、流量が１０μｍｏｌ／ｍｉｎのＴＭＧ、流量が１２μｍｏｌ／ｍｉｎのトリメチルインジウム（ＴＭＩ）及び流量が３０００００μｍｏｌ／ｍｉｎのアンモニアを処理炉内に４８秒間供給するステップを行う。その後、流量が１０μｍｏｌ／ｍｉｎのＴＭＧ、流量が１．６μｍｏｌ／ｍｉｎのＴＭＡ、０．００２μｍｏｌ／ｍｉｎのテトラエチルシラン及び流量が３０００００μｍｏｌ／ｍｉｎのアンモニアを処理炉内に１２０秒間供給するステップを行う。以下、これらの２つのステップを繰り返すことにより、厚みが２ｎｍのＩｎＧａＮよりなる発光層及び厚みが７ｎｍのｎ型ＡｌＧａＮよりなる障壁層が１５周期繰り返されてなる活性層３３が、ｎ型半導体層３５の上層に形成される。

（ｐ型半導体層３１の形成）
次に、活性層３３の上層に、例えばＡｌＧａＮで構成されるｐ型半導体層３１を形成する。ｐ型半導体層３１の具体的な形成方法は例えば以下の通りである。

具体的には、ＭＯＣＶＤ装置の炉内圧力を１００ｋＰａに維持し、処理炉内にキャリアガスとして流量が１５ｓｌｍの窒素ガス及び流量が２５ｓｌｍの水素ガスを流しながら、炉内温度を１０２５℃に昇温する。その後、原料ガスとして、流量が３５μｍｏｌ／ｍｉｎのＴＭＧ、流量が２０μｍｏｌ／ｍｉｎのＴＭＡ、流量が２５００００μｍｏｌ／ｍｉｎのアンモニア及びｐ型不純物をドープするための流量が０．１μｍｏｌ／ｍｉｎのビスシクロペンタジエニルマグネシウム（Ｃｐ_２Ｍｇ）を処理炉内に６０秒間供給する。これにより、活性層３３の表面に、厚みが２０ｎｍのＡｌ_０．３Ｇａ_０．７Ｎの組成を有する正孔供給層を形成する。その後、ＴＭＡの流量を４μｍｏｌ／ｍｉｎに変更して原料ガスを３６０秒間供給することにより、厚みが１２０ｎｍのＡｌ_０．１３Ｇａ_０．８７Ｎの組成を有する正孔供給層を形成する。これらの正孔供給層によりｐ型半導体層３１が形成される。このｐ型半導体層３１のｐ型不純物濃度は、例えば３×１０^１９／ｃｍ^３程度である。

なお、その後、ＴＭＡの供給を停止すると共に、Ｃｐ_２Ｍｇの流量を０．２μｍｏｌ／ｍｉｎに変更して原料ガスを２０秒間供給することにより、厚みが５ｎｍ程度で、ｐ型不純物濃度が１×１０^２０／ｃｍ^３程度のｐ型コンタクト層を形成してもよい。この場合、ｐ型半導体層３１にはこのｐ型コンタクト層も含まれる。

このようにして成長基板６１上に、アンドープ層３６、ｎ型半導体層３５、活性層３３、及びｐ型半導体層３１からなるエピタキシャル層３９が形成される。

（ステップＳ３）
ステップＳ２で得られたウェハに対して活性化処理を行う。より具体的には、ＲＴＡ（Rapid Thermal Anneal：急速加熱）装置を用いて、窒素雰囲気下中６５０℃で１５分間の活性化処理を行う。

（ステップＳ４）
図２Ｂに示すように、ｎ型半導体層３５の一部上面が露出するまで、ｐ型半導体層３１及び活性層３３を、ＩＣＰ装置を用いたドライエッチングによって除去する。なお、本ステップＳ４において、ｎ型半導体層３５についても一部エッチング除去しても構わない。

図２Ｂ（ａ）に示すように、ステップＳ４を経て、成長基板６１上にｐ型半導体層３１及びｎ型半導体層３５が露出した半導体層が形成される。ステップＳ２〜ステップＳ４が工程（ｂ）に対応する。

（ステップＳ５）
図２Ｃに示すように、露出しているｎ型半導体層３５の上面の少なくとも一部の領域にｎ側電極４１を形成する。ｎ側電極４１の形成方法の一例としては、膜厚１００ｎｍのＣｒと膜厚０．５〜３μｍのＡｕを蒸着した後、窒素雰囲気中で２５０℃、１分間程度のアニール処理を行う。このステップＳ５が工程（ｃ）に対応する。

（ステップＳ６）
図２Ｄに示すように、露出しているｐ型半導体層３１の上面のうち、ｎ側電極４１から離れた領域上に第一ｐ側電極２３を形成する。第一ｐ側電極２３の具体的な形成方法は、例えば以下の通りである。

ｐ型半導体層３１の上面の所定領域に、導電性材料で構成された材料膜を成膜する。例えばスパッタ装置にてｐ型半導体層３１の上面の所定の領域に膜厚１５０ｎｍのＡｇ及び膜厚３０ｎｍのＮｉを成膜する。なお、この材料膜として、ｐ型半導体層３１との密着性を高めるために、Ａｇ層の下層に膜厚１．５ｎｍ程度のＮｉを成膜しても構わない。

その後、ＲＴＡ装置等を用いてドライエア又は不活性ガス雰囲気中で４００℃〜５５０℃（例えば４００℃）、６０秒〜３００秒間のコンタクトアニール処理を行って、第一ｐ側電極２３を形成する。不活性ガス雰囲気でアニールをした場合、マイグレーションによるｐ型半導体層３１側へのＡｇの拡散を少なくすることができるため、ドライエア雰囲気の場合よりも更にショットキー効果を高めることができる。

ステップＳ６においては、第一ｐ側電極２３とｐ型半導体層３１の界面がオーミック接触を実現するような条件でコンタクトアニール処理をするのが好適である。これにより、第一ｐ側電極２３とｐ型半導体層３１の界面の接触抵抗を十分小さくすることができる。ただし、前記界面において完全なオーミック接触が実現できていなくても構わない。

ステップＳ６が工程（ｄ１）に対応する。

（ステップＳ７）
図２Ｅに示すように、露出しているｐ型半導体層３１の上面、すなわち第一ｐ側電極２３よりはｎ側電極４１に近い位置におけるｐ型半導体層３１の上面に第二ｐ側電極２５を形成する。第二ｐ側電極２５の具体的な形成方法は、例えば以下の通りである。

ステップＳ６と同様に、スパッタ装置にてｐ型半導体層３１の上面の所定の領域に膜厚１５０ｎｍのＡｇ及び膜厚３０ｎｍのＮｉからなる材料膜を成膜する。その後、ＲＴＡ装置等を用いてドライエア又は不活性ガス雰囲気中で、ステップＳ６よりも低温、例えば２９０℃〜３５０℃程度（例えば３００℃）、６０秒〜３００秒間のコンタクトアニール処理を行う。上記の温度条件下で形成された第二ｐ側電極２５は、ｐ型半導体層３１との界面における接触抵抗が第一ｐ側電極２３よりも高くなる。

このステップＳ７は、工程（ｄ２）に対応する。

以下、図３を参照して、コンタクトアニール温度によって接触抵抗が制御できることを説明する。図３は、模擬的に形成した検証用素子と、その検証用素子におけるアニール温度と抵抗率の関係を示すグラフである。図３（ａ）に示す検証用素子７０は、ｐ型ＡｌＧａＮ層７１上に、膜厚１５０ｎｍのＡｇ層７２を形成し、その上層に膜厚３０ｎｍのＮｉ層７３を形成して構成されている。このＡｇ層７２とＮｉ層７３によって、ステップＳ６及びステップＳ７で成膜される材料膜が模擬されている。

図３（ｂ）は、ｐ型ＡｌＧａＮ層７１上にＡｇ層７２及びＮｉ層７３を蒸着し、異なるアニール温度でコンタクトアニール処理を行った後、検証用素子７０の抵抗率を測定してアニール温度との関係をグラフ化したものである。図３（ｂ）において、アニール温度が４００℃のときは、５００Ωｍ程度の値が示されているが、これは接触していない箇所の抵抗が表示されているものであって、接触部分における抵抗はほぼ０でオーミック接触が実現されている。なお、４５０℃の場合も４００℃と同等の抵抗率が実現されており、オーミック接触が実現されていることが分かる。

これに対し、アニール温度が３５０℃の場合は、アニール温度が４００℃の場合よりも接触抵抗が高くなっており、アニール温度を３００℃とすると更に接触抵抗が高くなっている。このことから、アニール温度を低くすることで、ｐ型ＡｌＧａＮ層７１とＡｇ層７２をショットキー接触とすることができ、且つその温度を低くすることで接触抵抗を高くできることが分かる。

なお、ステップＳ６及びステップＳ７を比較すると、ステップＳ６よりもステップＳ７の方が、アニール温度が低く設定されている。つまり、コンタクトアニール処理を実行する際のアニール温度が高い工程から順に実行する必要がある。これは、仮にステップＳ６とステップＳ７の順番を入れ替えた場合、ステップＳ７の実行後に、ステップＳ７よりもアニール温度の高いステップＳ６を実行すると、ステップＳ６の実行中にステップＳ７で形成された第二ｐ側電極２５とｐ型半導体層３１との接触箇所が高温下に置かれる結果、接触抵抗が低下する可能性があるためである。

なお、図２Ｅでは、第一ｐ側電極２３と第二ｐ側電極２５が成長基板６１の主面に平行な方向に接触しているように図示されているが、この記載は両電極の間に隙間が形成されるようにステップＳ７を実行する内容を本発明の範囲から排除する趣旨ではない。すなわち、第一ｐ側電極２３と第二ｐ側電極２５が、成長基板６１の主面に平行な方向に離間して形成されていても構わない。

（ステップＳ８）
第一ｐ側電極２３及び第二ｐ側電極２５の上面に跨るように保護層１７を形成し、ｎ側電極４１の上層に保護層４２を形成する。その後、保護層１７の上面に接合層１５を形成し、保護層４２の上面に接合層４３を形成する（図２Ｆ参照）。

より詳細には、電子線蒸着装置（ＥＢ装置）にて、膜厚１００ｎｍのＴｉと膜厚２００ｎｍのＰｔを３周期成膜することで保護層１７及び保護層４２を形成する。更にその後、保護層１７の上面（Ｐｔ表面）に、膜厚１０ｎｍのＴｉを蒸着させた後、Ａｕ８０％Ｓｎ２０％で構成されるＡｕ−Ｓｎハンダを膜厚３〜６μｍ蒸着させることで接合層１５を形成する。同様に、保護層４２の上面（Ｐｔ表面）に、膜厚１０ｎｍのＴｉを蒸着させた後、Ａｕ８０％Ｓｎ２０％で構成されるＡｕ−Ｓｎハンダを膜厚３〜６μｍ蒸着させることで接合層４３を形成する。

（ステップＳ９）
次に、成長基板６１とは別に準備された基板１１を、接合層１５及び接合層４３を介して成長基板６１に接合する（図２Ｆ参照）。一例としては、２８０℃の温度、０．２ＭＰａの圧力下で成長基板６１と基板１１とを接合する。なお、基板１１の上層にも接合層（１５，４３）の材料の拡散防止のための保護層を予め形成しておき、この保護層と接合層１５及び接合層４３とを接触させて接合するものとしても構わない。基板１１としては、上述したようにＣｕＷ、Ｗ、Ｍｏ等の導電性基板、又はＳｉ等の半導体基板を利用することができる。

（ステップＳ１０）
次に、成長基板６１を剥離する。より具体的には、成長基板６１を上に、基板１１を下に向けた状態で、成長基板６１側からＫｒＦエキシマレーザを照射して、成長基板６１とエピタキシャル層の界面を分解させることで成長基板６１の剥離を行う。

成長基板６１としてサファイア基板を利用する場合、サファイアはレーザが通過する一方、その下層のＧａＮ（アンドープ層３６）はレーザを吸収するため、この界面が高温化してＧａＮが分解される。これによって成長基板６１が剥離される。

その後、ウェハ上に残存しているＧａＮ（アンドープ層３６）を、塩酸等を用いたウェットエッチング、又はＩＣＰ装置を用いたドライエッチングによって除去し、ｎ型半導体層３５を露出させる。なお、本ステップＳ１０においてアンドープ層３６が除去される（図１参照）。このステップＳ１０が工程（ｅ）に対応する。

以上、ステップＳ１〜Ｓ１０を経て、図１に示す半導体発光素子１が形成される。

なお、上述した製造方法では、ステップＳ６において第一ｐ側電極２３を形成する際に成膜した材料膜、及びステップＳ７において第二ｐ側電極２５を形成する際に成膜した材料膜を、全て共通の材料膜とした。しかし、活性層３３からの射出光を反射させることのできる材料であって、アニール温度に応じてｐ型半導体層３１との接触箇所における接触抵抗を制御できる材料であれば、どのような材料を用いても構わない。

なお、第一ｐ側電極２３及び第二ｐ側電極２５を形成する際に成膜した材料膜として、上記のような反射機能を有しない材料としても構わない。ただし、上述した製造方法によって製造される半導体発光素子１と比べて反射機能が低下するため、光取り出し効率を更に高めるという観点からは、全ての材料膜について活性層３３からの射出光を反射させることのできる材料とするのが好ましい。

また、本実施形態において、接合層１５を第一ｐ側電極２３及び第二ｐ側電極２５の双方に跨るように形成したが、第一ｐ側電極２３の上方にのみ接合層１５を形成しても構わない。

〈第二の製造方法〉
次に、本実施形態の半導体発光素子１の第二の製造方法の一例につき説明する。なお、第一の製造方法と共通する箇所については、その旨を記載して適宜省略する。

まず、第一の製造方法と同様に、ステップＳ１〜Ｓ５を実行する。

（ステップＳ６Ａ）
図２Ｄに示すように、露出しているｐ型半導体層３１の上面のうち、ｎ側電極４１から離れた領域上に第一ｐ側電極２３を形成する。第一ｐ側電極２３の具体的な形成方法は、例えば以下の通りである。

第一の製造方法とは異なり、ここでは、当該材料膜として、Ａｇ／Ｎｉ／Ｔｉ／Ｐｔの多層膜を用いる。より具体的には、例えばスパッタ装置にて、ｐ型半導体層３１の上面の所定の領域に、膜厚１３０ｎｍのＡｇ、膜厚３０ｎｍのＮｉ、膜厚２０ｎｍのＴｉ、及び膜厚３０ｎｍのＰｔを成膜する。なお、この材料膜として、ｐ型半導体層３１との密着性を高めるために、Ａｇ層の下層に膜厚１．５ｎｍ程度のＮｉを成膜しても構わない。

その後、ＲＴＡ装置等を用いてドライエア又は不活性ガス雰囲気中で４００℃〜５５０℃（例えば４５０℃）、６０秒〜３００秒間のコンタクトアニール処理を行い、第一ｐ側電極２３を形成する。このステップＳ６Ａは工程（ｄ１）に対応する。

（ステップＳ７Ａ）
図２Ｅに示すように、露出しているｐ型半導体層３１の上面、すなわち第一ｐ側電極２３よりはｎ側電極４１に近い位置におけるｐ型半導体層３１の上面に第二ｐ側電極２５を形成する。第二ｐ側電極２５の具体的な形成方法は、例えば以下の通りである。

第一の製造方法とは異なり、ここでは、ステップＳ６Ａと同様に、Ａｇ／Ｎｉ／Ｔｉ／Ｐｔの多層膜を用いる。より具体的には、例えばスパッタ装置にて、ｐ型半導体層３１の上面の所定の領域に、膜厚１３０ｎｍのＡｇ、膜厚３０ｎｍのＮｉ、膜厚２０ｎｍのＴｉ、及びステップＳ６Ａよりも薄膜の膜厚１０ｎｍのＰｔを成膜する。なお、この材料膜として、ｐ型半導体層３１との密着性を高めるために、Ａｇ層の下層に膜厚１．５ｎｍ程度のＮｉを成膜しても構わない。

その後、ＲＴＡ装置等を用いてドライエア又は不活性ガス雰囲気中で４００℃〜５５０℃（例えば４５０℃）、６０秒〜３００秒間のコンタクトアニール処理を行う。ステップＳ６Ａと比べて、最上層に形成されたＰｔの膜厚が薄膜であるため、ステップＳ６Ａと同等のアニール温度でコンタクトアニールを行なっても、導電性材料とｐ型半導体層３１との間にはショットキー接触が形成される。これにより、第一の製造方法におけるステップＳ７と同様に、第一ｐ側電極２３よりもｐ型半導体層３１との界面の接触抵抗が高い第二ｐ側電極２５が形成される。このステップＳ７Ａが工程（ｄ２）に対応する。

以下、図４を参照して、最上層のＰｔの膜厚によって接触抵抗が制御できることを説明する。図４は、模擬的に形成した検証用素子と、その検証用素子におけるアニール温度と抵抗率の関係を示すグラフである。図４（ａ）に示す検証用素子７０ａは、ｐ型ＡｌＧａＮ７１上に、膜厚１．５ｎｍのＮｉ層７３ａが形成され、Ｎｉ層７３ａの上層には膜厚１５０ｎｍのＡｇ層７２が形成され、Ａｇ層７２の上層には膜厚３０ｎｍのＮｉ層７３が形成され、Ｎｉ層７３の上層には膜厚２０ｎｍのＴｉ層７４が形成され、Ｔｉ層７４の上層にはＰｔ層７５が形成されている。なお、検証用素子７０ａは、素子分離絶縁層７６によって隣接する２素子が電気的に分離されているが、素子分離絶縁層７６を形成せずに単に２素子を空間的に分離した状態で形成しても構わない。

図４（ｂ）は、異なる膜厚でＰｔ層７５を成膜した後、所定のアニール条件でコンタクトアニール処理を行った後、プローブ７７を用いて隣接する２素子間の抵抗を測定し、当該測定された抵抗とＰｔ層７５の膜厚との関係をグラフ化したものである。なお、具体的には、５５０℃の雰囲気下で２分間、及び５００℃の雰囲気下で２分間の各アニール条件の下で、それぞれＰｔ層７５の膜厚と検証用素子７０ａの抵抗値の関係を図４（ｂ）のグラフに示している。

図４（ｂ）によれば、どのアニール条件の場合でも、Ｐｔ層７５の膜厚を３０ｎｍとしたときに抵抗値が最小値となっている。この時点においてＡｇ層７２とＰ型ＡｌＧａＮ層７１との接触箇所にはオーミック接触が形成されている。そして、Ｐｔ層７５の膜厚を２０ｎｍ、１０ｎｍと薄膜とするに連れ、抵抗値が大きくなっている。これは、Ｐｔ層７５の厚みが薄くなることで、大気中の酸素がＴｉ層７４に取り込まれやすくなる結果、Ｔｉ酸化物が形成されることでショットキーバリアを形成しているものと考えられる。なお、Ｐｔ層７５の膜厚を５０ｎｍとした場合には抵抗値が上昇しているが、これは膜厚の増加に伴うＮｉ層７３への酸素供給濃度の低下に起因したものと考えられる。

つまり、第二の製造方法によれば、第一の製造方法と異なり、アニール温度を共通にしながらも、ｐ側電極（２３，２５）と半導体層３０（ｐ型半導体層３１）との界面における接触抵抗を制御することが可能となる。なお、上述した方法では、導電性材料を構成する最上層のＰｔ層の膜厚を制御することで接触抵抗を制御したが、上記の考察によれば、アニール時における雰囲気の酸素濃度を調整することでも接触抵抗を制御することが可能であると考えられる。

なお、図４では、Ｐ型ＡｌＧａＮ層７１の上層にＮｉ層７３ａを備えた検証用素子７０ａを用いて抵抗値の測定を行ったが、Ｎｉ層７３ａを備えない構成としても構わない。

ステップＳ７Ａの実行後は、第一の製造方法と同様にステップＳ８〜Ｓ１０を順次実行する。これにより、図１に示す半導体発光素子１が形成される。

なお、この第二の製造方法では、ステップＳ６Ａ及びステップＳ７Ａにおいて、最上層のＰｔの膜厚を変化させる一方、アニール温度は共通としたが、第一の製造方法と同様にアニール温度についても異ならせるものとしても構わない。

［第二実施形態］
本発明の半導体発光素子の第二実施形態の構成及びその製造方法について説明する。なお、第一実施形態と共通する構成要素については、同一の符号を付している。

〈構造〉
図５は、第二実施形態の半導体発光素子を模式的に示す図面である。図５においても、図１と同様に、（ａ）は一方の主面（ここでは「上面」とする。）側から見たときの模式的な平面図であり、（ｂ）は（ａ）内におけるＡ−Ａ線で切断したときの模式的な断面図である。また、（ｃ）は（ａ）とは反対側の主面（ここでは「底面」とする。）側から見たときの模式的な平面図である。

第二実施形態の半導体発光素子１ａは、第一実施形態の半導体発光素子１に加えて、導電性の反射層１８を更に備えている点が異なる。この反射層１８は、活性層３３から射出される光を反射する機能を有する導電性材料であり、第一ｐ側電極２３及び第二ｐ側電極２５の下層に形成されている。

また、本実施形態において、第一ｐ側電極２３及び第二ｐ側電極２５は、活性層３３
から射出される光を透過する性質を有する導電性酸化膜（例えばＩＴＯ）で形成されている。なお、第一実施形態と同様に、第二ｐ側電極２５とｐ型半導体層３１との界面における接触抵抗は、第一ｐ側電極２３とｐ型半導体層３１との界面における接触抵抗よりも高くなっている。

他の構成要素は第一実施形態の半導体発光素子１と共通であるため、説明を割愛する。

〈作用〉
半導体発光素子１ａに対して、基板１１に形成された実装パターンを介して、ｎ側電極４１と、第一ｐ側電極２３及び第二ｐ側電極２５との間に電圧が印加された場合を想定する。本実施形態の半導体発光素子１ａにおいても、第二ｐ側電極２５とｐ型半導体層３１との界面の接触抵抗が、第一ｐ側電極２３とｐ型半導体層３１との界面の接触抵抗よりも高いので、第二ｐ側電極２５とｐ型半導体層３１との界面を経由してｎ側電極４１に向かう電流は、第一ｐ側電極２３とｐ型半導体層３１との界面を経由してｎ側電極４１に向かう電流よりも流れにくい構成となっている。

従って、ｎ側電極４１から離れた位置に形成された第一ｐ側電極２３から、半導体層３０を経由してｎ側電極４１に達する電流が流れやすくなり、ｎ側電極４１に近い箇所での電流集中が緩和される。この結果、半導体発光素子１が高出力デバイスとして利用される場合、すなわち高電流が供給される場合においても、基板１１の主面に平行な方向に関し、活性層３３内の広い範囲に電流を流すことができるので、発光効率及び光取り出し効率を向上させることができる。また、この構成によれば、半導体層３０内の所定の箇所に電流が集中して高温になることが防止されるので、従来に比べて長寿命の素子が実現される。

また、本実施形態の構成では、第一ｐ側電極２３及び第二ｐ側電極２５の双方が透光性を有しているものの、その下層には導電性の反射層１８が設けられている。よって、活性層３３から基板１１の側に向かって放出された光は、第一ｐ側電極２３及び第二ｐ側電極２５を通過した後、その下層の反射層１８において反射させてｎ型半導体層３５側へと導くことができる。従って、第一実施形態の半導体発光素子１と同様に、本実施形態の半導体発光素子１ａにおいても高い光取り出し効率が実現される。

以上のように、本実施形態では、第一ｐ側電極２３及び第二ｐ側電極２５の双方をいずれもＩＴＯ等の透光性を示す材料で形成した上で、光取り出し効率を高める目的で反射層１８を第一ｐ側電極２３及び第二ｐ側電極２５の下層に設ける構成とした。しかし、このことは、第一ｐ側電極２３及び第二ｐ側電極２５をいずれもＩＴＯ等の光透過性の材料で形成しながらも、反射層１８を備えない構成を本発明から排除する趣旨ではない。無論、反射層１８を備えた場合の方が、備えない場合に比べて光取り出し効率が向上する点において好ましい。

〈製造方法〉
次に、半導体発光素子１ａの製造方法の一例につき、図２Ａ〜図２Ｅ、図６、及び図７Ａ〜図７Ｂを参照して説明する。なお、第一実施形態の半導体発光素子１の製造方法と共通する内容については、その旨を記載して適宜説明を割愛する。

まず、第一実施形態と同様の方法により、ステップＳ１〜Ｓ５を実行する（図２Ａ〜図２Ｃ参照）。

（ステップＳ６Ｂ）
ステップＳ６及びステップＳ６Ａと同様に、図２Ｄに示すように、露出しているｐ型半導体層３１の上面のうち、ｎ側電極４１から離れた領域上に第一ｐ側電極２３を形成する。第一ｐ側電極２３の具体的な形成方法は、例えば以下の通りである。

ここでは、スパッタ装置にてｐ型半導体層３１の上面の所定の領域に膜厚１００〜２００ｎｍ程度のＩＴＯからなる材料膜を成膜する。その後、ＲＴＡ装置等を用いてドライエア又は不活性ガス雰囲気中で、例えば４００℃〜５５０℃程度（例えば４００℃）、６０秒〜３００秒間のコンタクトアニール処理を行うことで、第一ｐ側電極２３を形成する。不活性ガス雰囲気でコンタクトアニールを行った場合、ドライエア雰囲気の場合よりもＩＴＯの透過率を高めることができるため、光取り出し効率を更に高める観点からは好適である。

本ステップＳ６Ｂは、工程（ｄ１）に対応する。

（ステップＳ７Ｂ）
ステップＳ７及びステップＳ７Ａと同様に、図２Ｅに示すように、露出しているｐ型半導体層３１の上面、すなわち第一ｐ側電極２３よりはｎ側電極４１に近い位置におけるｐ型半導体層３１の上面に第二ｐ側電極２５を形成する。第二ｐ側電極２５の具体的な形成方法は、例えば以下の通りである。

ここでは、ステップＳ６Ｂと同様に、スパッタ装置にてｐ型半導体層３１の上面の所定の領域に膜厚１００〜２００ｎｍ程度のＩＴＯからなる材料膜を成膜する。その後、ＲＴＡ装置等を用いてドライエア又は不活性ガス雰囲気中で、ステップＳ６Ｂよりも低温、例えば２９０℃〜３５０℃程度（例えば３００℃）、６０秒〜３００秒間のコンタクトアニール処理を行う。上記の温度条件下で形成された第二ｐ側電極２５は、第一ｐ側電極２３とｐ型半導体層３１との間よりも高い接触抵抗となる。

このステップＳ７Ｂは、工程（ｄ２）に対応する。

以下、図６を参照して、ＩＴＯを形成する場合においてもコンタクトアニール温度によって接触抵抗が制御できることを説明する。図６は、模擬的に形成した検証用素子と、その検証用素子におけるアニール温度と抵抗率の関係を示すグラフである。図６（ａ）に示す検証用素子７０ｂは、ｐ型ＡｌＧａＮ層７１上に、膜厚１５０ｎｍのＩＴＯ層７８が形成されており、素子分離絶縁層７６によって隣接する２素子が電気的に分離されている。なお、検証用素子７０ｂは、素子分離絶縁層７６によって隣接する２素子が電気的に分離されているが、素子分離絶縁層７６を形成せずに単に２素子を空間的に分離した状態で形成しても構わない。

図６（ｂ）は、ｐ型ＡｌＧａＮ層７１上にＩＴＯ層７８を蒸着し、異なるアニール温度でコンタクトアニール処理を行った後、プローブ７７を用いて隣接する２素子間の抵抗を測定し、アニール温度との関係をグラフ化したものである。また、図６（ｃ）は、アニール条件を異ならせて形成された各検証用素子７０ｂに対する電流電圧特性をグラフにしたものである。

ここでは、２００℃、４００℃、６００℃、７００℃及び８００℃の５種類の異なる温度条件でコンタクトアニールを行なっている。また、比較のために、ＩＴＯ層７８を蒸着した後にコンタクトアニールを行わなかった場合の結果も載せている。

図６（ｂ）及び（ｃ）によれば、アニール温度が４００℃以上の場合には、ｐ型ＡｌＧａＮ層７１とＩＴＯ層７８の間でオーミック接触が形成されていることが分かる。一方、アニール温度が２００℃の場合、及びコンタクトアニール処理を行わなかった場合には、ｐ型ＡｌＧａＮ層７１とＩＴＯ層７８の間でショットキー接触が形成されていることが分かる。なお、図６（ｂ）において、アニール温度が４００℃の場合と６００℃の場合を比較すると、アニール温度が４００℃の方が少し接触抵抗が高くなっている。そしてアニール温度が２００℃の場合と４００℃の場合を比較すると、アニール温度が２００℃の方が極めて接触抵抗が高くなっている。

従って、ステップＳ６Ｂにおいて、ＩＴＯで構成される材料膜を成膜した後、コンタクトアニール処理を４００℃〜５５０℃程度の温度条件で実行することで、ｐ型半導体層３１との界面においてオーミック接触を示す第一ｐ側電極２３が形成される。更に、ステップＳ７Ｂにおいて、ＩＴＯで構成される材料膜を成膜した後、ステップＳ６Ｂよりも低い温度条件、例えば上述した２９０℃〜３５０℃程度の温度条件でコンタクトアニール処理を実行することで、ｐ型半導体層３１との界面でショットキー接触が形成され、ｐ型半導体層３１との界面における接触抵抗が、第一ｐ側電極２３よりも高い第二ｐ側電極２５が形成される。

（ステップＳ８Ａ）
第一ｐ側電極２３及び第二ｐ側電極２５の上面に跨るように反射層１８を形成する（図７Ａ参照）。この反射層１８は、上述したように活性層３３から射出される光を反射する機能を有する導電性材料であり、例えば、ｎ側電極４１と同一の材料で構成することができる。

すなわち、具体的には、膜厚１５０ｎｍのＡｇ及び膜厚３０ｎｍのＮｉを成膜した後、ステップＳ７Ｂにおけるアニール温度と同等以下の温度でコンタクトアニール処理を実行して、反射層１８を形成する。この反射層１８は、第一ｐ側電極２３及び第二ｐ側電極２５との間で密着性が確保できればよいため、ステップＳ６Ｂほどの高温でコンタクトアニールを実行する必要はない。

このステップＳ８Ａは工程（ｄ３）に対応する。

（ステップＳ８Ｂ）
反射層１８の上層に、第一実施形態のステップＳ８と同様の方法で保護層１７を形成する。また、ｎ側電極４１の上層に保護層４２を形成する。その後、保護層１７の上面に接合層１５を形成し、保護層４２の上面に接合層４３を形成する（図７Ｂ参照）。

（ステップＳ９〜Ｓ１０）
以下は、第一実施形態と同様にステップＳ９〜Ｓ１０を実行し、図５に示す半導体発光素子１ａが形成される。

［第三実施形態］
本発明の半導体発光素子の第三実施形態の構成及びその製造方法について説明する。なお、第一実施形態と共通する構成要素については、同一の符号を付している。

〈構造〉
図８は、第二実施形態の半導体発光素子を模式的に示す図面である。図８において、（ａ）は一方の主面（ここでは「上面」とする。）側から見たときの模式的な平面図であり、（ｂ）は（ａ）内におけるＡ−Ａ線で切断したときの模式的な断面図である。また、（ｃ）は（ａ）とは反対側の主面（ここでは「底面」とする。）側から見たときの模式的な平面図である。

図８に示す半導体発光素子１ｂは、いわゆる「ビア構造」と呼ばれるタイプの素子に対応する。半導体層３０内において、一部領域にｐ型半導体層３１及び活性層３３を貫通してｎ型半導体層３５に達する溝部が設けられており、当該溝部内を充填するようにｎ側電極４１が形成されている。ｎ側電極４１の外側面には絶縁層５４が形成されており、ｎ側電極４１と第二ｐ側電極２５との間の絶縁性が確保されている。

第二ｐ側電極２５は中空の筒形状を有しており、第二ｐ側電極２５の内側を貫通するようにｎ側電極４１が形成されている。つまり、ｎ側電極４１の外側に第二ｐ側電極２５が形成されている。そして、この第二ｐ側電極２５の更に外側に第一ｐ側電極２３が形成されている。つまり、本実施形態においても、第一実施形態と同様に、第二ｐ側電極２５が、第一ｐ側電極２３よりもｎ側電極４１に近い位置に配置されている。

そして、第一実施形態と同様に、第二ｐ側電極２５とｐ型半導体層３１との界面の接触抵抗が、第一ｐ側電極２３とｐ型半導体層３１との界面の接触抵抗よりも高い。このため、ｎ側電極４１から離れた位置に形成された第一ｐ側電極２３から、半導体層３０を経由してｎ側電極４１に達する電流が流れやすくなり、ｎ側電極４１に近い箇所での電流集中が緩和される。

この結果、半導体発光素子１が高出力デバイスとして利用される場合、すなわち高電流が供給される場合においても、基板１１の主面に平行な方向に関し、活性層３３内の広い範囲に電流を流すことができるので、発光効率及び光取り出し効率を向上させることができる。また、この構成によれば、半導体層３０内の所定の箇所に電流が集中して高温になることが防止されるので、従来に比べて長寿命の素子が実現される。

なお、本実施形態の半導体発光素子１ｂにおいても、保護層１７及び保護層４２は必ずしも必須の要素ではなく、これらの一方又は双方が設けられていない構成とすることもできる。また、絶縁層５４は、ｎ側電極４１と第二ｐ側電極２５の間の絶縁性を確保するために設けられたものであるが、両者間の絶縁性が確保されていれば絶縁層５４は必ずしも設ける必要はない。

〈第一の製造方法〉
次に、半導体発光素子１ｂの第一の製造方法の一例につき、図２Ａ、図９Ａ〜図９Ｈに示す模式的な製造工程図を参照して説明する。図９Ａ〜図９Ｆにおいても、図８と同様に、（ａ）は一方の主面（ここでは「上面」とする。）側から見たときの模式的な平面図であり、（ｂ）が（ａ）の図面上のＡ−Ａ線で切断したときの模式的な断面図であり、（ｃ）は（ａ）とは反対側の主面（ここでは「底面」とする。）側から見たときの模式的な平面図である。

また、以下で説明する製造条件や膜厚等の寸法はあくまで一例であって、これらの数値に限定されるものではない。また、第一実施形態及び第二実施形態と共通する内容についてはその旨を記載して詳細な説明を割愛する。

まず、図２Ａに示すように、第一実施形態のステップＳ１〜Ｓ３を実行する。

（ステップＳ１１）
図９Ａに示すように、ｐ型半導体層３１の上面の所定の箇所に第一ｐ側電極２３を形成する。具体的には、ｐ型半導体層３１の上面のうち、一以上の島状領域以外の領域に対して選択的に第一ｐ側電極２３を形成する。このステップＳ１１を経たウェハは、ｐ型半導体層３１が島状に露出した領域と、第一ｐ側電極２３が露出した領域を上面に有する。第一ｐ側電極２３の具体的な形成方法は、例えば以下の通りである。

まず、第一ｐ側電極２３を形成しない領域に対応したｐ型半導体層３１の上面の領域に、パターニングによってレジストを塗布する。このレジストを塗布する領域は、後にｎ側電極４１を形成する領域及びｎ側電極４１に近くて電流が集中しやすい領域に対応する。その後、レジストの上面を含む全面に、例えばスパッタ装置にて膜厚１５０ｎｍのＡｇ及び膜厚３０ｎｍのＮｉを成膜する。なお、この材料膜として、ｐ型半導体層３１との密着性を高めるために、Ａｇ層の下層に膜厚１．５ｎｍ程度のＮｉを成膜しても構わない。

次に、レジストをリフトオフした後、ＲＴＡ装置等を用いてドライエア又は不活性ガス雰囲気中で４００℃〜５５０℃（例えば４００℃）、６０秒〜３００秒間のコンタクトアニール処理を行って、第一ｐ側電極２３を形成する。不活性ガス雰囲気でアニールをした場合、マイグレーションによるｐ型半導体層３１側へのＡｇの拡散を少なくすることができるため、ドライエア雰囲気の場合よりも更にショットキー効果を高めることができる。

このステップＳ１１が工程（ｄ１）に対応する。

（ステップＳ１２）
ステップＳ１１を経て、ｐ型半導体層３１の上面が島状に露出されている。ここで、図９Ｂに示すように、当該島状に露出したｐ型半導体層３１の上面のうち、一部の上面を露出させたまま、ステップＳ１１で形成された第一ｐ側電極２３の内側面を覆うように第二ｐ側電極２５を形成する。このステップＳ１２を経たウェハは、ｐ型半導体層３１が島状に露出した領域と、当該露出したｐ型半導体層３１を取り囲むように第二ｐ側電極２５が露出した領域と、第一ｐ側電極２３が露出した領域を上面に有する。第二ｐ側電極２５の具体的な形成方法は、例えば以下の通りである。

まず、第二ｐ側電極２５を形成しない領域に対応したｐ型半導体層３１の上面、及び第一ｐ側電極２３の上面に、パターニングによってレジストを塗布する。このレジストを塗布する領域は、後にｎ側電極４１を形成する領域と第一ｐ側電極２３の領域に対応する。その後、レジストの上面を含む全面に、例えばスパッタ装置にて膜厚１５０ｎｍのＡｇ及び膜厚３０ｎｍのＮｉを成膜する。なお、この材料膜として、ｐ型半導体層３１との密着性を高めるために、Ａｇ層の下層に膜厚１．５ｎｍ程度のＮｉを成膜しても構わない。

次に、レジストをリフトオフした後、ＲＴＡ装置等を用いてドライエア又は不活性ガス雰囲気中で、ステップＳ１１よりも低温、例えば２９０℃〜３５０℃程度（例えば３００℃）、６０秒〜３００秒間のコンタクトアニール処理を行って第二ｐ側電極２５を形成する。第一実施形態において上述したように、上記の温度条件下で形成された第二ｐ側電極２５は、第一ｐ側電極２３とｐ型半導体層３１との間よりも高い接触抵抗となる。

このステップＳ１２が工程（ｄ２）に対応する。

（ステップＳ１３）
図９Ｃに示すように、ステップＳ１２を経て露出しているｐ型半導体層３１の面に対してエッチングを行ってｎ型半導体層３５の上面を露出させる。

具体的には、ステップＳ１２の時点で形成された第一ｐ側電極２３及び第二ｐ側電極２５の上面に対して、パターニングによってレジスト５１を塗布する。その後、このレジスト５１をマスクとして、ｎ型半導体層３５の一部上面が露出するまで、ｐ型半導体層３１及び活性層３３を、ＩＣＰ装置を用いたドライエッチングによって除去する。なお、本ステップＳ１３において、ｎ型半導体層３５についても一部エッチング除去しても構わない。本ステップＳ１３によって、溝部５２が形成される。

本ステップＳ１３が工程（ｆ）に対応する。

（ステップＳ１４）
まず、ステップＳ１３において形成されていたレジスト５１をリフトオフする。その後、図９Ｄに示すように、溝部５２の底面の中央部及び第一ｐ側電極２３の上面に、パターニングによってレジスト５３を形成する。すなわち、溝部５２の底面においてレジスト５３の外周にｎ型半導体層３５の上面を露出させた状態とする。その後、全面に絶縁層５４を形成する（図９Ｄ参照）。絶縁層５４としてはＳｉＯ_２、ＳｉＮ、Ｚｒ_２Ｏ_３、ＡｌＮ、Ａｌ_２Ｏ_３等を用いることができる。

その後、図９Ｅに示すようにレジスト５３をリフトオフする。このとき、溝部５２の内側面及び第二ｐ側電極２５の上面に絶縁層５４が形成される。このステップＳ１４が工程（ｇ１）に対応する。

（ステップＳ１５）
第二ｐ側電極２５の上層に形成された絶縁層５４の上面、及び第一ｐ側電極２３の上面に、パターニングによってレジスト５５を形成する。その後、溝部５２を充填するように、導電性材料を形成してｎ側電極４１を形成する（図９Ｆ参照）。ｎ側電極４１の形成方法の一例としては、膜厚１００ｎｍのＣｒと膜厚０．５〜３μｍのＡｕを蒸着した後、窒素雰囲気中で２５０℃、１分間程度のアニール処理を行う。その後、レジスト５５をリフトオフする（図９Ｇ参照）。このステップＳ１５が工程（ｇ２）に対応する。

ステップＳ１４及びステップＳ１５によって、溝部５２内に第二ｐ側電極２５と電気的に絶縁した状態でｎ側電極４１が形成される（工程（ｇ）に対応）。

（ステップＳ１６）
露出している第一ｐ側電極２３の上面に保護層１７を形成し、露出しているｎ側電極４１の上層に保護層４２を形成する。その後、保護層１７の上面に接合層１５を形成し、保護層４２の上面に接合層４３を形成する。保護層１７及び保護層４２の形成方法、並びに接合層１５及び接合層４３の形成方法については、第一実施形態のステップＳ８と同様の方法を採用することができる。

（ステップＳ１７）
次に、成長基板６１とは別に準備された基板１１を、接合層１５及び接合層４３を介して成長基板６１に接合する（図９Ｈ参照）。ステップＳ１７は、第一実施形態のステップＳ９と同様の方法を採用することができる。

（ステップＳ１８）
次に、成長基板６１を剥離する。第一実施形態のステップＳ１０と同様に、成長基板６１を上に、基板１１を下に向けた状態で、成長基板６１側からＫｒＦエキシマレーザを照射して、成長基板６１とエピタキシャル層の界面を分解させることで成長基板６１の剥離を行う。その後、ウェハ上に残存しているＧａＮ（アンドープ層３６）を、塩酸等を用いたウェットエッチング、又はＩＣＰ装置を用いたドライエッチングによって除去し、ｎ型半導体層３５を露出させる。なお、本ステップＳ１８においてアンドープ層３６が除去される（図８参照）。このステップＳ１８が工程（ｅ）に対応する。

なお、ステップＳ１６において、保護層１７を第一ｐ側電極２３の上面にのみ形成したが、ステップＳ１５の終了時点において第二ｐ側電極２５の一部の上面が露出している場合には、この露出した第二ｐ側電極２５の上面にも保護層１７を形成するものとしても構わない。

〈第二の製造方法〉
第一ｐ側電極２３を形成するステップＳ１１、及び第二ｐ側電極２５を形成するステップＳ１２として、第一実施形態の第二の製造方法におけるステップＳ６Ａ及びステップＳ７Ａと同様の方法を用いることができる。すなわち、ステップＳ１１及びステップＳ１２において成膜する材料膜としてＡｇ／Ｎｉ／Ｔｉ／Ｐｔの多層膜を用いると共に、ステップＳ１２において成膜される材料膜の最上層のＰｔ層の膜厚を、ステップＳ１１において成膜される材料膜の最上層のＰｔ層の膜厚よりも薄膜とする。詳細な説明は割愛する。

〈別構成〉
第二実施形態で上述した構成のように、第一ｐ側電極２３及び第二ｐ側電極２５を活性層３３から射出される光を透過する機能を有する導電性材料で構成し、これらの電極の下層に反射層１８を設ける構成としても構わない。

この場合、第一ｐ側電極２３を形成するステップＳ１１、及び第二ｐ側電極２５を形成するステップＳ１２として、第二実施形態のステップＳ６Ｂ及びステップＳ７Ｂと同様の方法を用いることができる。すなわち、ステップＳ１１及びステップＳ１２において成膜する材料膜としてＩＴＯ等の透光性の材料とすると共に、ステップＳ１２におけるアニール温度を、ステップＳ１１におけるアニール温度よりも低温にする。そして、ステップＳ１５の終了後、すなわち図９Ｇの状態から、第二実施形態のステップＳ８Ａと同様の方法で反射層１８を形成した後にステップＳ１６を行うものとすればよい。詳細な説明は割愛する。

ただし、図９Ｇの状態においては、反射層１８をｎ側電極４１の形成箇所以外の上面に形成すると、絶縁層５４の上面に形成された反射層１８がｎ側電極４１の側面と接触して、ｎ側電極４１と第一ｐ側電極２３又は第二ｐ側電極２５とが短絡するおそれがある。このため、本実施形態の構成においては、第一ｐ側電極２３の上面にのみ反射層１８を形成するものとすることができる。また、第一ｐ側電極２３の上面に加えて第二ｐ側電極２５の上方、すなわち絶縁層５４の上面にも反射層１８を形成する場合には、ｎ側電極４１の外側面に接触しないようにパターニングされたレジストを用いて反射層１８を形成するのが好ましい。

［別実施形態］
以下、別実施形態について説明する。

〈１〉 第一ｐ側電極２３及び第二ｐ側電極２５として、活性層３３から射出される光を反射させることのできる材料膜を用いる場合、この材料膜は活性層３３から射出される光の波長に応じて適宜選択されるものとして構わない。例えば、活性層３３からの光が波長３５０ｎｍ未満の深紫外光の領域である場合には、第一ｐ側電極２３及び第二ｐ側電極２５を形成する材料として、Ａｌを含む材料とすることができる。また、活性層３３からの光が波長３５０ｎｍ以上５９０ｎｍ以下の領域、すなわち紫外光〜黄色光の領域である場合には、第一ｐ側電極２３及び第二ｐ側電極２５を形成する材料として、Ａｇを含む材料とすることができる。また、活性層３３からの光が５９０ｎｍを超える領域、すなわち橙色光〜赤外光領域である場合には、第一ｐ側電極２３及び第二ｐ側電極２５を形成する材料として、Ａｇ、Ｃｕ、又はＡｕを含む材料とすることができる。

〈２〉 上述した第一、第二、及び第三実施形態において、ｐ型半導体層とｎ型半導体層の位置を逆転させても構わない。すなわち、本発明の半導体発光素子を、ｎ型半導体層、ｎ型半導体層の上層に形成された活性層、及び活性層の上層に形成されたｐ型半導体層を含む半導体層を有してなる半導体発光素子として構成しても構わない。このとき、この半導体発光素子は、ｎ型半導体層の下層に形成された第一ｎ側電極及び第二ｎ側電極と、ｐ型半導体層の下方であって、活性層が形成されていない領域の少なくとも一部に形成され、ｐ型半導体層と電気的に接続されたｐ側電極とを有し、第二ｎ側電極は第一ｎ側電極よりもｐ側電極に近い位置に形成され、第二ｎ側電極とｎ型半導体層との界面における接触抵抗が、第一ｎ側電極とｎ型半導体層との界面における接触抵抗よりも高いことを特徴とする。

上記構成においても、ｐ側電極とｎ側電極との間に電圧が印加されると、ｐ側電極から、第二ｎ側電極よりも第一ｎ側電極に向かって電流が流れやすくなる。この結果、ｐ側電極から離れた領域に電流を流しやすくなるため、活性層内の広い範囲を発光させることができ、光取り出し効率が向上する。なお、このような素子は、適宜順序を異ならせることで上述した各実施形態の方法と同様の方法によって製造することができる。

１，１ａ，１ｂ ： 半導体発光素子
１１ ： 基板
１５ ： 接合層
１７ ： 保護層
１８ ： 反射層
２３ ： 第一ｐ側電極
２５ ： 第二ｐ側電極
３０ ： 半導体層
３１ ： ｐ型半導体層
３３ ： 活性層
３５ ： ｎ型半導体層
３５ａ ： ｎ型半導体層の第一部位
３５ｂ ： ｎ型半導体層の第二部位
３６ ： アンドープ層
３９ ： エピタキシャル層
４１ ： ｎ側電極
４２ ： 保護層
４３ ： 接合層
５１ ： レジスト
５２ ： 溝部
５３ ： レジスト
５４ ： 絶縁層
６１ ： 成長基板
７０，７０ａ，７０ｂ ： 検証用素子
７１ ： ｐ型ＡｌＧａＮ層
７２ ： Ａｇ層
７３，７３ａ ： Ｎｉ層
７４ ： Ｔｉ層
７５ ： Ｐｔ層
７６ ： 素子分離絶縁膜
７７ ： プローブ
７８ ： ＩＴＯ層
１００ ： 従来の半導体発光素子
１０１ ： ｐ側電極
１０３ ： ｐ側パッド電極
１１０ ： 従来の半導体発光素子

Claims (14)

1. ｐ型又はｎ型のいずれか一方の導電型の第一半導体層、前記第一半導体層の上層に形成された活性層、及び前記活性層の上層に形成された、前記第一半導体層とは異なる導電型の第二半導体層を含む半導体層を有してなる半導体発光素子であって、
   前記第一半導体層の下層に形成された第一電極及び第二電極と、
   前記第二半導体層の下方であって、前記活性層が形成されていない領域の少なくとも一部に形成され、前記第二半導体層と電気的に接続された第三電極とを有し、
   前記第二電極は前記第一電極よりも前記第三電極に近い位置に形成され、
   前記第二電極と前記第一半導体層との界面における接触抵抗が、前記第一電極と前記第一半導体層との界面における接触抵抗よりも高いことを特徴とする半導体発光素子。
2. 少なくとも前記第一半導体層及び前記活性層を貫通し、前記第二半導体層に達する凹部を有し、
   前記第二電極は、前記凹部の少なくとも一部の外側面を取り囲むように形成され、
   前記第三電極は、前記活性層、前記第一半導体層、及び前記第二電極との間の絶縁状態を保持した状態で前記凹部内に挿入して配置されていることを特徴とする請求項１に記載の半導体発光素子。
3. 前記第一半導体層はｐ型半導体層であり、前記第二半導体層はｎ型半導体層であることを特徴とする請求項１又は２に記載の半導体発光素子。
4. 前記第一電極及び前記第二電極は、前記活性層からの射出光を反射させる材料で構成されていることを特徴とする請求項１〜３のいずれか１項に記載の半導体発光素子。
5. 前記第一電極及び前記第二電極が、Ａｇ、Ａｌ、Ｎｉ、Ｔｉ、又はＰｔを含有する金属材料で構成されていることを特徴とする請求項４に記載の半導体発光素子。
6. 前記第一電極及び前記第二電極の下層に、前記活性層からの射出光を反射させる材料で形成された反射層を有し、
   前記第一電極及び前記第二電極は、前記活性層からの射出光を透過させる材料で構成されていることを特徴とする請求項１〜３のいずれか１項に記載の半導体発光素子。
7. 前記第一電極及び前記第二電極がＩＴＯを含有する材料で構成されていることを特徴とする請求項６に記載の半導体発光素子。
8. 請求項１に記載の半導体発光素子の製造方法であって、
   成長基板を準備する工程（ａ）と、
   前記成長基板上に、前記第二半導体層の一部領域、及び前記第一半導体層を露出した状態で前記半導体層を形成する工程（ｂ）と、
   前記工程（ｂ）の後、前記第二半導体層の露出面の少なくとも一部領域に前記第三電極を形成する工程（ｃ）と、
   前記工程（ｂ）の後、前記第一半導体層の露出面の一部領域に前記第一電極を形成するための材料膜を成膜した後、コンタクトアニールを施して前記第一電極を形成する工程（ｄ１）と、
   前記工程（ｄ１）の後、前記第一半導体層の露出面の少なくとも一部領域であって前記第一電極よりも前記第三電極に近い位置に、前記第二電極を形成するための材料膜を成膜した後、前記工程（ｄ１）よりも低温度でコンタクトアニールを施して前記第二電極を形成する工程（ｄ２）と、
   前記成長基板を剥離する工程（ｅ）とを有することを特徴とする半導体発光素子の製造方法。
9. 前記工程（ｄ１）及び前記工程（ｄ２）で成膜される材料膜がＩＴＯであり、
   前記工程（ｄ２）の実行後、前記第一電極及び前記第二電極に跨るように、金属材料膜を成膜後、前記工程（ｄ２）と同等以下の温度でコンタクトアニール処理を行って反射層を形成する工程（ｄ３）を有し、
   前記工程（ｄ３）の実行後に、前記工程（ｅ）を実行することを特徴とする請求項８に記載の半導体発光素子の製造方法。
10. 請求項１に記載の半導体発光素子の製造方法であって、
    成長基板を準備する工程（ａ）と、
    前記成長基板上に、前記第二半導体層の一部領域、及び前記第一半導体層を露出した状態で前記半導体層を形成する工程（ｂ）と、
    前記工程（ｂ）の後、前記第二半導体層の露出面の少なくとも一部領域に前記第三電極を形成する工程（ｃ）と、
    前記工程（ｂ）の後、前記第一半導体層の露出面の一部領域に、最上層にＰｔを含む多層構造を有する材料膜を成膜した後、コンタクトアニールを施して前記第一電極を形成する工程（ｄ１）と、
    前記工程（ｄ１）の後、前記第一半導体層の露出面の少なくとも一部領域であって前記第一電極よりも前記第三電極に近い位置に、Ｐｔの膜厚を前記工程（ｄ１）よりも薄膜として最上層にＰｔを含む多層構造を有する前記材料膜を成膜した後、コンタクトアニール処理を行って前記第二電極を形成する工程（ｄ２）と、
    前記成長基板を剥離する工程（ｅ）とを有することを特徴とする半導体発光素子の製造方法。
11. 請求項２に記載の半導体発光素子の製造方法であって、
    成長基板を準備する工程（ａ）と、
    前記成長基板上に前記第一半導体層を露出した状態で前記半導体層を形成する工程（ｂ）と、
    前記工程（ｂ）の後、前記第一半導体層の露出面上に、一以上の島状領域を除いて前記第一電極を形成するための材料膜を成膜した後、コンタクトアニールを施して前記第一電極を形成する工程（ｄ１）と、
    前記工程（ｄ１）の後、前記島状領域内で露出した前記第一半導体層上に、前記島状領域内を完全には覆わず外縁部に前記第二電極を形成するための材料膜を成膜した後、前記工程（ｄ１）よりも低温度でコンタクトアニールを施して前記第二電極を形成する工程（ｄ２）と、
    前記工程（ｄ２）の後に、前記第二電極に囲まれた位置における前記第一半導体層の露出面に対して、前記第二半導体層が露出するまでエッチングして溝部を形成する工程（ｆ）と、
    前記工程（ｆ）の後に、前記第二電極と電気的に絶縁した状態で前記溝部内に前記第三電極を形成する工程（ｇ）と、
    前記成長基板を剥離する工程（ｅ）とを有することを特徴とする半導体発光素子の製造方法。
12. 前記工程（ｄ１）及び前記工程（ｄ２）で成膜される材料膜がＩＴＯであり、
    前記工程（ｄ２）の実行後、前記第一電極及び前記第二電極に跨るように、金属材料膜を成膜後、前記工程（ｄ２）と同等以下の温度でコンタクトアニール処理を行って反射層を形成する工程（ｄ３）を有し、
    前記工程（ｄ３）の実行後に、前記工程（ｆ）を実行することを特徴とする請求項１１に記載の半導体発光素子の製造方法。
13. 請求項２に記載の半導体発光素子の製造方法であって、
    成長基板を準備する工程（ａ）と、
    前記成長基板上に前記第一半導体層を露出した状態で前記半導体層を形成する工程（ｂ）と、
    前記工程（ｂ）の後、前記第一半導体層の露出面上に、一以上の島状領域を除いて最上層にＰｔを含む多層構造を有する材料膜を成膜した後、コンタクトアニールを施して前記第一電極を形成する工程（ｄ１）と、
    前記工程（ｄ１）の後、前記島状領域内で露出した前記第一半導体層上に、前記島状領域内を完全には覆わず外縁部にＰｔの膜厚を前記工程（ｄ１）よりも薄膜として最上層にＰｔを含む多層構造を有する前記材料膜を成膜した後、コンタクトアニールを施して前記第二電極を形成する工程（ｄ２）と、
    前記工程（ｄ２）の後に、前記第二電極に囲まれた位置における前記第一半導体層の露出面に対して、前記第二半導体層が露出するまでエッチングして溝部を形成する工程（ｆ）と、
    前記工程（ｆ）の後に、前記第二電極と電気的に絶縁した状態で前記溝部内に前記第三電極を形成する工程（ｇ）と、
    前記成長基板を剥離する工程（ｅ）とを有することを特徴とする半導体発光素子の製造方法。
14. 前記工程（ｇ）は、
    前記溝部の底面は露出させたままで内側面を覆うように絶縁層を形成する工程（ｇ１）と、
    前記工程（ｇ１）の後に、露出した前記溝部の底面及び前記絶縁層で囲まれた内側領域を覆うように導電性材料を蒸着して前記第三電極を形成する工程（ｇ２）とを有することを特徴とする請求項１１〜１３のいずれか１項に記載の半導体発光素子の製造方法。
    

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