JP2022506166A - オプトエレクトロニクス半導体チップおよびオプトエレクトロニクス半導体チップの製造方法 - Google Patents

オプトエレクトロニクス半導体チップおよびオプトエレクトロニクス半導体チップの製造方法 Download PDF

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Abstract

オプトエレクトロニクス半導体チップ（２０）が提示される。オプトエレクトロニクス半導体チップ（２０）は、・ｘドープ領域（２１）と、・ｙドープ領域（２２）と、・ｘドープ領域（２１）とｙドープ領域（２２）との間に配置されている活性領域（２３）と、・ｘコンタクト領域（２４）とを有しており、・ｘコンタクト領域（２４）は、活性領域（２３）とは反対側に面するｘドープ領域（２１）の側に配置されており、・ｘコンタクト領域（２４）は、少なくとも１つの第１の領域（２５）と、少なくとも１つの第２の領域（２６）とを有しており、・ｘコンタクト領域（２４）は、オプトエレクトロニクス半導体チップ（２０）の動作中に、第１の領域（２５）を介してよりも、第２の領域（２６）を介して、より多くの電荷キャリアがｘドープ領域（２１）に注入されるように構成されている。さらに、オプトエレクトロニクス半導体チップ（２０）の製造方法が提示される。

Description

オプトエレクトロニクス半導体チップおよびオプトエレクトロニクス半導体チップの製造方法が提示される。
解決すべき課題の１つは、効率的に動作可能なオプトエレクトロニクス半導体チップを提示することである。解決すべき別の課題は、効率的に動作可能なオプトエレクトロニクス半導体チップの製造方法を提示することである。
オプトエレクトロニクス半導体チップの少なくとも１つの実施形態によれば、オプトエレクトロニクス半導体チップは、ｘドープ領域を含んでいる。ｘドープ領域は、少なくとも１つのｘドーパントによってドープされている。ｘドーパントは、ｐドーパントまたはｎドーパントであってもよい。有利には、ｘドーパントはｐドーパントである。以降でｘまたはｙについて言及する場合、これらはｐまたはｎによって置き換えられるべきである。ｘドープ領域は、１つまたは複数のｘドープ半導体層を含むことができる。ｘドープ領域は、たとえばＩＩＩ－Ｖ化合物半導体材料等の半導体材料によって形成されていてもよい。たとえば、ｘドープ領域はＧａＮを含んでいる。ｘドープ領域は、少なくとも部分的に、たとえば直方体または円柱の形状を有する三次元物体であってもよい。ｘドープ領域の主要延在面は、直方体または円柱のカバー面の１つに対して平行に延在している。
オプトエレクトロニクス半導体チップの少なくとも１つの実施形態によれば、オプトエレクトロニクス半導体チップは、ｙドープ領域を含んでいる。ｙドープ領域は少なくとも１つのｙドーパントによってドープされている。ｙドーパントは、ｐドーパントまたはｎドーパントであってもよい。有利には、ｙドーパントはｎドーパントである。ｙドープ領域は、１つまたは複数のｙドープ半導体層を含むことができる。ｙドープ領域は、たとえばＩＩＩ－Ｖ化合物半導体材料等の半導体材料によって形成されていてもよい。たとえば、ｙドープ領域はＧａＮを含んでいる。ｙドープ領域は、少なくとも部分的に、たとえば、直方体または円柱の形状を有する三次元物体であってもよい。ｙドープ領域の主要延在面は、直方体または円柱のカバー面の１つに対して平行に延在している。ｙドープ領域は、特に、導電性のｙコンタクト層と直接的にコンタクトしていてもよい。ｙコンタクト層は、ｙドープ領域の電気的なコンタクトのために設けられていてもよい。したがって、ｙドープ領域は、ｙコンタクト層を介して電気的にコンタクトされてもよい。
オプトエレクトロニクス半導体チップの少なくとも１つの実施形態によれば、オプトエレクトロニクス半導体チップは、ｘドープ領域とｙドープ領域との間に配置されている活性領域を含んでいる。活性領域は、オプトエレクトロニクス半導体チップが動作しているときに電磁ビームを放出および／または検出するように構成されていてもよい。活性領域は、少なくとも１つの量子井戸構造を有することができる。
半導体チップは、たとえば、発光ダイオードチップまたはレーザーダイオードチップ等の発光ダイオードチップである。
オプトエレクトロニクス半導体チップの少なくとも１つの実施形態によれば、オプトエレクトロニクス半導体チップは、ｘコンタクト領域を含んでいる。ｘコンタクト領域は、１つまたは複数の層であってもよい。ｘコンタクト領域は、ｘドープ領域の電気的なコンタクトのために設けられていてもよい。ｘコンタクト領域は、ｘドープ領域の主要延在面に対して平行な主要延在面を有することができる。ｘコンタクト領域は、少なくとも部分的に、半導体材料を有することができる。ｘコンタクト領域は、少なくとも部分的に、少なくとも１つのｘドーパントによってドープされていてもよい。
オプトエレクトロニクス半導体チップの少なくとも１つの実施形態によれば、ｘコンタクト領域は、活性領域とは反対側に面するｘドープ領域の側に配置されている。ｘコンタクト領域は、ｘドープ領域と直接的にコンタクトしていてもよい。ｘコンタクト領域は、オプトエレクトロニクス半導体チップのｘドープ領域とｘ側コンタクトとの間に配置されていてもよい。ｘ側コンタクトは、ｘドープ領域の電気的なコンタクトのために設けられていてもよい。したがって、ｘコンタクト領域は、ｘ側コンタクトとｘドープ領域との間に電気的コンタクトを生成するように構成されていてもよい。すなわち、ｘコンタクト領域は、少なくとも部分的に、導電性である。ｘ側コンタクトは、導電性材料、たとえば金属を含んでいてもよい。
ｘコンタクト領域とｘ側コンタクトとの間にｘコンタクト層が配置されていてもよい。ｘコンタクト層は、ｘドープ領域の電気的なコンタクトのために設けられていてもよい。ｘコンタクト層はたとえば金属、たとえば銀を含んでいる。ｘコンタクト層は、活性領域から放出された電磁ビームを反射するように構成されていてもよい。したがって、オプトエレクトロニクス半導体チップの取り出し効率を改良することができる。さらに、金属製のｘコンタクト層によって、放射再結合の率を、特にパーセル効果を利用することによって増大させることができる。
ｙドープ領域、活性領域、ｘドープ領域およびｘコンタクト領域を、共通のキャリア上に配置することができる。キャリアは、オプトエレクトロニクス半導体チップの半導体層がエピタキシャルに堆積されている成長基板であってもよい。択一的に、キャリアは、半導体チップの、別の機械的に支持するコンポーネントであってもよい。このような場合には、成長基板は薄くされていてもよい、または取り除かれていてもよい。
オプトエレクトロニクス半導体チップの少なくとも１つの実施形態によれば、ｘコンタクト領域は、少なくとも１つの第１の領域と、少なくとも１つの第２の領域とを有している。第１の領域および第２の領域は、それぞれ層の一部であってもよい。さらに、第１の領域および／または第２の領域が層であってもよい。第１の領域と第２の領域とは互いに直接的に接していてもよい。これは、第１の領域と第２の領域とが直接的にコンタクトしていてもよいことを意味している。第１の領域と第２の領域とは、それらの材料組成において異なっていてもよい。
オプトエレクトロニクス半導体チップの少なくとも１つの実施形態によれば、ｘコンタクト領域は、オプトエレクトロニクス半導体チップの動作中に、第１の領域を介してよりも、第２の領域を介して、より多くの電荷キャリアがｘドープ領域に注入されるように構成されている。ｘドープ領域には、ｘ側コンタクトを介して電荷キャリアを供給することができる。電荷キャリアは特に正孔である。ｘコンタクト領域は、オプトエレクトロニクス半導体チップの動作中に、第１の領域を通ってよりも、第２の領域を通って、より多くの電荷キャリアが、ｘ側コンタクトからｘドープ領域に注入されるように構成されている。これは、ｘ側コンタクトによって提供される電荷キャリアが、ｘコンタクト層と第２の領域とを通ってｘドープ領域に達することができることを意味し得る。オプトエレクトロニクス半導体チップの動作中にｘドープ領域に達する電荷キャリアのうち、第１の領域を介してよりも、第２の領域を介して、これらの電荷キャリアのより多くの部分がｘドープ領域に達する。
オプトエレクトロニクス半導体チップの少なくとも１つの実施形態によれば、オプトエレクトロニクス半導体チップは、ｘドープ領域と、ｙドープ領域と、ｘドープ領域とｙドープ領域との間に配置されている活性領域と、ｘコンタクト領域とを含んでおり、ここでｘコンタクト領域は、活性領域とは反対側に面するｘドープ領域の側に配置されており、ｘコンタクト領域は、少なくとも１つの第１の領域と少なくとも１つの第２の領域とを有しており、ｘコンタクト領域は、オプトエレクトロニクス半導体チップの動作中に、第１の領域を介してよりも、第２の領域を介して、より多くの電荷キャリアがｘドープ領域に注入されるように構成されている。
本明細書に記載されるオプトエレクトロニクス半導体チップは、とりわけ、オプトエレクトロニクス半導体チップの動作中に電流強度がオプトエレクトロニクス半導体チップ内に可能な限り均一に分布される場合、オプトエレクトロニクス半導体チップをより効率的に動作させることができるという考えに基づいている。電流強度の不均一な分布は、ｙコンタクト層がオプトエレクトロニクス半導体チップ内に大面積に配置されておらず、点状にまたは局部的に配置されており、ｘ側コンタクトが大面積に形成されている場合に、ｙコンタクト層とｘ側コンタクトとの間で発生する可能性がある。これは特に、ｘ側コンタクトの形成が大面積の場合に、正孔が、ｘ側コンタクトの全範囲にわたって、活性領域に対して、再結合のために提供されることを意味している。しかし電子は、ｙコンタクト層の領域において局部的にのみ提供される。したがって、ｙドープ領域における電子に対する電気抵抗は、ｙコンタクト層の近くで最も低く、ｙコンタクト層から離れるとともに増大する。さらに、ｙドープ領域の電気伝導率は通常、ｘ側コンタクトの電気伝導率よりも格段に低い。電気抵抗のこのような不均一な分布によって、一部の領域では他の領域よりも電流強度が格段に高くなる可能性がある。しかし、放射再結合の効率は、高い電流強度よりも低電流強度での方が高くなる。
オプトエレクトロニクス半導体チップの動作中に、第１の領域を介してよりも、第２の領域を介して、より多くの電荷キャリアがｘドープ領域に注入されるので、オプトエレクトロニクス半導体チップ、特に活性領域における電流強度のより均一な分布を実現することができる。たとえば、ｘ側コンタクトとｘドープ領域との間のコンタクト抵抗は、第２の領域よりも第１の領域において、より大きくなり得る。これによって、第１の領域を介してよりも、第２の領域を介して、より多くの電荷キャリアがｘドープ領域に注入される。したがって、全体として、ｙドープ領域においてｙコンタクト層の近くにおいて低減されている電気抵抗を、ｘコンタクト領域におけるより大きな電気抵抗によって補償することができる。ｘコンタクト領域は、少なくとも１つの第１の領域と少なくとも１つの第２の領域とを有しているので、活性領域にさらに大面積で、電荷キャリア、特に正孔を供給することができる。
電荷キャリアの注入が変化する、すなわちたとえば抵抗が部分的に増加するｘコンタクト領域を導入することによって、全体として、ｙコンタクト層とｘ側コンタクトとの間の電気抵抗が、ｙコンタクト層に対する距離にあまり関連しなくなる。したがって、オプトエレクトロニクス半導体チップの動作中の電流強度も、より均一な値を有する。したがって、ｙコンタクト層の近くまたは活性領域での電流強度の増加の発生が低減または回避される。したがって、全体として有利には、半導体チップを流れる電流の均一性が高まる。局所的に高い電流強度の発生が回避されるので、放射再結合の効率、したがってオプトエレクトロニクス半導体チップの効率を増加させることができる。さらに、発生する最大電流強度が減少するため、オプトエレクトロニクス半導体チップはより高い電流で動作することができる。これは、オプトエレクトロニクス半導体チップがより高い強度で発光できることを意味している。さらに、効率の向上によって、閉ループ制御差が減少する。オプトエレクトロニクス半導体チップの局所的な過熱が低減または回避されるので、局所的に増加する電流強度を回避することはさらに、オプトエレクトロニクス半導体チップの耐用年数の増加につながる。
オプトエレクトロニクス半導体チップが多数のｙコンタクト層を有している場合、製造の過程で発生する可能性のある、異なるｙドープ領域間の電気抵抗の僅かな違いを、ｘコンタクト領域を介して補償することができる。さらに、放熱量の違いによって発生する電気抵抗の違いを補償することができる。
オプトエレクトロニクス半導体チップの少なくとも１つの実施形態によれば、第１の領域は第１の電気伝導率を有しており、第２の領域は第２の電気伝導率を有しており、第１の電気伝導率は最大で、第２の電気伝導率の２０パーセントである。これは、第２の電気伝導率が第１の電気伝導率よりも高いことを意味している。さらに、第１の電気伝導率が最大で、第２の電気伝導率の１０パーセントであることが可能である。
第１の電気伝導率および第２の電気伝導率は、それぞれ、垂直方向の電気伝導率を指していてもよい。垂直方向は、オプトエレクトロニクス半導体チップの主要延在面に対して直角に延在している。第１の電気伝導率および第２の電気伝導率は特に、正孔伝導率である。すなわち、第１の電気伝導率は第１の正孔伝導率であり得、第２の電気伝導率は第２の正孔伝導率であり得る。したがって、電気抵抗は、第２の領域よりも第１の領域における方が高い。これに関して、ｘ側コンタクトとｘドープ領域との間のコンタクト抵抗が影響を受ける可能性がある。第１の領域および第２の領域の電気伝導率が異なるため、オプトエレクトロニクス半導体チップの動作中に、第１の領域を介してよりも、第２の領域を介して、より多くの電荷キャリアがｘドープ領域に注入される。したがって、オプトエレクトロニクス半導体チップ内の電流強度のより均一な分布を実現することができる。
オプトエレクトロニクス半導体チップの少なくとも１つの実施形態によれば、第１の領域は第１の電気伝導率を有し、第２の領域は第２の電気伝導率を有し、第１の電気伝導率は少なくとも、第２の電気伝導率の０．１パーセント、特に少なくとも１パーセントである。すなわち第１の領域は特に電気的に絶縁性であるように構成されておらず、むしろ、特定の電気伝導率を有しているが、この電気伝導率は、特に、第２の領域の電気伝導率よりも小さい。
少なくとも１つの実施形態によれば、第１の領域と第２の領域とは同じ材料を有している。これは、第１の領域および第２の領域の材料組成が同じであることを意味し得る。さらに、第１の領域と第２の領域とが同じ材料で形成されていることが可能である。したがって、第１の領域と第２の領域とは、たとえば、それらの構造に関してのみ異なる。第１の領域と第２の領域とが同じ材料を有していることによって、オプトエレクトロニクス半導体チップの製造が容易になる。第１の領域および第２の領域は、ＧａＮを含むか、またはＧａＮで形成されていてもよい。
少なくとも１つの実施形態によれば、第１の領域と第２の領域とは、横方向において隣り合って配置されており、横方向は、オプトエレクトロニクス半導体チップの主要延在面に対して平行に延在している。第１の領域と第２の領域とを、横方向において直接的に隣り合って配置することができる。これは、第１の領域と第２の領域とが互いに隣接して配置されていることを意味し得る。第１の領域と第２の領域とは横方向において隣り合って配置されているので、ｘコンタクト領域は、横方向において、異なる電気伝導率の値を有している。ｘ側コンタクトによって提供される正孔は、主に、第２の領域を通じて活性領域に達することができる。オプトエレクトロニクス半導体チップの動作中に第１の領域を通る電流は、第２の領域を通る電流より格段に少ない。このような配置によって、一方では、活性領域に正孔を供給することができ、他方では、ｙドープ領域の電気抵抗がｘコンタクト領域によって補償される。したがって、オプトエレクトロニクス半導体チップを、より効率的に動作させることができる。
横方向における第１の領域の範囲は１μｍ未満であり得る。さらに、横方向における第１の領域の範囲が５００ｎｍ未満であることが可能である。横方向における第２の領域の範囲は１μｍ未満であり得る。さらに、横方向における第２の領域の範囲が５００ｎｍ未満であることが可能である。第１の領域と第２の領域とが、横方向において同じ範囲を有していてもよい。択一的に、第１の領域と第２の領域とが横方向において異なる範囲を有することが可能である。
横方向に対して直角に延在する垂直方向において、第１の領域は最大で１００ｎｍの厚さを有していてもよい。さらに、第１の領域が垂直方向において、最大で１０ｎｍの厚さを有することが可能である。第２の領域は、垂直方向において最大で１００ｎｍの厚さを有していてもよい。さらに、第２の領域が垂直方向において最大で１０ｎｍの厚さを有することが可能である。第１の領域と第２の領域とが、垂直方向において同じ厚さを有していてもよい。択一的に、第１の領域と第２の領域とが垂直方向において異なる厚さを有することが可能である。
横方向における第１の領域および第２の領域の範囲と、垂直方向における第１の領域および第２の領域の厚さとを介して、ｘコンタクト領域の電気抵抗を調整することができる。したがって、ｘコンタクト領域の電気抵抗を、それがｙドープ領域の電気抵抗を補償するように設定することができる。
少なくとも１つの実施形態によれば、ｘコンタクト領域は、多数の第１の領域および／または多数の第２の領域を有している。たとえば、第１の領域と第２の領域とは、交互にｘコンタクト領域に配置されている。これは、オプトエレクトロニクス半導体チップの動作中に、第１の領域よりも第２の領域において、より大きな電流が発生することを意味している。ｘドープ領域もある程度の電気伝導率を有しているので、ｘ側コンタクトによって提供される正孔はｘドープ領域に分布することができ、これらは大面積の領域にわたって活性領域に提供され得る。ｘドープ領域における電荷キャリアの可能な限り均一な分布は、第１の領域および第２の領域の僅かな横方向の範囲によって実現される。このために、第１の領域および第２の領域は、たとえば、横方向において、最大で１μｍまたは最大で５００ｎｍの範囲を有している。ｘコンタクト領域における多数の第１の領域および第２の領域によって、一方では、大きい領域にわたって活性領域に正孔が導入されることが保証され、他方では、ｘコンタクト領域における電気抵抗が部分的に高くなることが保証され、これによって、ｙドープ領域における、低減された電気抵抗を補償することができる。したがって、オプトエレクトロニクス半導体チップを、より効率的に動作させることができる。
少なくとも１つの実施形態によれば、貫通孔が、ｙドープ領域の電気的コンタクトのために、ｘドープ領域および活性領域を通って延在している。貫通孔は、金属等の導電性材料を有している。さらに、貫通孔内にｙコンタクト層を配置することができる。ｙコンタクト層は、金属等の導電性材料を有している。ｙコンタクト層は、ｙドープ領域と直接的にコンタクトしていてもよい。貫通孔は、垂直方向において、ｘドープ領域と活性領域とを介して延在していてもよい。さらに、貫通孔は、少なくとも部分的に、ｙドープ領域を通って延在していてもよい。絶縁領域が、貫通孔とｘドープ領域との間に配置されていてもよい。絶縁領域は、電気的に絶縁性の材料を有することができる。たとえば、絶縁領域はＡｌ２Ｏ３および／またはＳｉＯ２を含んでいる。絶縁領域はさらに、活性領域と貫通孔との間、かつ少なくとも部分的にｙドープ領域と貫通孔との間に配置されていてもよい。オプトエレクトロニクス半導体チップの主要延在面に対して平行な面における貫通孔の断面は、円形であってもよい。貫通孔は、ｙドープ領域の電気的なコンタクトに用いられる。
少なくとも１つの実施形態によれば、横方向における第２の領域の大きさは、第２の領域が貫通孔から離れるほど大きくなり、横方向は、オプトエレクトロニクス半導体チップの主要延在面に対して平行に延在している。これは、貫通孔の近くに配置されている第２の領域は、貫通孔からより離れて配置されている第２の領域よりも、横方向の大きさが小さいことを意味している。横方向における第２の領域の大きさは、横方向における第２の領域の範囲または延在であってもよい。したがって、これらの第２の領域は、横方向において異なる大きさを有しており、横方向における各第２の領域の大きさは、貫通孔から離れるとともに増大する。横方向における、これらの第１の領域の大きさは、製造公差の範囲内で同じであってもよい。有利にはこのような配置によって、貫通孔の近くにおける、ｙドープ領域におけるより低い電気抵抗が、第１の領域の増大された電気抵抗によって補償される。ｙドープ領域における電気抵抗は、貫通孔から離れるとともに増大する。そのため、貫通孔から離れるとともに、必要とされる、ｘコンタクト領域による補償が少なくなる。有利には補償の程度を、横方向における第２の領域の大きさによって設定することができる。
少なくとも１つの実施形態によれば、第１の領域は、乱された結晶構造を有している。これは、第１の領域の結晶構造が多結晶であることを意味し得る。さらに、第１の領域が転位または亀裂を有している可能性がある。第１の領域の材料は構造化されていてもよい。このために、第１の領域の材料をプラズマで処理することができる。プラズマ処理によって結晶構造が変更される、または乱される。特に、結晶構造は、第１の領域でのみ乱され、その下の層、たとえば活性領域またはｙドープ領域においては乱されない。第２の領域の材料はプラズマで処理されない。したがって、第２の領域の材料は単結晶であってもよい。さらに、第２の領域の材料は、乱されていない結晶構造を有することができる。第１の領域は乱された結晶構造を有しているので、第１の電気伝導率は第２の電気伝導率よりも低い。したがって、有利には、ｘ側コンタクトとｘドープ領域との間のコンタクト抵抗が第２の領域よりも第１の領域において高くなるように、プラズマ処理によって第１の電気伝導率を変更することができる。これによって、オプトエレクトロニクス半導体チップの動作中に、第１の領域を介してよりも、第２の領域を介して、より多くの電荷キャリアがｘドープ領域に注入されることが実現され得る。
少なくとも１つの実施形態によれば、第１の領域は、電気絶縁層を有している。電気絶縁層は、第１の領域の全範囲にわたって延在していてもよい。電気絶縁層は、たとえばＳｉＯ２を含んでいる誘電体層であってもよい。電気絶縁層は、垂直方向において、最大で１００ｎｍの厚さを有することができる。さらに、電気絶縁層が、垂直方向において、最大で１０ｎｍの厚さを有することが可能である。択一的に、電気絶縁層は、垂直方向において、最大で２ｎｍの厚さを有することができる。第２の領域は、電気絶縁層を有していなくてもよい。第１の領域は電気絶縁層を有しているので、第１の領域の電気抵抗は、第２の領域の電気抵抗と比較して高い。したがって、第１の領域に電気絶縁層を導入することによって、ｘ側コンタクトとｘドープ領域との間のコンタクト抵抗が、第２の領域よりも第１の領域において高くなることが実現され得る。これによって、オプトエレクトロニクス半導体チップの動作中に、第１の領域を介してよりも、第２の領域を介して、より多くの電荷キャリアがｘドープ領域に注入されることが実現され得る。
少なくとも１つの実施形態によれば、第１の領域および第２の領域は、第３の電気伝導率を有する導電層を有しており、第３の電気伝導率は、ｙドープ領域の電気伝導率より高い。導電層は、第１の領域および第２の領域全体に延在していてもよい。導電層は、活性領域によって生成される電磁ビームに対して少なくとも部分的に透過性であってもよい。たとえば、導電層は、ｘドープされたインジウムスズ酸化物（ＩＴＯ）を有している。
垂直方向における導電層の厚さを、ｙドープ領域の電気伝導率に適合させることができる。これは、導電層の電気伝導率がｙドープ領域の電気伝導率に対応するように、導電層の厚さが垂直方向において設定されることを意味している。たとえば、第３の電気伝導率がｙドープ領域の電気伝導率の１０倍である場合、垂直方向における導電層の厚さは、垂直方向におけるｙドープ領域の厚さの１０％である。
横方向における第１の領域の範囲は、１０μｍより大きくてもよい。択一的または付加的に、横方向における第２の領域の範囲は、１０μｍより大きくてもよい。第１の領域および第２の領域は、横方向において異なる範囲を有していてもよい。
第１の領域は付加的に、電気絶縁層を有している。この場合には、導電層は、電気絶縁層とｘドープ領域との間に配置されている。電気絶縁層は、たとえばＳｉＯ２である誘電体材料を有することができる。垂直方向における電気絶縁層の厚さは、最大で５０ｎｍまたは最大で１０ｎｍであり得る。電気絶縁層は、ｘドープ領域とｘ側コンタクトとの間に配置されている。しかし、ｘ側コンタクトによって提供される電荷キャリアは、第２の領域を介してのみ、導電層に達することができる。これによって、オプトエレクトロニクス半導体チップの動作中に、第１の領域を介してよりも、第２の領域を介して、より多くの電荷キャリアがｘドープ領域に注入されることが実現され得る。導電層は第１の領域および第２の領域全体にわたって延在しているので、電荷キャリアは導電層全体に分布することができ、大きい面積にわたってｘドープ領域に達することができる。導電層は、ｘドープ領域より、高い電気伝導率を有しているので、有利には、正孔は、ｘドープ領域ではなく導電層において分布している。したがって、導電層の導入によって、ｘ側コンタクトによって提供される正孔が大面積で活性領域に達することが保証される。したがって、局所的に高い電流強度が回避され、放射再結合がより効率的になる。
少なくとも１つの実施形態によれば、オプトエレクトロニクス半導体チップのビーム出射側は、活性領域とは反対側に面するｙドープ領域の側に配置されている。ビーム出射側は、動作中に活性領域から放出される電磁ビームの大部分が出射する、オプトエレクトロニクス半導体チップの側である。ビーム出射側では、オプトエレクトロニクス半導体チップは、粗面化されたまたは構造化された表面を有することができる。たとえば、表面は、エッチング、乾式化学プロセス、機械的プロセスまたはプラズマ処理によって構造化されてもよい。ビーム出射側での粗面化された表面は、動作中に活性領域から放出される電磁ビームの取り出し効率を高めることができる。
さらに、オプトエレクトロニクス半導体チップの製造方法が提示される。オプトエレクトロニクス半導体チップは、有利には、本明細書に記載される方法で製造可能である。言い換えれば、オプトエレクトロニクス半導体チップについて開示されたすべての特徴は、オプトエレクトロニクス半導体チップの製造方法についても開示されており、逆もまた同様である。
オプトエレクトロニクス半導体チップの製造方法の少なくとも１つの実施形態によれば、この方法は、ｘドープ領域とｙドープ領域との間に活性領域を形成するために、ｘドープ領域がｙドープ領域上に被着されるステップを含んでいる。ｙドープ領域を基板上に成長させることができる。基板はサファイアを含むことができる。ｘドープ領域とｙドープ領域とはＧａＮを含むことができる。
オプトエレクトロニクス半導体チップの製造方法の少なくとも１つの実施形態によれば、この方法は、ｘコンタクト領域がｘドープ領域上に被着されるステップを含んでいる。ｘコンタクト領域を、１つまたは複数のステップにおいて、ｘドープ領域上に形成することができる。ｘコンタクト領域を、ｘドープ領域上に直接的に被着させることができる。
この方法の少なくとも１つの実施形態によれば、ｘコンタクト領域は、少なくとも１つの第１の領域と少なくとも１つの第２の領域とを有している。第１の領域および第２の領域を、順々に形成することができる。
この方法の少なくとも１つの実施形態によれば、オプトエレクトロニクス半導体チップの動作中に、第１の領域を介してよりも、第２の領域を介して、より多くの電荷キャリアがｘドープ領域に注入されるように、ｘコンタクト領域が構成されている。
本明細書に記載される方法は、オプトエレクトロニクス半導体チップの動作中に、第１の領域を介してよりも、第２の領域を介して、より多くの電荷キャリアがｘドープ領域に注入されることによって、オプトエレクトロニクス半導体チップにおける電流強度のより均一な分布を実現することができるという考えにとりわけ基づいている。このために、たとえば、ｙコンタクト層とｘ側コンタクトとの間の電気抵抗が、ｘコンタクト領域を導入することによって変更される。たとえば、ｘコンタクト領域における第１の領域は、これが、第２の領域より、大きな電気抵抗を有するように形成されている。したがって、全体として、ｙコンタクト層の近くのｙドープ領域において低減されている電気抵抗を、ｘコンタクト領域における、より大きな電気抵抗によって補償することができる。その結果、オプトエレクトロニクス半導体チップはより効率的に動作可能になる。
この方法の少なくとも１つの実施形態によれば、第１の領域はプラズマで処理される。このために、フォトレジストがｘドープ領域上に部分的に被着される。フォトレジストが被着されていない１つの領域または複数の領域では、ｘドープ領域がプラズマで処理される。プラズマは、アルゴンプラズマであり得る。ｘドープ領域の表面の結晶構造は、プラズマ処理によって乱される。これによって、第１の領域が形成される。第１の領域には、結晶構造が乱されている領域を有している。横方向において第１の領域の隣に配置されている１つの領域または複数の領域は、１つの第２の領域または複数の第２の領域である。結晶構造は第２の領域においては乱されていない。有利には、このようにして、第１の領域の電気抵抗が、さらなる材料を必要とせずに、第２の領域と比較して増大されていてもよい。これによって、オプトエレクトロニクス半導体チップの動作中に、第１の領域を介してよりも、第２の領域を介して、より多くの電荷キャリアがｘドープ領域に注入されることが実現され得る。さらに、垂直方向におけるオプトエレクトロニクス半導体チップの全範囲が変更されていなくてもよい。
この方法の少なくとも１つの実施形態によれば、第１の領域において、電気絶縁層がｘドープ領域上に被着される。これは、電気絶縁層が部分的にｘドープ領域上に被着されることによって、第１の領域が形成されることを意味している。電気絶縁層は、エッチングまたはフォトリソグラフィによって、それが第１の領域において、ｘドープ領域上に配置されているように構造化されてもよい。電気絶縁層は、第１の領域の全範囲にわたって延在していてもよい。電気絶縁層は、たとえばＳｉＯ２を含んでいる誘電体層であってもよい。電気絶縁層は、垂直方向において、最大で１００ｎｍの厚さを有することができる。さらに、電気絶縁層が垂直方向において最大１０ｎｍの厚さを有することが可能である。択一的に、電気絶縁層は、垂直方向において、最大で２ｎｍの厚さを有することができる。第２の領域は、電気絶縁層を有していなくてもよい。第１の領域は電気絶縁層を有しているので、第１の領域の電気抵抗は、第２の領域の電気抵抗と比較して高い。したがって、第１の領域に電気絶縁層を導入することによって、ｘ側コンタクトとｘドープ領域との間のコンタクト抵抗が、第２の領域よりも第１の領域において高くなることが実現され得る。これによって、オプトエレクトロニクス半導体チップの動作中に、第１の領域を介してよりも、第２の領域を介して、より多くの電荷キャリアがｘドープ領域に注入されることが実現され得る。
この方法の少なくとも１つの実施形態によれば、導電性のｘコンタクト層が第１の領域および第２の領域上に被着される。ｘコンタクト層は、たとえば銀である金属を含むことができる。ｘコンタクト層は、活性領域から放出された電磁ビームをビーム出射側の方向に反射するように構成されていてもよい。さらに、金属製のｘコンタクト層によって、放射再結合の率を上げることができる（パーセル効果）。
この方法の少なくとも１つの実施形態によれば、ｘコンタクト領域の被着前に、導電性のｘコンタクト層が、ｘドープ領域上に被着される。これは、ｘコンタクト領域がｘコンタクト層とｘ側コンタクトとの間に配置されていることを意味している。ｘコンタクト領域が、活性領域から放出される電磁ビームに対して透過性でない場合、ｘドープ領域とｘコンタクト領域との間にｘコンタクト層を配置することが有利である。
この方法の少なくとも１つの実施形態によれば、第１の領域において、導電層がｘコンタクト層上に被着され、次に導電層およびｘコンタクト層の上に拡散層が被着される。拡散層は、酸化物を含んでいる。導電層は、たとえばチタンである金属を含むことができる。導電層は、第１の領域において、直接的にｘコンタクト層上に被着されてもよい。この場合に、ｘコンタクト層は、ｘドープ領域上に配置されている。拡散層は、第１の領域および第２の領域において被着される。たとえば、拡散層はＺｎＯを含んでいる。拡散層の被着後に、オプトエレクトロニクス半導体チップを高い温度に加熱することができる。たとえば、オプトエレクトロニクス半導体チップは、少なくとも２００℃、最大で４５０℃の温度に加熱される。これによって、第２の領域では、酸素が拡散層からｘコンタクト層に拡散し得る。したがって、ｘドープ領域へのコンタクト抵抗が減少する。第１の領域では、拡散層からｘコンタクト層への酸素の拡散は、導電層によって低減または阻止される。したがって、第２の領域は、第１の領域よりも高い電気伝導率を有しており、ｘドープ領域へのコンタクト抵抗は、第２の領域よりも第１の領域において高い。第１の領域におけるコンタクト抵抗の増大によって、オプトエレクトロニクス半導体チップの動作中に、第１の領域を介してよりも、第２の領域を介して、より多くの電荷キャリアがｘドープ領域に注入されることが実現され得る。
この方法の少なくとも１つの実施形態によれば、拡散層が除去され、カバー層が導電層およびｘコンタクト層上に被着される。拡散層の代わりにカバー層を使用して、コンタクト抵抗を改善することができる。カバー層はニッケルを含むことができる。択一的に、被覆層が被着される前に同様に導電層を除去することができる。
以下では、本明細書に記載されるオプトエレクトロニクス半導体チップおよび本明細書に記載されるオプトエレクトロニクス半導体チップの製造方法を、実施例およびこれに属する図に関連してより詳細に説明する。
実施例に即したオプトエレクトロニクス半導体チップの概略的な断面図を示している。 さらなる実施例に即したオプトエレクトロニクス半導体チップの概略的な断面図を示している。 オプトエレクトロニクス半導体チップの製造方法の実施例を示している。 オプトエレクトロニクス半導体チップの製造方法の実施例を示している。 オプトエレクトロニクス半導体チップの製造方法の実施例を示している。 オプトエレクトロニクス半導体チップの製造方法のさらなる実施例を示している。 オプトエレクトロニクス半導体チップの製造方法のさらなる実施例を示している。 オプトエレクトロニクス半導体チップの製造方法のさらなる実施例を示している。 オプトエレクトロニクス半導体チップの製造方法のさらなる実施例を示している。 オプトエレクトロニクス半導体チップの製造方法のさらなる実施例を示している。 オプトエレクトロニクス半導体チップの製造方法のさらなる実施例を示している。 オプトエレクトロニクス半導体チップの製造方法のさらなる実施例を示している。 オプトエレクトロニクス半導体チップの製造方法のさらなる実施例を示している。 さらなる実施例に即したオプトエレクトロニクス半導体チップの概略的な断面図を示している。 オプトエレクトロニクス半導体チップの製造方法のさらなる実施例を示している。 オプトエレクトロニクス半導体チップの製造方法のさらなる実施例を示している。 オプトエレクトロニクス半導体チップの製造方法のさらなる実施例を示している。 オプトエレクトロニクス半導体チップの実施例の平面図を示している。 オプトエレクトロニクス半導体チップの実施例の平面図を示している。 さらなる実施例に即したオプトエレクトロニクス半導体チップの概略的な断面図を示している。
同じ要素、同様の要素、または同じ作用を有する要素には、図において、同じ参照記号が付けられている。図および図に示されている要素同士の比率は、縮尺どおりであると見なされるべきではない。むしろ、個々の要素は、見やすさを向上させるため、かつ／または理解を深めるために、誇張して大きく表示されていることがある。
図１は、実施例に即したオプトエレクトロニクス半導体チップ２０の概略的な断面図を示している。オプトエレクトロニクス半導体チップ２０は、ｙドープ領域２２を有している。ｙドープ領域２２は、構造化された表面３６を有している。表面３６を構造化することによって、オプトエレクトロニクス半導体チップ２０から放出される電磁ビームの取り出し効率が改良される。ｙドープ領域２２は、ｘドープ領域２１上に配置されており、その結果、活性領域２３が、ｙドープ領域２２とｘドープ領域２１との間に形成されている。活性領域２３は、オプトエレクトロニクス半導体チップ２０の動作中に電磁ビームを放出するように構成されている。オプトエレクトロニクス半導体チップ２０のビーム出射側３０は、活性領域２３とは反対側に面するｙドープ領域２２の側に配置されている。
ｘドープ領域２１は、ｘコンタクト領域２４上に配置されている。したがって、ｘコンタクト領域２４は、活性領域２３とは反対側に面するｘドープ領域２１の側に配置されている。ｘコンタクト領域２４は、第１の電気伝導率を有する少なくとも１つの第１の領域２５と、第２の電気伝導率を有する少なくとも１つの第２の領域２６とを有している。第１の領域および第２の領域２５、２６は、図２には示されていない。
ｘコンタクト領域２４は、ｘコンタクト層３１上に配置されている。ｘコンタクト層３１は銀を含んでいる。したがって、ｘコンタクト層３１は、活性領域２３から放出された電磁ビームをビーム出射側３０の方向に反射するように構成されている。ｘコンタクト層３１は、ｘ側コンタクト３７上に配置されている。ｘ側コンタクト３７は金属を含んでいる。
ｘコンタクト領域２４は、主要延在面を有している。横方向ｘは、ｘコンタクト領域２４の主要延在面に対して平行に延在している。ｘコンタクト領域２４は、横方向において、ｘコンタクト領域２４の全範囲にわたって、ｘドープ領域２１と直接的にコンタクトしている。ｘコンタクト層３１は、横方向において、ｘコンタクト層３１の全範囲にわたって、ｘコンタクト領域２４およびｘ側コンタクト３７と直接的にコンタクトしている。ｘ側コンタクト３７は、ｘドープ領域２１の電気的なコンタクトのために構成されている。
ｙドープ領域２２の電気的なコンタクトのために、貫通孔２７が、ｘドープ領域２１を通って、さらに活性領域２３を通って延在している。さらに、貫通孔２７は、部分的に、ｙドープ領域２２を通って延在している。貫通孔２７は垂直方向ｚに延在しており、垂直方向ｚは、ｘドープ領域２１の主要延在面に対して直角に延在している。導電性材料４４が貫通孔２７内に配置されている。導電性材料４４は金属であってもよい。さらに、貫通孔２７内に、ｙコンタクト層３５が配置されている。ｙコンタクト層３５は、貫通孔２７の側壁４５に被着されている。貫通孔２７は、ｙコンタクト層３５および導電性材料４４によって完全に満たされている。ｙコンタクト層３５は、導電性材料４４と直接的にコンタクトしている。貫通孔２７を、オプトエレクトロニクス半導体チップ２０の残りの層から電気的に絶縁するために、絶縁領域３４が貫通孔２７とｘドープ領域２１との間に配置されている。さらに、絶縁領域３４は、貫通孔２７とｘコンタクト領域２４との間、貫通孔２７とｘコンタクト層３１との間、かつ貫通孔２７とｘ側コンタクト３７との間に配置されている。絶縁領域３４は、電気的に絶縁性の材料を有している。
ｙコンタクト層３５を介してｙドープ領域２２に提供される電荷キャリアは、ｙドープ領域２２の横方向の全範囲にわたって活性領域２３に達することができる。ここで、電気抵抗は、ｙコンタクト層３５から離れるとともに増大する。電荷キャリアの動きを矢印で図１に示す。
図２は、オプトエレクトロニクス半導体チップ２０のさらなる実施例の概略的な断面図を示している。オプトエレクトロニクス半導体チップ２０は、図１に示された構造を有している。さらに、ｘコンタクト領域２４の一部が拡大して示されている。拡大された部分には、ｘコンタクト領域２４がｘコンタクト層３１上に配置されていることが示されている。ｘコンタクト領域２４は、多数の第１の領域２５および多数の第２の領域２６を有している。ここで、第１の領域２５と第２の領域２６とは、横方向ｘにおいて、隣り合って配置されている。ｘコンタクト領域２４は、オプトエレクトロニクス半導体チップ２０の動作中に、第１の領域２５を介してよりも、第２の領域２６を介して、より多くの電荷キャリアがｘドープ領域２１に注入されるように構成されている。このために、第１の電気伝導率は、第２の電気伝導率の最大２０％であってもよい。したがって、ｘ側コンタクト３７によって提供された電荷キャリアは、主に第１の領域２５を通過してｘドープ領域２１に達する。第１の領域２５を通る電荷キャリアの動きは、矢印で図２に示されている。ｘ側コンタクト３７によって提供される電荷キャリアは正孔である。
横方向ｘにおける第２の領域２６の大きさは、第２の領域２６が貫通孔２７から離れるほど大きくなる。このようにして、貫通孔２７の近くの、ｙコンタクト層３５とｘ側コンタクト３７との間の電気抵抗が増大する。貫通孔２７からの距離が大きくなると、ｙドープ領域２２における電気抵抗も大きくなるので、ｘコンタクト領域２４における電気抵抗の僅かな増大のみが必要とされ、第２の領域２６は、横方向ｘにおいて、より大きな範囲を有し得る。このような構造によって、オプトエレクトロニクス半導体チップ２０内の電流の流れは、活性領域２３において電流強度に大きな違いが生じないように、所期のように影響される。その結果、オプトエレクトロニクス半導体チップ２０はより効率的に動作可能になる。
オプトエレクトロニクス半導体チップ２０の製造方法の実施例を、図３Ａ、図３Ｂおよび図３Ｃに関連して説明する。
この方法の第１のステップでは、図３Ａに示されるように、ｙドープ領域２２が基板４０上に被着される。基板４０は、サファイアを含んでいる。活性領域２３を形成するために、ｘドープ領域２１がｙドープ領域２２上に被着される。フォトレジスト３８が、ｘドープ領域２１上に被着される。マスク３９がフォトレジスト３８上に部分的に被着される。マスク３９は中断部分を有しており、その結果、フォトレジスト３８上の多数の領域がマスク３９によって覆われており、フォトレジスト３８上の他の多数の領域がマスク３９によって覆われていない。次に、フォトレジスト３８にＵＶビームが照射される。したがって、ｘドープ領域２１の表面は、フォトリソグラフィによって構造化される。任意選択的に、フォトレジスト３８の被着前に、図示されていない誘電体層が、ｘドープ領域２１上に被着される。誘電体層は保護層として機能する。
図３Ｂは、次のステップにおいて、マスク３９が配置されていない領域において、フォトレジスト３８がｘドープ領域２１から除去されることを示している。次に、表面全体、したがってｘドープ領域２１およびフォトレジスト３８がプラズマで処理される。プラズマは、たとえば、アルゴンプラズマである。この場合、ｘドープ領域２１は、フォトレジスト３８が配置されていない領域において、プラズマによって損傷を受け、その結果、多数の第１の領域２５が形成される。第１の領域２５の材料は、乱された結晶構造を有している。マスク３９が配置されている領域では、結晶構造が乱されていない第２の領域２６が形成される。したがって、ｘコンタクト領域２４が、ｘドープ領域２１上に形成される。第１の領域２５と第２の領域２６とは同じ材料を有している。誘電体層がｘドープ領域２１上に配置されている場合、誘電体層は、マスク３９が配置されていない領域において湿式化学的に除去される。プラズマで処理した後、残りのフォトレジスト３８は、たとえば、Ｏ２プラズマによって除去される。次に、誘電体層が除去される。したがって、第２の領域２６が損傷を受けることなく、フォトレジスト３８をプラズマで効率的に除去することができる。なぜなら、第２の領域２６は誘電体層によって保護されているからである。
図３Ｃは、次のステップにおいてフォトレジスト３８が除去されることを示している。次に、ｘコンタクト層３１が、第１の領域２５および第２の領域２６上に被着される。第１の領域２５は乱された結晶構造を有しているので、第１の電気伝導率は第２の電気伝導率よりも低い。したがって、オプトエレクトロニクス半導体チップ２０の動作中に、第１の領域２５を介してよりも、第２の領域２６を介して、より多くの電荷キャリアがｘドープ領域２１に注入されることが実現され得る。
オプトエレクトロニクス半導体チップ２０の製造方法のさらなる実施例を、図４Ａ、図４Ｂおよび図４Ｃに関連して説明する。
図４Ａに示されたステップは、図３Ａに示されたステップに相当する。
図４Ｂは、方法の次のステップにおいて、電気絶縁層２８が、ｘドープ領域２１およびフォトレジスト３８上に被着されることを示している。電気絶縁層２８は、ＳｉＯ２を含んでいる。垂直方向ｚにおける電気絶縁層２８の厚さは、最大で２ｎｍである。
次のステップでは、図４Ｃに示されるように、フォトレジスト３８が除去される。電気絶縁層２８が配置されている領域は、第１の領域２５を形成する。電気絶縁層２８が配置されていない領域は、第２の領域２６を形成する。第１の領域２５および第２の領域２６上に、ｘコンタクト層３１が被着される。第１の領域２５は電気絶縁層２８を有しているので、第１の領域２５における電気抵抗は、第２の領域２６における電気抵抗よりも高い。したがって、オプトエレクトロニクス半導体チップ２０の動作中に、第１の領域２５を介してよりも、第２の領域２６を介して、より多くの電荷キャリアがｘドープ領域２１に注入されることが実現され得る。
オプトエレクトロニクス半導体チップ２０の製造方法のさらなる実施例を、図５Ａ、図５Ｂ、図５Ｃ、図５Ｄおよび図５Ｅに関連して示す。
図５Ａは、方法の実施例に即して、第１のステップにおいて、ｙドープ領域２２が基板４０上に被着されることを示している。活性領域２３を形成するために、ｘドープ領域２１がｙドープ領域２２上に被着される。ｘコンタクト層３１は、ｘドープ領域２１上に被着される。
次のステップでは、図５Ｂに示されるように、フォトレジスト３８がｘコンタクト層３１上に被着される。マスク３９がフォトレジスト３８上に部分的に被着される。ここでマスク３９は、図３Ｃに関連して説明されたように、フォトレジスト３８上に被着される。次に、フォトレジスト３８にＵＶビームが照射される。マスク３９が配置されていない領域では、フォトレジスト３８がｘコンタクト層３１から除去される。さらに、マスク３９が除去される。次に、導電層２９がｘコンタクト層３１およびフォトレジスト３８上に被着される。導電層２９はチタンを含んでいる。次のステップにおいて、フォトレジスト３８が除去される。
図５Ｃは、導電層２９がｘコンタクト層３１上に配置されている領域が第１の領域２５を形成することを示している。導電層２９がｘコンタクト層３１上に配置されていない領域は、第２の領域２６を形成する。拡散層３２が、第１の領域２５および第２の領域２６上に被着されて、ｘコンタクト領域２４を形成する。拡散層３２は、ＺｎＯを含んでいる。次のステップでは、この構造体が少なくとも２００℃、最大で４５０℃の温度に加熱される。ここで、酸素が、第２の領域２６を通って拡散層３２からｘコンタクト層３１内へ拡散することができ、したがって、コンタクト抵抗を低下させることができる。択一的に、または付加的に、酸素が環境中に存在するか、または追加されることが可能である。第１の領域２５を通って拡散層３２からｘコンタクト層３１に拡散することができる酸素は、格段に少ない、またはまったくない。したがって、コンタクト抵抗は、第２の領域２６よりも第１の領域２５において大きい。したがって、このような方法を使用して、第１の領域２５および第２の領域２６を有するオプトエレクトロニクス半導体チップ２０を製造することができ、ここで、オプトエレクトロニクス半導体チップ２０の動作中に、第１の領域２５を介してよりも、第２の領域を介して、より多くの電荷キャリアがｘドープ領域２１に注入される。
図５Ｄは、図５Ｃに示されたステップに対する択一的なステップを示す。ここでは、酸素がｘコンタクト層３１内へ拡散した後に、拡散層３２が再び除去される。次に、カバー層３３が第１の領域２５および第２の領域２６上に被着される。カバー層３３はニッケルを含むことができる。
図５Ｅは、図５Ｃに示されたステップに対するさらなる択一的なステップを示す。ここでは、拡散層３２と導電層２９との両方が除去される。次に、カバー層３３が、第１の領域２５および第２の領域２６上に被着される。このような場合、第１の領域２５は、それらの酸素濃度において、第２の領域２６とは異なる。第２の領域２６は、より高い酸素濃度、したがってより低い電気抵抗を有している。
図６は、オプトエレクトロニクス半導体チップ２０のさらなる実施例の概略的な断面図を示している。図６に示された実施例は、ｘコンタクト領域２４の構造において図２に示された実施例とは異なる。ｘコンタクト領域２４は、第１の領域２５と第２の領域２６とを有している。第１の領域２５および第２の領域２６は、導電層２９を有している。導電層２９は、第１の領域２５および第２の領域２６の横方向の範囲全体にわたって延在している。導電層２９は、ｘドープされたインジウムスズ酸化物（ＩＴＯ）を有している。さらに、導電層２９は、ｙドープ領域２２の電気伝導率よりも高い第３の電気伝導率を有している。垂直方向ｚにおける導電層２９の厚さは、ｙドープ領域２２の電気伝導率に適合されていてもよい。全体として、導電層２９は、垂直方向ｚにおいて、ｙドープ領域２２よりもより薄い厚さを有している。
第１の領域２５は付加的に、電気絶縁層２８を有している。電気絶縁層２８は、第１の領域２５の横方向の範囲全体にわたって延在している。さらに、電気絶縁層２８は、ＳｉＯ２を含んでいる。ｘ側コンタクト３７によって提供された電荷キャリアは、主に第２の領域２６を通って導電層２９に達する。これによって、オプトエレクトロニクス半導体チップ２０の動作中に、第１の領域２５を介してよりも、第２の領域２６を介して、より多くの電荷キャリアがｘドープ領域２１に注入されることが実現され得る。導電層２９において、正孔は、導電層２９の高い電気伝導率のために、その横方向の範囲全体にわたって分布し得る。電荷キャリアは、導電層２９を介してｘドープ領域２１に達する。これによって、ｙコンタクト層３５とｘ側コンタクト３７との間の電気抵抗は、ｙコンタクト層３５の近くで増大するので、電荷キャリアは、オプトエレクトロニクス半導体チップ２０の動作中に、ｙドープ領域２２に均一に分布されている。電荷キャリアの動きは、図６に矢印で示されている。
オプトエレクトロニクス半導体チップ２０の製造方法のさらなる実施例を、図７Ａ、図７Ｂおよび図７Ｃに関連して説明する。図６に示された実施例を、図７Ａ、図７Ｂおよび図７Ｃに示された方法で製造することができる。図７Ａは、ｙドープ領域２２、活性領域２３およびｘドープ領域２１が基板４０上に配置されていることを示している。導電層２９は、ｘドープ領域２１上に被着される。電気絶縁層２８は、導電層２９上に被着される。
次のステップでは、図７Ｂに示されるように、フォトレジスト３８が電気絶縁層２８上に被着される。マスク３９がフォトレジスト３８に部分的に被着される。次に、フォトレジスト３８にＵＶビームが照射される。
図７Ｃは、これに続いて、マスク３９が配置されている領域において電気絶縁層２８が除去されることを示している。したがって、第２の領域２６は、電気絶縁層２８が除去される領域において形成される。電気絶縁層２８と導電層２９との両方がｘドープ領域２１上に配置されている領域が、第１の領域２５を形成する。次に、ｘコンタクト層３１が、第１の領域２５および第２の領域２６上に被着される。したがって、ｘ側コンタクト３７によって提供された電荷キャリアは、主に第２の領域２６を通って導電層２９に達する。これによって、オプトエレクトロニクス半導体チップ２０の動作中に、第１の領域２５を介してよりも、第２の領域２６を介して、より多くの電荷キャリアがｘドープ領域２１に注入されることが実現され得る。
図８Ａは、オプトエレクトロニクス半導体チップ２０の実施例の平面図を示している。図８Ａに示された実施例は、図６に示された実施例である。ｙドープ領域２２の電気的なコンタクトのために多数の貫通孔２７が、オプトエレクトロニクス半導体チップ２０内に均一に分布している。ここで貫通孔２７は、正方形グリッドのノードに配置されている。貫通孔２７は、平面図において円形の断面を有している。さらに、多数の第２の領域２６が、オプトエレクトロニクス半導体チップ２０内に均一に分布している。ここで第２の領域２６は、正方形グリッドのノードに配置されている。第２の領域２６は、平面図において円形の断面を有している。第２の領域２６はそれぞれ、２つの貫通孔２７の間の対角線の中央に配置されている。
図８Ｂは、オプトエレクトロニクス半導体チップ２０のさらなる実施例の平面図を示している。この実施例は同様に、図６に示された実施例である。図８Ａに示された実施例とは異なり、第２の領域２６は、正方形のグリッドの形状を有している。全体として、第２の領域２６の対称的な形状または配置が有利であり、これは、たとえば、六角形または直線状の形状等である。
図９は、オプトエレクトロニクス半導体チップ２０のさらなる実施例の概略的な断面図を示している。図１に示された実施例と比較して、オプトエレクトロニクス半導体チップ２０が、キャリア４１を有していることが示されている。貫通孔２７の導電性材料４４は、オプトエレクトロニクス半導体チップ２０の全範囲にわたって延在している。絶縁領域３４は、導電性材料４４とｘ側コンタクト３７との間に配置されている。キャリア４１は、接続材料４６を介して導電性材料４４と接続されている。図９の左側の図においてオプトエレクトロニクス半導体チップ２０の部分が示されていることが、図９の右側の図において同様に示されている。オプトエレクトロニクス半導体チップ２０は、ビーム出射側３０に第１の電気的コンタクト４２を有している。オプトエレクトロニクス半導体チップ２０は、ビーム出射側３０とは反対側に面するキャリア４１の側に、第２の電気的コンタクト４３を有している。択一的に、第１の電気的コンタクト４２および第２の電気的コンタクト４３が両方とも、ビーム出射側３０に配置されていてもよい、またはビーム出射側３０とは反対側に面するキャリア４１の側に配置されていてもよい。
本発明は、実施例に基づく説明に限定されない。むしろ、本発明は、すべての新しい特徴ならびに特徴のすべての組み合わせを、この特徴またはこの組み合わせ自体が特許請求の範囲または実施例において明示的に指定されていない場合でも、包含しており、特に特許請求の範囲における特徴のすべての組み合わせを含んでいる。
この特許出願は、ドイツ特許出願１０２０１８１２７２０１．４の優先権を主張しており、その開示内容は参照によって本明細書に組み込まれる。
２０ オプトエレクトロニクス半導体チップ
２１ ｘドープ領域
２２ ｙドープ領域
２３ 活性領域
２４ ｘコンタクト領域
２５ 第１の領域
２６ 第２の領域
２７ 貫通孔
２８ 電気絶縁層
２９ 導電層
３０ ビーム出射側
３１ ｘコンタクト層
３２ 拡散層
３３ カバー層
３４ 絶縁領域
３５ ｙコンタクト層
３６ 表面
３７ ｘ側コンタクト
３８ フォトレジスト
３９ マスク
４０ 基板
４１ キャリア
４２ 第１の電気的コンタクト
４３ 第２の電気的コンタクト
４４ 導電性材料
４５ 側壁
４６ 接続材料
ｘ 横方向
ｚ 垂直方向

Claims (18)

  1. オプトエレクトロニクス半導体チップ（２０）であって、前記オプトエレクトロニクス半導体チップ（２０）は、
    ・ｘドープ領域（２１）と、
    ・ｙドープ領域（２２）と、
    ・前記ｘドープ領域（２１）と前記ｙドープ領域（２２）との間に配置されている活性領域（２３）と、
    ・ｘコンタクト領域（２４）とを有しており、
    ・前記ｘコンタクト領域（２４）は、前記活性領域（２３）とは反対側に面する前記ｘドープ領域（２１）の側に配置されており、
    ・前記ｘコンタクト領域（２４）は、少なくとも１つの第１の領域（２５）と、少なくとも１つの第２の領域（２６）とを有しており、
    ・前記ｘコンタクト領域（２４）は、前記オプトエレクトロニクス半導体チップ（２０）の動作中に、前記第１の領域（２５）を介してよりも、前記第２の領域（２６）を介して、より多くの電荷キャリアが前記ｘドープ領域（２１）に注入されるように構成されており、
    ・前記第１の領域（２５）は第１の電気伝導率を有しており、前記第２の領域（２６）は第２の電気伝導率を有しており、前記第１の電気伝導率は少なくとも、前記第２の電気伝導率の０．１パーセントである、
    オプトエレクトロニクス半導体チップ（２０）。
  2. 前記第１の電気伝導率は最大で、前記第２の電気伝導率の２０パーセントである、請求項１記載のオプトエレクトロニクス半導体チップ（２０）。
  3. 前記第１の領域（２５）と前記第２の領域（２６）とは同じ材料を有している、請求項１または２記載のオプトエレクトロニクス半導体チップ（２０）。
  4. 前記第１の領域（２５）と前記第２の領域（２６）とは、横方向（ｘ）において隣り合って配置されており、前記横方向（ｘ）は、前記オプトエレクトロニクス半導体チップ（２０）の主要延在面に対して平行に延在している、請求項１から３までのいずれか１項記載のオプトエレクトロニクス半導体チップ（２０）。
  5. 前記ｘコンタクト領域（２４）は、多数の第１の領域（２５）および多数の第２の領域（２６）を有している、請求項１から４までのいずれか１項記載のオプトエレクトロニクス半導体チップ（２０）。
  6. 前記ｙドープ領域（２２）の電気的なコンタクトのために、貫通孔（２７）が、前記ｘドープ領域（２１）および前記活性領域（２３）を通って延在している、請求項５記載のオプトエレクトロニクス半導体チップ（２０）。
  7. 横方向（ｘ）における前記第２の領域（２６）の大きさは、前記第２の領域（２６）が前記貫通孔（２７）から離れるほど大きくなり、前記横方向（ｘ）は、前記オプトエレクトロニクス半導体チップ（２０）の主要延在面に対して平行に延在している、請求項６記載のオプトエレクトロニクス半導体チップ（２０）。
  8. 前記第１の領域（２５）は、乱された結晶構造を有している、請求項１から７までのいずれか１項記載のオプトエレクトロニクス半導体チップ（２０）。
  9. 前記第１の領域（２５）は、電気絶縁層（２８）を有している、請求項１から８までのいずれか１項記載のオプトエレクトロニクス半導体チップ（２０）。
  10. 前記第１の領域（２５）および前記第２の領域（２６）は、第３の電気伝導率を有する導電層（２９）を有しており、前記第３の電気伝導率は、前記ｙドープ領域（２２）の前記電気伝導率より高い、請求項１から９までのいずれか１項記載のオプトエレクトロニクス半導体チップ（２０）。
  11. 前記オプトエレクトロニクス半導体チップ（２０）のビーム出射側（３０）は、前記活性領域（２３）とは反対側に面する前記ｙドープ領域（２２）の側に配置されている、請求項１から１０までのいずれか１項記載のオプトエレクトロニクス半導体チップ（２０）。
  12. オプトエレクトロニクス半導体チップ（２０）の製造方法であって、前記方法は、
    ・ｘドープ領域（２１）とｙドープ領域（２２）との間に活性領域（２３）を形成するために、前記ｘドープ領域（２１）を前記ｙドープ領域（２２）上に被着させるステップと、
    ・ｘコンタクト領域（２４）を前記ｘドープ領域（２１）上に被着させるステップとを含んでおり、
    ・前記ｘコンタクト領域（２４）は、少なくとも１つの第１の領域（２５）と、少なくとも１つの第２の領域（２６）とを有しており、
    ・前記ｘコンタクト領域（２４）は、前記オプトエレクトロニクス半導体チップ（２０）の動作中に、前記第１の領域（２５）を介してよりも、前記第２の領域（２６）を介して、より多くの電荷キャリアが前記ｘドープ領域（２１）に注入されるように構成されている、オプトエレクトロニクス半導体チップ（２０）の製造方法。
  13. 前記第１の領域（２５）をプラズマによって処理する、請求項１２記載の方法。
  14. 前記第１の領域（２５）において、電気絶縁層（２８）を前記ｘドープ領域（２１）上に被着させる、請求項１２または１３記載の方法。
  15. 前記第１の領域（２５）および前記第２の領域（２６）の上に、導電性のｘコンタクト層（３１）を被着させる、請求項１２から１４までのいずれか１項記載の方法。
  16. 前記ｘコンタクト領域（２４）の前記被着前に、導電性のｘコンタクト層（３１）を、前記ｘドープ領域（２１）上に被着させる、請求項１２から１５までのいずれか１項記載の方法。
  17. 前記第１の領域（２５）において、導電層（２９）を前記ｘコンタクト層（３１）上に被着させ、次に前記導電層（２９）および前記ｘコンタクト層（３１）の上に拡散層（３２）を被着させ、前記拡散層（３２）は、酸化物を含んでいる、請求項１６記載の方法。
  18. 前記拡散層（３２）を除去し、カバー層（３３）を前記導電層（２９）および前記ｘコンタクト層（３１）の上に被着させる、請求項１７記載の方法。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102020114772A1 (de) * 2020-06-03 2021-12-09 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Strahlungsemittierender halbleiterchip

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006032665A (ja) * 2004-07-16 2006-02-02 Hitachi Cable Ltd 発光ダイオード
JP2007180504A (ja) * 2005-12-26 2007-07-12 Samsung Electro Mech Co Ltd 垂直構造の窒化物半導体発光素子及びその製造方法
JP2008500710A (ja) * 2004-05-28 2008-01-10 オスラム　オプト　セミコンダクターズ　ゲゼルシャフト　ミット　ベシュレンクテル　ハフツング 半導体層内に導電率が低減されている領域を形成する方法およびオプトエレクトロニクス半導体素子
JP2008227109A (ja) * 2007-03-12 2008-09-25 Mitsubishi Chemicals Corp ＧａＮ系ＬＥＤ素子および発光装置
JP2011061036A (ja) * 2009-09-10 2011-03-24 Toyoda Gosei Co Ltd Ｉｉｉ族窒化物半導体発光素子
WO2011125311A1 (ja) * 2010-04-01 2011-10-13 パナソニック株式会社 発光ダイオード素子および発光ダイオード装置
JP2014096460A (ja) * 2012-11-08 2014-05-22 Panasonic Corp 紫外半導体発光素子およびその製造方法
JP2015153827A (ja) * 2014-02-12 2015-08-24 ウシオ電機株式会社 半導体発光素子及びその製造方法
US20170047481A1 (en) * 2014-02-13 2017-02-16 Mled Limited Semiconductor modification process and structures
JP2017130617A (ja) * 2016-01-22 2017-07-27 スタンレー電気株式会社 半導体発光装置、照明装置、および、車両用照明装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050205886A1 (en) * 2002-11-29 2005-09-22 Sanken Electric Co., Ltd. Gallium-containing light-emitting semiconductor device and method of fabrication
US20110198609A1 (en) * 2010-02-12 2011-08-18 Taiwan Semiconductor Manufacturing Company, Ltd. Light-Emitting Devices with Through-Substrate Via Connections
EP2603936B1 (en) * 2010-08-10 2016-05-11 Koninklijke Philips N.V. Shunting layer arrangement for leds
US20120097918A1 (en) * 2010-10-20 2012-04-26 Varian Semiconductor Equipment Associates, Inc. Implanted current confinement structure to improve current spreading
TWI462334B (zh) * 2011-08-01 2014-11-21 Lextar Electronics Corp 發光二極體結構與其製造方法
JP6595801B2 (ja) * 2014-05-30 2019-10-23 エルジー イノテック カンパニー リミテッド 発光素子
DE102015112538B4 (de) * 2015-07-30 2023-08-03 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Optoelektronisches Bauelement und ein Verfahren zur Herstellung eines optoelektronischen Bauelements
KR102460072B1 (ko) * 2015-09-10 2022-10-31 삼성전자주식회사 반도체 발광 소자

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008500710A (ja) * 2004-05-28 2008-01-10 オスラム　オプト　セミコンダクターズ　ゲゼルシャフト　ミット　ベシュレンクテル　ハフツング 半導体層内に導電率が低減されている領域を形成する方法およびオプトエレクトロニクス半導体素子
JP2006032665A (ja) * 2004-07-16 2006-02-02 Hitachi Cable Ltd 発光ダイオード
JP2007180504A (ja) * 2005-12-26 2007-07-12 Samsung Electro Mech Co Ltd 垂直構造の窒化物半導体発光素子及びその製造方法
JP2008227109A (ja) * 2007-03-12 2008-09-25 Mitsubishi Chemicals Corp ＧａＮ系ＬＥＤ素子および発光装置
JP2011061036A (ja) * 2009-09-10 2011-03-24 Toyoda Gosei Co Ltd Ｉｉｉ族窒化物半導体発光素子
WO2011125311A1 (ja) * 2010-04-01 2011-10-13 パナソニック株式会社 発光ダイオード素子および発光ダイオード装置
JP2014096460A (ja) * 2012-11-08 2014-05-22 Panasonic Corp 紫外半導体発光素子およびその製造方法
JP2015153827A (ja) * 2014-02-12 2015-08-24 ウシオ電機株式会社 半導体発光素子及びその製造方法
US20170047481A1 (en) * 2014-02-13 2017-02-16 Mled Limited Semiconductor modification process and structures
JP2017130617A (ja) * 2016-01-22 2017-07-27 スタンレー電気株式会社 半導体発光装置、照明装置、および、車両用照明装置

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