KR20120125550A - 반도체 다이오드 및 반도체 다이오드를 제조하기 위한 방법 - Google Patents

반도체 다이오드 및 반도체 다이오드를 제조하기 위한 방법 Download PDF

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마르쿠스 마우테
마르틴 로이퍼
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Abstract

반도체 다이오드 및 반도체 다이오드를 제조하기 위한 방법
반도체 다이오드는, 제1 전도율 타입의 제1 반도체 층, 및 도핑을 갖는 제2 전도율 타입의 제2 반도체 층을 갖는다. 상기 제2 반도체 층은 수직 전기 비아(via) 영역(106)을 갖고, 상기 수직 전기 비아 영역(106)은 상기 제1 반도체 층에 연결되고, 그리고 상기 전기 비아 영역(106)이 상기 제1 전도율 타입을 갖는 방식으로 상기 수직 전기 비아 영역(106) 내에서 상기 도핑이 수정된다. 이러한 반도체 다이오드를 제조하기 위한 방법이 설명된다.

Description

반도체 다이오드 및 반도체 다이오드를 제조하기 위한 방법{SEMICONDUCTOR DIODE AND METHOD FOR PRODUCING A SEMICONDUCTOR DIODE}
본 발명은 반도체 다이오드 및 반도체 다이오드를 제조하기 위한 방법에 관한 것이다.
반도체 다이오드들은 무수한 상이한 애플리케이션들에서 사용된다. 하나의 특정한 애플리케이션은 발광 다이오드(LED)이다.
LED는 전기 에너지로부터 전계발광(electroluminescence)을 통해 광학 방사선(optical radiation), 예컨대 광(light)을 생성하는 반도체 컴포넌트이다. 이러한 경우에, 반도체, 예컨대 Ⅲ-Ⅴ 반도체가 통상적으로 제공된다. 기판 상에 성장된 에피택셜(epitaxial) 층들이 반도체 층 시퀀스로서 가능하다. 반도체 층 시퀀스는 전자기 방사선을 생성하기 위한 적절한 액티브 구역을 포함한다. 액티브 구역은 방사선을 생성하기 위해 pn 정션(junction), 더블 헤테로 구조(double heterostructure), 또는 단일 양자 우물(SQW:single quantum well) 구조 또는 다중 양자 우물(MQW:multi quantum well) 구조와 같은 양자 우물 구조를 포함할 수 있다.
LED에서는, 우수한 광 추출을 달성하기 위하여, 하나의 방사선 아웃-커플링 측을 가능한 한 쉐도우(shadow)들이 없게 유지시키는 것이 특히 원해질 수 있다.
본 발명의 기초를 이루는 목적은, 반도체 층 시퀀스의 단일 측을 통해 전기적으로 접촉될 수 있는 반도체 다이오드를 제공하는 것이다.
이러한 목적은 청구항 제1항에서 청구되는 바와 같은 반도체 다이오드를 통해 그리고 청구항 제8항에서 청구되는 바와 같은 반도체 다이오드를 제조하기 위한 방법을 통해 달성된다.
발광 디바이스의 개선들 및 유리한 실시예들은 종속 청구항들에 개시된다.
반도체 다이오드의 상이한 실시예 변형들은, 제1 전도율 타입의 제1 반도체 층, 그리고 도핑을 갖는 제2 전도율 타입의 제2 반도체 층을 갖는다. 제2 반도체 층은 수직 전기 비아(via) 영역을 갖고, 상기 수직 전기 비아 영역은 제1 반도체 층에 연결되고, 그리고 상기 전기 비아 영역이 제1 전도율 타입을 갖는 방식으로 상기 수직 전기 비아 영역 내에서 도핑이 수정된다.
따라서, 반도체 다이오드의 두 개의 반도체 층들이 반도체 다이오드의 하나의 측으로부터 접촉될 수 있는 반도체 다이오드가 제공된다. 상기 반도체 다이오드는, 제2 반도체 층 내에서 도핑을 수정함으로써 달성된다. 제2 반도체 층 그 자체는 보존된 상태로 유지된다. 평면형 구조, 특히 전기 비아 영역은 기계적으로 구조화되지 않고, 제2 반도체 층 내의 도핑은 국부적으로 수정된다. 전기 비아 영역은 원하는 구조에 따라 임의로 수정될 수 있다.
제2 반도체 층의 면을 통해 반도체 다이오드를 전기적으로 접촉시킬 가능성은, 제1 반도체 층의 면이 콘택 엘리먼트들이 없는 상태로 유지될 수 있음을 의미한다. 이는, LED와 관련하여 특히 유리한데, 그 이유는 쉐도잉을 유발하는 콘택 엘리먼트들을 제공할 필요 없이, 제1 반도체 층의 면이 방사선 아웃-커플링 면의 역할을 하는 것을 가능케 하기 때문이다. 또한, 이는, 예컨대 웨이퍼 레벨 패키지로 불리는 것과 같은 다른 타입들의 패키지, 또는 또한 시스템-인-패키지로서 지칭되는 것과 같은 멀티칩 패키지들 ? 여기서, 반도체 다이오드는 추가의 반도체 컴포넌트 상에 장착됨 ? 이 사용되도록 허용한다. 따라서, 예컨대, 구동기 회로를 포함하는 반도체 컴포넌트 상에 LED가 장착될 수 있고, 그리고 구동기 회로 및 LED 둘 다는 단일 패키지 내에 수용될 수 있다.
반도체 다이오드의 중대한 장점은 전기 비아 영역의 제조 동안 단순한 프로세스 관리 면에서 산출된다. 전기 비아 영역은 제2 반도체 층 시퀀스의 도핑에 대한 국부적 수정을 통해 제조된다. 이것은, 중간층 연결 수단으로서 소위 비아 구조들의 제조 동안, 예컨대 문헌 [1]로부터 알려진 바와 같은 복잡하거나, 노동-집약적이거나 그리고/또는 시간-소모적인 프로세스 제어 단계들에 대한 필요를 제거한다. 가장 현저히, 설명된 반도체 다이오드의 제조 동안 구조들을 에칭할 어떠한 필요도 더 이상 없다. 더 적은 개수의 리소그래픽(lithographic) 단계들 때문에 그리고 토폴라지컬(topographical) 차이들을 보상하기 위한 더 적은 개수의 후속 프로세스 단계들 때문에, 프로세스 흐름 시퀀스가 단순화된다. 그 결과, 단순하고 그리고 경제적인 방식으로, 콘택 엘리먼트들이 없는 하나의 면을 갖는 반도체 다이오드를 제공하는 것이 가능하다.
몇몇의 실시예 변형들에서, 제1 전도율 타입은 n-도핑에 대응하고, 그리고 제2 전도율 타입은 p-도핑에 대응한다. 이러한 경우, 특히 p-도핑이 수정하기 쉽거나, 또는 흔히 있을 수 있듯이, 특히 p-도핑이 파괴하기 쉬운 것이 특히 유리하다.
몇몇의 실시예 변형들에서, 제1 반도체 타입은 전기 비아 영역 및 제1 콘택을 통해 전기적으로 접촉된다. 제2 반도체 층은 제2 콘택에 의해 전기적으로 접촉된다.
몇몇의 실시예 변형들에서, 제2 반도체 층 내의 도핑을 국부적으로 손상시킴으로써, 전기 비아 영역이 제조된다. 손상은 다수 개의 방법들에 의해 유발될 수 있다. 상기 다수 개의 방법들은, 예컨대: 이온 주입, 이온 충격(질화 갈륨(GaN) 반도체의 경우, 예컨대 아르곤(Ar) 이온들을 이용한 충격에 의함), 반도체 안으로의 결함들 또는 불순물들의 주입, 또는 수소를 반도체 안으로 주입함으로써 이루어지는 전기 패시베이션(passivation)을 포함한다. 상기 전기 패시베이션은 예컨대 플라즈마에 대한 노출을 통해 또는 수소 분위기(atmosphere)에서의 어닐링(annealing)을 통해 구현될 수 있다. 이러한 경우, 인용된 간섭들은 제2 반도체 층 내의 도핑 또는 전하 캐리어들 상에 직접적으로 작용한다. 그러나, 핵심 포인트는, pn 정션의 다이오드 특징이 전기 비아 영역 내에서 국부적으로 파괴된다는 것이다.
몇몇의 실시예 변형들에서, 전기 비아 영역은 제2 반도체 층의 측표면을 따라서 배열된다. 그 결과, 다이오드 특징은 반도체 다이오드의 측표면을 따라서 파괴된다. 결과적으로, 이러한 영역 내에서 전기 전위는 강하하지 않고, 이는, 특히, 전기장에 의해 유발된 이온들의 수송이 유도될 수 없음을 의미한다. 특히 바람직한 실시예 변형들에서, 전기 비아 영역은 제2 반도체 층의 측표면들을 따라서 주변으로 이어진다.
몇몇의 실시예 변형들에서, 반도체 다이오드는 광전자 다이오드, 예컨대 LED로서 구현된다.
몇몇의 실시예 변형들에서, 반도체 다이오드는 박막 반도체 컴포넌트로서 구현된다.
반도체 다이오드를 제조하기 위한 방법의 상이한 실시예 변형들은:
- 제1 전도율 타입의 제1 반도체 층을 제공하는 단계;
- 제2 전도율 타입의 제2 반도체 층을 제공하는 단계;
- 제1 반도체 층을 전기적으로 접촉시키기 위한 목적으로, 전기 비아 영역이 제2 반도체 층 내에 제조되도록, 제2 반도체 층의 도핑을 국부적으로 수정하는 단계를 포함한다.
상기 방법을 통해, 단지 제2 반도체 층의 면으로부터 접촉될 필요가 있는 반도체 다이오드가 단순하고 그리고 효율적인 방식으로 제공된다.
제2 반도체 층의 도핑을 수정하기 위한 몇몇의 실시예 변형들에서, 상기 제2 반도체 층의 도핑은 손상된다. 몇몇의 예시적 실시예들에서, 손상은 아래의 프로세스들 중 하나에 의해 또는 아래의 프로세스들 가운데 개별 프로세스들의 조합에 의해 유발된다:
- 이온 주입,
- 이온 충격(질화 갈륨(GaN) 반도체의 경우, 예컨대 아르곤(Ar) 이온들을 이용한 충격에 의함),
- 반도체 안으로의 결함들 또는 불순물들의 주입, 또는
- 수소를 제2 반도체 층 안으로 주입함으로써, 예컨대 플라즈마에 대한 노출을 통해 또는 수소 분위기에서의 어닐링을 통해 이루어지는 전기 패시베이션.
반도체 다이오드 및 반도체 다이오드를 제조하기 위한 방법의 다양한 예시적 실시예들이 도면들을 참조하여 아래에 더욱 상세히 설명된다. 도면들에서, 참조 부호의 첫 번째 자리수(들)는 상기 참조 부호가 처음으로 사용되는 도면을 표시한다. 도면들 전부에서 유사하거나 또는 유사하게 동작하는 엘리먼트들 또는 특성들에 대해 동일한 참조 부호들이 사용된다.
도 1은 반도체 다이오드의 제1 예시적 실시예를 통해 개략적인 단면을 나타낸다.
도 2는 반도체 다이오드의 제2 예시적 실시예를 통해 개략적인 단면을 나타낸다.
도 3은 반도체 다이오드의 제3 예시적 실시예의 제2 반도체 층의 콘택 면의 개략적인 레이아웃을 나타낸다.
도 4는 반도체 다이오드를 제조하기 위한 방법의 개략적인 프로세스 흐름을 나타낸다.
도 1은 반도체 다이오드(100)의 제1 예시적 실시예를 통해 개략적인 단면을 나타낸다. 반도체 다이오드(100)는 반도체 층 시퀀스를 갖고, 상기 반도체 층 시퀀스는 제1 반도체 층(102) 및 제2 반도체 층(104)을 포함한다. 반도체 층 시퀀스는 예컨대 박막 방법을 통해 제조되었다. 박막 방법은, 예컨대 문헌 [2] 또는 문헌 [3]에서 설명되고, 그 기재가 이로써 참조에 의해 포함된다. 제1 반도체 층(102)은 제1 도펀트 물질을 이용한 도핑을 통해 달성되는 제1 전도율 타입을 갖는다. 제1 예시적 실시예에서, 제1 반도체 층(102)은 n-도핑된 반도체, 예컨대 Si-도핑된 GaN 반도체이다. 제2 반도체 층(104)은 제2 도펀트 물질을 이용한 도핑을 통해 달성되는 제2 전도율 타입을 갖는다. 제2 예시적 실시예에서, 제2 반도체 층은 p-도핑된 반도체, 예컨대 마그네슘(Mg)으로 도핑된 GaN 반도체이다.
제2 반도체 층(104)의 면을 통해 제1 반도체 층(102)을 접촉시킬 수 있기 위하여, 제2 반도체 층(104)은 적어도 하나의 전기 비아 영역(106)을 갖고, 상기 전기 비아 영역(106) 내에서, 제2 반도체 층(104)의 도핑은 제2 도펀트 물질을 통해 수정되었다. 이는, 예컨대, 전기 비아 영역(106) 상에 작용하는 국부적 플라즈마 프로세스를 통해 달성된다. 예컨대, 제2 반도체 층(104)은 전기 비아 영역(106) 내에서 임의 플라즈마, 예컨대 Ar 플라즈마에 노출된다. 제2 반도체 층(104)의 도핑은 플라즈마에 의해 손상된다. 손상은 다수 개의 다른 방법들에 의해 동등하게 유발될 수 있다. 상기 다수 개의 다른 방법들은 예컨대: 이온 주입, 이온 충격(GaN 반도체의 경우, 예컨대 Ar 이온들을 이용한 충격에 의함), 제2 반도체 층(104) 안으로의 결함들 또는 불순물들의 주입, 또는 수소를 제2 반도체 층(104) 안으로 주입함으로써 이루어지는 전기 패시베이션을 포함한다. 상기 전기 패시베이션은 예컨대 플라즈마에 대한 제2 반도체 층(104)의 국부적 노출을 통해 또는 수소 분위기에서의 어닐링을 통해 구현될 수 있다. 이러한 경우, 인용된 간섭들은 제2 반도체 층(104) 내의 도핑 또는 전하 캐리어들 상에 직접적으로 작용한다. 그러나, 핵심 포인트는, pn 정션의 다이오드 특징이 전기 비아 영역(106) 내에서 국부적으로 파괴된다는 것이다. 더 많은 도너들 또는 전하 캐리어들이 불순물들 근처에서 이용가능하고, 이때 그 결과로, n-전도성 전기 비아 영역(106)이 p-전도성 제2 반도체 층(104) 내에 제조된다.
따라서, 전체 반도체 다이오드(100)는 제2 반도체 층(104)의 면으로부터 전기적으로 접촉될 수 있다. 그러한 목적을 위해, 제1 콘택 단자(108)가 전기 비아 영역(106)에 연결된다. 제2 콘택 단자(110)가 제2 반도체 층(104)에 직접 연결된다. 손상의 결과로서 제조된 전기 비아 영역(106)이 측면 방향으로의 손상되지 않은 제2 반도체 층(104)에 대해 고-임피던스 전이를 나타내는 것이 특히 유리한 것으로 증명된다. 임의의 횡적으로 또는 가로로 전하 캐리어 수송이 거의 없고, 이때 그 결과로, 전기 비아 영역(106)을 통해 주입된 전류의 방대한 다수가 제1 반도체 층(102)에 공급된다. 그러므로, 전기 비아 영역(106)과 손상되지 않은 제2 반도체 층(104) 사이에 전기 절연의 특별한 수단을 제공하는 것은 불필요하다. 또한, 특히, 이러한 방식으로, 발광 반도체 다이오드(100)를 위해 균일한 조명 패턴이 달성될 수 있다.
도 2는 반도체 다이오드(200)의 제2 예시적 실시예를 통해 개략적인 단면을 나타낸다. 반도체 다이오드(200)는 반도체 층 시퀀스로 구성된 반도체 바디를 갖는다. 반도체 바디는 메사구조를 구성한다. 반도체 층 시퀀스는 제1 반도체 층(102) 및 제2 반도체 층(104)을 포함한다. 이러한 경우, 제1 반도체 층(102)이 제1 예시적 실시예에서 설명된 바와 같이 n-도핑된 반도체 물질인 반면에, 제2 반도체 층(104)은 제1 예시적 실시예에서 설명된 바와 같이 p-도핑된 반도체 물질이다.
제2 반도체 층(104)의 면을 통해 제1 반도체 층(102)을 접촉시킬 수 있기 위하여, 제2 반도체 층(104)은 적어도 하나의 전기 비아 영역(106)을 갖고, 상기 전기 비아 영역(106) 내에서, 제2 반도체 층(104)의 도핑은 제2 도펀트 물질을 통해 수정되었다. 이는, 예컨대, 전기 비아 영역(106) 상에 작용하는 국부적 플라즈마 프로세스를 통해 구현된다. 예컨대, 제2 반도체 층(104)은 전기 비아 영역(106) 내에서 임의 플라즈마, 예컨대 아르곤(Ar) 플라즈마에 노출된다. 제2 반도체 층(104)의 도핑은 플라즈마에 의해 손상된다; 특히, 결함들이 반도체 물질 안으로 주입된다. 더 많은 도너들이 결함들 근처에서 이용가능하고, 이때 그 결과로, n-전도성 전기 비아 영역(106)이 p-전도성 제2 반도체 층(104) 내에 제조된다.
반도체 바디는 단자 구조 상에 장착된다. 단자 구조는 제1 콘택(108)을 갖고, 상기 제1 콘택(108)은 전기 비아 영역(106)에 전기적으로 연결된다. 제1 콘택(108)은 보통, 예컨대 금속층과 같은 우수한 전기 전도체이다. 동시에, 단자 구조 맞은편에 배치된, 반도체 바디의 면("n-면")을 통해 더 높은 레벨의 방사선 아웃-커플링 효율성을 획득하기 위하여, 제1 콘택(108)은 반도체 바디 내에서 생성되는 전자기 방사선에 대한 미러의 역할을 한다. 그러므로, 제1 콘택(108)은 예컨대 은(Ag), 또는 은을 포함하는 합금과 같은 효율적인 방사선-반사 전도체로 구성된다.
부가하여, 단자 구조는 제2 콘택(110)을 갖고, 상기 제2 콘택(110)은 제2 반도체 층(104)에 전기적으로 연결된다. 제1 콘택(108)처럼, 제2 콘택(110)은 예컨대 금속층과 같은 우수한 전기 전도체이다. 마찬가지로, 제2 콘택(110)은 n-면을 통해 방사선 아웃-커플링을 증가시키기 위한 미러로서의 역할을 한다. 또한, 이러한 이유로, 제2 콘택(110)은 예컨대 은(Ag), 또는 은을 포함하는 합금과 같은 효율적인 방사선-반사 전도체로 구성된다. 단락을 방지하기 위하여, 제1 콘택(108) 및 제2 콘택(110)은 유전체(202)를 통해 서로 전기적으로 격리된다. 유전체는 예컨대 실리콘 이산화물(SiO2) 또는 실리콘 질화물(SiN)을 포함하거나, 또는 이들 물질들 중 하나로 구성된다. 동시에, 제1 콘택(108) 및 제2 콘택(110)의 패시베이션으로서의 역할을 할 수 있다. 이러한 방식으로, 예컨대 산화 및 이온 마이그레이션(ion migration)의 결과로서, 콘택들의 열화(degradation)가 방지된다.
콘택 단자들 또는 본드 패드들은, 상기 콘택 단자들 또는 본드 패드들이 불리는 대로, 콘택들을 접촉시키기 위해 제공되고, 상기 본드 패드들을 통해, 전기 콘택이 본딩 와이어 또는 다른 적절한 전기 연결부들을 통해 설정된다. 예컨대, 제2 콘택(110)에 전기적으로 접촉시키기 위해 콘택 단자(204)가 제공된다. 본드 패드(204)는 전기 전도체로 구성되고, 상기 전기 전도체는 다른 영향력들에 대해 최대한 비활성이고 그리고 예컨대 땜납된 접합부를 통해 전기 연결부에 쉽게 부착될 수 있다. 적절한 물질들의 예들은 금(Au), 백금(Pt) 또는 티타늄(Ti), 또는 이들 물질들 중 하나 또는 그보다 많은 개수를 포함하는 합금들을 포함한다.
반도체 바디는 단자 구조와 함께 기판(206) 상에 장착된다. 상기 반도체 바디와 단자 구조는 접합 땜납(208)을 통해 기판(206)에 부착된다. 접합 땜납(208)은, 낮은 녹는점을 갖는 금속 또는 금속 합금을 포함한다.
전기 비아 영역(106)은 반도체 바디의 메사 측표면들의 외부 에지들(메사 에지들)을 따라서 연장된다. 그 결과, 측표면들 상에서, n-도핑된 반도체 영역과 p-도핑된 반도체 영역 사이에는 콘택 표면들이 존재하지 않는다. 외부 표면들 상에서의 p-n 전이의 부재는, 특히, 제2 콘택(110)으로부터 반도체 바디 안으로의 Ag+ 이온들의 마이그레이션과 같은 영향들을 방지한다. 제2 콘택(110) 내에 포함된 물질의 마이그레이션은 외부 전기장을 통해 유도되고, 이때 금속의 이온들은 상기 전기장의 역선들을 따라서 이동한다. 결과적으로, 이온들은 예컨대 반도체 바디 안으로 침투할 수 있고 그리고 거기서, 예컨대 반도체 층 시퀀스의 전기 특성들을 수정함으로써, 손상을 유발할 수 있다.
도 3은 반도체 다이오드의 제3 예시적 실시예의 제2 반도체 층의 콘택 면(300)의 개략적인 레이아웃을 나타낸다. 콘택 면(300)은 제2 반도체 층(104)의 면을 포함한다. 제2 반도체 층(104)의 도핑에 대해 유발된 손상의 결과로서, 복수 개의 전기 비아 영역들(106)이 제2 반도체 층(104) 내에 포함된다. 전기 비아 영역들(106)은 콘택 면(300)의 외측을 따라서 주변으로 연장된다. 부가하여, 서로 분리된 상태로 배열된 복수 개의 개별적인 도금된 관통 홀(plated-through hole) 영역들(106)이 제공된다. 반도체 다이오드로의 전류의 공급 그리고 그에 따라 반도체 다이오드의 예컨대 루미네서스 밀도(luminous density)가 상기 도금된 관통 홀 영역들의 사이즈 및 어레인지먼트에 의해 영향받을 수 있다. 사각형 네트워크 구조로 도시된 어레인지먼트에 부가하여, 예컨대 육각형 구조들 또는 다른 적절한 구조들의 어레인지먼트들이 또한 고려될 수 있다.
도 4는 반도체 다이오드를 제조하기 위한 방법의 개략적인 프로세스 흐름을 나타낸다.
이러한 경우, 제1 방법 단계(400)에서, 예컨대 에피택셜 성장 프로세스를 통해, 제1 전도율 타입의 제1 반도체 층이 제공된다. 제2 방법 단계(402)에서, 예컨대 제1 반도체 층 상에서의 에피택셜 성장 프로세스를 통해, 제2 전도율 타입의 제2 반도체 층이 제공된다. 이러한 경우, 예컨대, 제1 반도체 층이 n-도핑된 반도체일 수 있는 반면에, 제2 반도체 층은 p-도핑된 반도체이다. 다른 실시예 변형들에서, 제2 반도체 층이 먼저 제공되고, 그리고 그런 이후에 제1 반도체 층이 제공된다.
제3 방법 단계(404)에서, 제2 반도체 층의 도핑이 국부적으로 수정되고, 이때 그 결과로, 제1 반도체 층을 접촉시키기 위한 전기 비아 영역이 제2 반도체 층 내에서 제조된다. 제1 반도체 층이 제공되기 이전에 도핑은 이미 수정될 수 있다.
제2 반도체 층의 도핑을 수정하기 위하여, 상기 제2 반도체 층은 손상될 수 있다. 손상은 다수 개의 프로세스들을 통해 수행될 수 있다. 상기 다수 개의 프로세스들은 예컨대:
- 이온 주입,
- 이온 충격(질화 갈륨(GaN) 반도체의 경우, 예컨대 아르곤(Ar) 이온들을 이용한 충격에 의함),
- 반도체 안으로의 결함들 또는 불순물들의 주입, 또는
- 수소를 제2 반도체 층 안으로 주입함으로써, 예컨대 플라즈마에 대한 노출을 통해 또는 수소 분위기에서의 어닐링을 통해 이루어지는 전기 패시베이션을 포함한다.
기초를 이루는 본 발명의 개념을 설명하기 위하여 여러 예시적 실시예들을 참조하여 반도체 다이오드 및 반도체 다이오드를 제조하기 위한 방법이 설명되었다. 이러한 경우, 예시적 실시예들은 특정 특징 조합들로 제한되지 않는다. 특정 특징들 및 실시예들이 특정한 예시적 실시예 또는 개별 예시적 실시예들에 관련되어서만 설명되었더라도, 상기 특정 특징들 및 실시예들은 각각의 경우에 다른 예시적 실시예들로부터의 다른 특징들과 조합될 수 있다. 일반적인 기술적 지침이 구현된 상태로 유지되는 한, 예시적 실시예들 또는 특별한 실시예들에 설명된 개별 특징들을 생략시키거나 또는 더하는 것이 동등하게 가능하다.
아래의 공개공보들이 본 문헌에서 인용된다:
[1] DE 10 2008 051048;
[2] EP 0 905 797 A2, 및
[3] WO 02/13281 A1.
반도체 다이오드 100
제1 반도체 층 102
제2 반도체 층 104
전기 비아 영역 108
제1 콘택 110
제2 콘택 112
반도체 다이오드 200
유전체 202
콘택 단자 204
기판 206
접합 땜납 208
콘택 면 300
제1 방법 단계 400
제2 방법 단계 402
제3 방법 단계 404

Claims (10)

  1. 반도체 바디를 포함하는 반도체 다이오드로서,
    상기 반도체 바디는, 제1 전도율 타입의 제1 반도체 층(102), 및 도핑을 갖는 제2 전도율 타입의 제2 반도체 층(104)을 갖고,
    상기 제2 반도체 층은 수직 전기 비아(via) 영역(106)을 갖고, 상기 수직 전기 비아 영역(106)은, 상기 제1 반도체 층에 연결되고, 그리고 상기 전기 비아 영역(106)이 상기 제1 전도율 타입을 갖도록 상기 수직 전기 비아 영역(106) 내에서 상기 도핑이 수정되는,
    반도체 다이오드.
  2. 제 1 항에 있어서,
    상기 제1 전도율 타입은 n-도핑에 대응하고, 그리고 상기 제2 전도율 타입은 p-도핑에 대응하는,
    반도체 다이오드.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제1 반도체 층(102)은 상기 전기 비아 영역(106)을 통해 제1 콘택(108)에 전기적으로 접촉되고, 그리고 상기 제2 반도체 층(104)은 제2 콘택(110)에 의해 전기적으로 접촉되는,
    반도체 다이오드.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 전기 비아 영역(106)은 상기 제2 반도체 층(104) 내의 상기 도핑을 국부적으로 손상시킴으로써 제조되는,
    반도체 다이오드.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 전기 비아 영역(106)은 상기 제2 반도체 층(104)의 측표면을 따라서 배열되는,
    반도체 다이오드.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 반도체 다이오드는 광전자 다이오드로서 구현되는,
    반도체 다이오드.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 반도체 다이오드는 박막 반도체 컴포넌트로서 구현되는,
    반도체 다이오드.
  8. 반도체 다이오드를 제조하기 위한 방법으로서,
    제1 전도율 타입의 제1 반도체 층을 제공하는 단계;
    제2 전도율 타입의 제2 반도체 층을 제공하는 단계;
    상기 제1 반도체 층을 접촉시키기 위한 전기 비아 영역이 상기 제2 반도체 층 내에 제조되도록, 상기 제2 반도체 층의 도핑을 국부적으로 수정하는 단계
    를 포함하는,
    반도체 다이오드를 제조하기 위한 방법.
  9. 제 8 항에 있어서,
    상기 제2 반도체 층의 상기 도핑을 손상시켜, 상기 도핑을 수정하는 단계
    를 포함하는,
    반도체 다이오드를 제조하기 위한 방법.
  10. 제 9 항에 있어서,
    상기 손상은,
    이온 주입,
    이온 충격,
    상기 제2 반도체 층 안으로의 결함(defect)들의 주입, 또는
    수소를 상기 제2 반도체 층 안으로 주입함으로써 이루어지는 전기 패시베이션(passivation)인
    상기 프로세스들 중 하나를 통해, 또는 상기 프로세스들 가운데 개별 프로세스들의 조합을 통해 유발되는,
    반도체 다이오드를 제조하기 위한 방법.
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