JP2015126606A - スイッチング制御装置 - Google Patents

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Abstract

【課題】上側及び下側スイッチング素子間の温度差を極力減少させるようにする。【解決手段】上側及び下側温度検出手段により、駆動回路を構成する上側及び下側スイッチング素子の温度をそれぞれ検出するか、又は上側及び下側温度推定手段により、駆動回路を構成する上側及び下側スイッチング素子の温度をそれぞれ推定すると、信号生成回路は、上側温度と下側温度とが近付くように上側及び下側スイッチング素子に出力するPWM信号の指令電圧にオフセット値を付与してPWM信号を生成し、各スイッチング素子に出力する。【選択図】図1

Description

本発明の実施形態は、上側スイッチング素子及び下側スイッチング素子からなる直列回路を1つ以上備えて構成される駆動回路をPWM制御するスイッチング制御装置に関する。
例えばインバータ回路等の駆動回路を構成する、例えばMOSFET等のスイッチング素子をスイッチング制御する際には各スイッチング素子が発熱する。また、このようなスイッチング素子には、フリーホイールダイオードが並列に接続されており、このフリーホイールダイオードも還流電流が流れることで発熱する。そして、スイッチング素子と、フリーホイールダイオードとの発熱バランスを均等化するための技術が種々提案されている(例えば、特許文献1,2参照)。
特許第3625429号公報 特開2009−254158号公報
ところで、インバータ回路については、上記の発熱を抑制するため、空冷や水冷等の冷却構造を採用することが多い。しかしながら、インバータ回路の周辺部にはスペースの制約があるため、必ずしも全てのスイッチング素子を均等に冷却することができず、上下のスイッチング素子間で発熱状態に差が出てしまうことになる。しかしながら、このような問題に対処する従来技術は存在しなかった。
そこで、上側及び下側スイッチング素子間の温度差を極力減少させるように制御するスイッチング制御装置を提供する。
実施形態のスイッチング制御装置によれば、上側及び下側温度検出手段により、駆動回路を構成する上側及び下側スイッチング素子の温度をそれぞれ検出するか、又は上側及び下側温度推定手段により、駆動回路を構成する上側及び下側スイッチング素子の温度をそれぞれ推定すると、信号生成回路は、上側温度と下側温度とが近付くように、
上側及び下側スイッチング素子に出力するPWM信号の指令電圧にオフセット値を付与してPWM信号を生成し、各スイッチング素子に出力する。
第1実施形態であり、モータ制御システムの構成を示す図 インバータ回路の冷却機構を示す図(空冷方式の場合) 図2相当図(水冷方式の場合) 正側,負側MOSFETの温度差を検出する構成部分を示す図 差動増幅回路を中心として示す回路図 SCUの内部構成を、要部について示す機能ブロック図 図6に示す構成の処理内容を示すフローチャート キャリア信号と電圧指令信号,及びU相正側のPWM信号を示す図(基準電圧=2.5Vの場合) 図8相当図(基準電圧>2.5Vの場合) 図8相当図(基準電圧<2.5Vの場合) 正側,負側MOSFETの温度差とオフセット値との経時変化の一例を示す図 第2実施形態を示す図4相当図 図6相当図 図7相当図
(第1実施形態)
以下、一実施形態について図1から図11を参照して説明する。図1に示すモータ制御システムは、直流電源1と、この直流電源1の両端に接続される平滑コンデンサ2及びインバータ回路3(駆動回路)と、インバータ回路3の各相出力端子に接続されるモータ4と、インバータ回路3を制御するSCU(Switching Control Unit)5(信号生成回路)とで構成されている。インバータ回路3は、6つのNチャネルMOSFET(スイッチング素子)6〜11を三相ブリッジ接続して構成されており(n=1)、各MOSFET6〜11のコレクタ,エミッタ間には、フリーホイールダイオード12〜17がそれぞれ接続されている。すなわち、MOSFET6及び7,MOSFET8及び9,MOSFET10及び11がそれぞれU,V,W各相のアーム(直列回路,ハーフブリッジ回路)を構成している。
インバータ回路3の各相出力端子は、ハーネス18u,18v,18wは、モータ4のスター結線されている各相固定子巻線19u,19v,19wの一端にそれぞれ接続されている。SCU5は、例えばマイクロコンピュータで構成され、インバータ回路3を構成する各MOSFET6〜11のゲートに、ゲート駆動信号としてPWM(Pulse Width Modulation)信号を出力する。
ここで、インバータ回路3を構成する各MOSFET6〜11を冷却するための構成について、図2及び図3を参照して説明する。図2は、空冷方式の場合を示す。MOSFET6〜11(及び図示しないが、フリーホイールダイオード12〜17)は基板21の表面側に実装されており、基板21の裏面側には絶縁材22を介して冷却フィン23が搭載されている。図2(a)に示すように、送風ファンにより(図示せず)冷却風を正側のMOSFET6,8,10方向から、負側のMOSFET7,9,11方向に送風すると、冷却風は、先ず上流側に位置するMOSFET6,8,10の熱を受けて温められるため、下流側に位置するMOSFET7,9,11の冷却効果が低下して、これらの発熱温度がより高くなる。
尚、3相のインバータ回路3の場合、U,V,W相を構成する各アームが順番に基板21に配置されているとき、U相からW相に向かって冷却すると、最初に上流側に位置する2素子分の熱を受けてから、下流側に位置する素子を冷却することになる。したがって、図2(a)に示すように、冷却風を正側の素子から負側の素子に向けて(或いはその逆方向に)流し、その流れに沿うようにフィン23を配置するのが望ましい。
図3は、水冷(又は油冷)方式の場合を示す。この場合、図3(b)に示すように、絶縁材22と冷却フィン23との間に冷却水を通す水路24が配置されている。水路24は、循環ポンプ(図示せず)により水路24に送出された冷却水が負側のMOSFET7,9,11を先に冷却してから、折り返して正側のMOSFET10,8,6を冷却するように配置されている。すなわち、水路24の折り返しが1回のみの、簡易な構成をとなっている。この場合も、冷却水の入口側に位置するMOSFET7が最も効率よく冷却される一方、冷却水の出口側に位置するMOSFET6が最も冷却効率が悪くなり、同じU相アームの上下に位置するMOSFET6,7で温度差が大きくなってしまう。
これらに示したように、インバータ回路の冷却機構については、一般にスペースやコストの理由等から各スイッチング素子を均等に冷却することは極めて困難であり、運転中に各スイッチング素子間の発熱温度にばらつきが生じることが不可避である。本実施形態では、このような問題に対処するため、以下に説明する構成を採用する。
図4は、MOSFETの温度を検出する部分の構成を示す。インバータ回路3の例えばU相アームを構成するMOSFET6,7には、素子の温度を検出するためのサーミスタ25,26(上側,下側温度検出手段)が配置されている。サーミスタ25,26は、それぞれMOSFET6,7に近接して配置されており、サーミスタ25,26の出力信号(上側温度,下側温度に相当)は、それぞれSCU5の入力端子に与えられている。尚、MOSFET6,7は、例えば図3に示す冷却機構を採用した場合に、正側,負側の温度差が最も大きくなるアームに属するものであるため、温度の検出対象としている。
サーミスタ25,26の出力信号は、差動増幅回路27(信号生成回路)の入力端子にそれぞれ与えられており、差動増幅回路27の出力信号は、SCU5の入力端子に与えられている。尚、これらのサーミスタ25,26は、負の温度係数を有するNTCタイプである。また、図4には、SCU5がMOSFET6,7にゲート信号を出力するためのドライバ28Uを併せて示している。ドライバ28Uは、スイッチング素子にNチャネルMOSFETを使用した場合、ソースに対して約15Vの電位差を有するゲート電圧を印加する回路である。
また、図5は、差動増幅回路27を中心とする構成をより具体的に示している。サーミスタ25,26は、それぞれ抵抗器31,32と共に直列回路を構成しており、5V電源とグランドとの間に接続されている。そして、各直列回路の共通接続点は、それぞれ抵抗器33,34を介してオペアンプ35の非反転入力端子,反転入力端子に接続されている。また、前記反転入力端子は、抵抗器36を介してオペアンプ35の出力端子に接続されており、前記出力端子は、抵抗器37を介して2.5V電源にプルアップされている。尚、オペアンプ35の動作電源電圧は5Vである。これにより、差動増幅回路27は、2.5Vを中心電圧として、各サーミスタ25,26による検出温度の差に応じた出力信号(差動増幅信号)をSCU5に出力する。
図6はSCU5の内部構成のうち、PWM信号を生成する機能部分を示すブロック図であり、図7は、図6の構成に対応したハードウェア処理の流れを示すフローチャートである。差動増幅回路27の出力信号は、A/D変換器41に入力されてA/D変換され(S1)、その変換データは次段のオフセット値決定テーブル42に入力される。オフセット値決定テーブル42は、差動増幅回路27の出力信号,すなわち、サーミスタ25,26によりそれぞれ検出されるMOSFET6,7の温度差に応じたオフセット値を加算器43に出力する(S2)。
加算器43には、電圧指令信号発生器44より所定周期の正弦波(位相が互いに120度異なる三相の正弦波)の振幅変化率を有するPWM電圧指令が入力されており、加算器43は、そのPWM電圧指令に、オフセット値決定テーブル42より入力されるオフセット値を加算して(電圧指令2次信号)PWM信号発生器46に出力する(S3)。PWM信号発生器46には、PWM信号生成用のキャリア信号発生器45より例えば三角波のキャリア信号が入力されており、PWM信号発生器46は、そのキャリア信号のレベルと、加算器43より入力されるPWM電圧指令のレベルとを比較してPWM信号を生成し(S4)、図4に示すドライバ28を介してインバータ回路3を構成する各MOSFET6〜11のゲートに出力する(S5)。
次に、本実施形態の作用について図8から図11を参照して説明する。図8は、サーミスタ25,26によりそれぞれ検出されるMOSFET6,7の温度が一致しており、差動増幅回路27の出力電圧が2.5Vの場合である。図8(a)は、キャリア信号と3相のPWM電圧指令とを示している。キャリア信号の振幅レンジは0V〜5Vであり、PWM電圧指令は基準電圧=2.5Vを中心に変化する正弦波となっている。そして図8(b)は、(a)におけるU相の電圧指令及びキャリア信号の一部を拡大して示しており、図8(c)は、これらに基づいて生成されるU相の正側PWM信号を示している。
これに対して、図9は、MOSFET7の温度がMOSFET6の温度を上回った場合を示す。この時、差動増幅回路27では、非反転入力端子の電位が反転入力端子の電位を上回るので、差動増幅回路27の出力電圧は2.5Vよりも高くなる。すると、PWM電圧指令は正側にオフセットされて、図9(c)に示すように正側のMOSFET6のPWMデューティがより大きくなる。これにより、MOSFET6のオン期間はより長く、MOSFET7のオン時間はより短くなるため、MOSFET6の発熱温度が上昇すると共に、MOSFET7の発熱温度は低下する方向に変化する。したがって、MOSFET6,7の発熱温度が近付くようにフィードバック制御される。
また、図10は、図9とは逆にMOSFET6の温度がMOSFET7の温度を上回った場合を示す。この時、電圧の大小関係は図9のケースと逆転し、差動増幅回路27の出力電圧は2.5Vよりも低くなる。すると、PWM電圧指令は負側にオフセットされて、図10(c)に示すように正側のMOSFET6のPWMデューティがより小さくなる。これにより、MOSFET6のオン期間はより短く、MOSFET7のオン時間はより長くなるため、MOSFET6の発熱温度が低下すると共に、MOSFET7の発熱温度は上昇する方向に変化する。したがって、この場合もMOSFET6,7の発熱温度が近付くようにフィードバック制御される。
このように制御される結果、図11に示すように、正側素子(上素子)と負側素子(下素子)の温度差が大きい状態から、PWM電圧指令にオフセット値を付与して温度差を縮小する方向に変化させ、温度差が小さくなるのに伴い付与するオフセット値も小さくなって行く。尚、モータ4に出力される駆動電圧は、3相の線間(相間)電圧によって決まるので、3相のPWM電圧指令を同じオフセット値で上昇/下降させても線間電圧は変化せず、モータ4の駆動制御には全く影響がない。
以上のように本実施形態によれば、サーミスタ25及び26により、インバータ回路3を構成するMOSFET6及び7の温度をそれぞれ検出し、SCU5は、両者の温度が近付くようにPWM信号の電圧指令電圧にオフセット値を付与してPWM信号を生成し、MOSFET6及び7のゲートに出力するようにした。これにより、MOSFET6及び7の温度差に応じて、それぞれのゲートに出力されるPWM信号のデューティが調整されるので、両者の温度差が極力小さくなる状態でインバータ回路3の運転を継続することができる。したがって、発熱が高くなる方の温度を低減させて発熱バランスを均等化し、モータ制御システムの出力性能を向上させることができる。
この場合、サーミスタ25,26の出力電圧を差動増幅回路27の2つの入力端子にそれぞれ付与し、SCU5は、差動増幅回路27の出力電圧に応じてオフセット値を決定するので、前記出力電圧を参照するのみでオフセット値を簡単に決定できる。また、インバータ回路3のU,V,W各相のアームのうち、温度差が最大になるU相アームに属するMOSFET6及び7を対象として、それらの温度差を縮小するようにオフセット値を付与するようにした。これにより、温度差が最も大きくなるアームについてオフセット値を付与したPWM信号を生成出力して温度差を縮小できるので、スイッチング素子の最高発熱温度を低減して、モータ制御システムの最大出力性能を向上させることができる。
(第2実施形態)
図12から図14は第2実施形態を示すもので、第1実施形態と同一部分には同一符号を付して説明を省略し、以下異なる部分について説明する。図4相当図である図12において、第2実施形態では、負側のMOSFET7にのみサーミスタ26が配置されており、SCU5に替わるSCU51は、サーミスタ26が検出するMOSFET7の温度に基づいて、MOSFET6及び7において発生する損失を算出すると、その損失から、素子周辺の熱抵抗などを考慮して温度を推定する。図13では、A/D変換器41が、サーミスタ26が出力する電圧をA/D変換して、素子温度推定部52(温度推定手段)に出力する。そして、素子温度推定部52の推定結果により得られるMOSFET6,7の温度差がオフセット値決定テーブル42入力されて、オフセット値が決定される。
次に、第2実施形態の作用について図14を参照して説明する。先ず、素子温度推定部52は、直流電源電圧や各相電流,その時点での検出対象相のデューティの設定値(スイッチング制御に基づき変動する制御パラメータ)を取得する(S11)。電源電圧や相電流は、A/D変換器41によりA/D変換して読み込む。それから、サーミスタ26の出力電圧(温度)をA/D変換して読み込むと(S12)、MOSFET7の温度とステップS11で取得した制御パラメータとから、MOSFET7で発生している損失を演算する(S13)。また、上述のように、求めた損失からMOSFET7のより実際の状態に近いと想定される温度を推定する。尚、温度推定の具体的な手法については、例えば特許第5161641号公報に開示されているもの等が適用できる。
続いて、MOSFET7の損失からMOSFET6の損失(及び温度)を求める(S14)。すなわち、同相アームの上下に位置するMOSFET6,7との間には、発生している損失についてある程度の相関関係があることから、MOSFET6で発生している損失も演算により求めることができる。それから、ステップS13,S14で求めたMOSFET6,7それぞれの温度から両者の温度差を算出し、オフセット値決定テーブル42に出力する(S15)。以降は、第1実施形態と同様にステップS2〜S5を実行する。
以上のように第2実施形態によれば、SCU51の温度推定部52は、サーミスタ26が検出するMOSFET7の温度及び直流電源電圧や各相電流,検出対象相のデューティ等に基づいてMOSFET6及び7において発生する損失を算出し、その損失から素子周辺の熱抵抗などを考慮して各素子の温度を推定すると、両者の温度差からオフセット値を決定するようにした。したがって、正側,負側何れか一方の素子温度を検出するだけで、双方の素子の温度差を推定してオフセット値を決定できる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
第1実施形態において、差動増幅回路27を用いることなく、SCU5がサーミスタ25,25の出力電圧を直接読み込んで、MOSFET6,7の温度差を演算して求めても良い。
また、温度の検出対象は、MOSFET6及び7に限らず、個別の設計に応じて採用される冷却機構の構造などに基づき、最適と考えられるアームに属する素子を選択すれば良い。
第2実施形態において、MOSFET6の温度を検出し、MOSFET7の温度を推定しても良い。また、温度検出手段にダイオードを用いても良い。
キャリア信号の波形は、鋸歯状波でも良い。
電圧指令信号は、正弦波の振幅変化率を有するものに限らない。
3相インバータ回路を構成する各相のアームを、スイッチング素子を2並列以上(n≧2)設けて構成しても良い。
スイッチング素子は、NチャネルMOSFETに限らず、PチャネルMOSFETやIGBT,バイポーラトランジスタなどでも良い。
その他駆動回路として、Hブリッジ回路やハーフブリッジ回路に適用しても良い。
駆動回路に対する冷却機構を備えていないシステムに適用しても良い。
図面中、1は直流電源、3はインバータ回路(駆動回路)、5はSCU(信号生成回路)、6〜11はNチャネルMOSFET(スイッチング素子)、25,26はサーミスタ(上側,下側温度検出手段)、27は差動増幅回路(信号生成回路)、51はSCU(信号生成回路)、52は素子温度推定部(温度推定手段)を示す。

Claims (4)

  1. 上側スイッチング素子及び下側スイッチング素子からなる直列回路を1つ以上備えて構成される駆動回路をPWM制御するスイッチング制御装置において、
    前記上側スイッチング素子の温度(以下、上側温度と称す)を検出する上側温度検出手段と、
    前記下側スイッチング素子の温度(以下、下側温度と称す)を検出する下側温度検出手段と、
    前記上側温度と前記下側温度とが近付くように、前記上側スイッチング素子及び下側スイッチング素子に出力するPWM信号の指令電圧にオフセット値を付与してPWM信号を生成し、各スイッチング素子にPWM信号を出力する信号生成回路とを備えることを特徴とするスイッチング制御装置。
  2. 前記信号生成回路は、2つの入力端子に前記上側温度検出手段の出力信号と前記下側温度検出手段の出力信号とが入力される差動増幅回路を備え、当該差動増幅回路の出力電圧に応じて前記オフセット値を決定することを特徴とする請求項1記載のスイッチング制御装置。
  3. 上側スイッチング素子及び下側スイッチング素子からなる直列回路を1つ以上備えて構成される駆動回路をPWM制御するスイッチング制御装置において、
    前記上側又は下側スイッチング素子の何れかの温度を検出する温度検出手段と、
    前記検出された温度とスイッチング制御に基づき変動する制御パラメータとに基づいて、前記上側スイッチング素子の温度(以下、上側温度と称す)及び前記下側スイッチング素子の温度(以下、下側温度と称す)を推定する温度推定手段と、
    前記上側温度と前記下側温度とが近付くように、前記上側スイッチング素子及び下側スイッチング素子に出力するPWM信号の指令電圧にオフセット値を付与してPWM信号を生成し、各スイッチング素子にPWM信号を出力する信号生成回路とを備えることを特徴とするスイッチング制御装置。
  4. 前記駆動回路が、前記直列回路を3n(nは自然数)個有してなる3相構成であり、
    前記信号生成回路は、前記3n個の直列回路のうち、前記上側温度と下側温度との温度差が最大になるものを対象として、前記上側温度と前記下側温度とが近付くように前記オフセット値を付与することを特徴とする請求項1から3の何れか一項に記載のスイッチング制御装置。
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