JP2015095900A - 発振器バッファ及び発振器バッファを較正する方法 - Google Patents

Abstract

【課題】発振信号を緩衝するバッファ回路を提供する。
【解決手段】バッファ回路は、並列に接続されたＰＭＯＳとＮＭＯＳトランジスタの複数ペアを備え、各ペアは接続されたゲート端子及び接続されたドレイン端子を有してインバータ回路を構成し、各ペアは当該ゲート端子に可変ＤＣレベルを有する正弦波発振信号を、直接カップリングにより受信するように設けられ、ペアはさらに追加のＰＭＯＳトランジスタ及びＮＭＯＳトランジスタに接続され、バッファ回路は、複数のインバータ回路によって出力された出力信号を受信するために設けられた制御回路を備え、制御回路は出力信号のＤＣレベルの情報を導出し、導出された情報に基づいて追加のＰＭＯＳトランジスタ及びＮＭＯＳトランジスタをオン又はオフすることにより、可変ＤＣレベルに一致するようにバッファ回路の入力電圧と出力電圧の間の関係を表す電圧伝達曲線を調整する。
【選択図】図６

Description

本発明は、一般に、例えば無線低電力アプリケーションにおいて用いる発振器の分野に関する。

位相ロックループ（ＰＬＬ）で使用される発振器は、無線低電力アプリケーションの分野において遭遇するトランシーバの重要な部分を形成する。超低消費電力（ＵＬＰ）トランシーバは、無線パーソナルエリアネットワーク（ＷＰＡＮ）、無線ボディエリアネットワーク（ＷＢＡＮ）、それらのインターネットなどのための自律的なセンサノードの短距離ネットワークを可能にする。位相ロックループ（ＰＬＬ）はそのようなトランシーバの本質的なブロックを形成する。しかし、周波数合成と変調のための無線周波（ＲＦ）ＰＬＬは、全体の送受信電力のかなりの部分を消費する。従って、ＵＬＰ ＷＰＡＮ無線システムを実現するために、好ましくはサブｍＷの範囲の非常に電力効率がよいＰＬＬの利用可能性は、非常に望ましい。

すべてのデジタルＰＬＬは、面積コストと電力消費の両方の節約を達成するために提案されている。これらは、劇的にチップ面積を縮小等のアナログＰＬＬを比較すると、完全デジタルＰＬＬ（ＡＤＰＬＬ）は劇的にチップ面積を減少させ、さらにはプログラム可能性、拡張された自己較正の能力、携帯容易性の優位点を提供するので、好ましくはナノスケールのＣＭＯＳで構成することが好ましい。このように、例えばバイオメディカルアプリケーション及び無線センサネットワークなどの電力効率に優れた無線アプリケーションが想定され得る。

ＬＣタンクベースの発振器は、典型的には、無線アプリケーションにおける周波数合成のための位相ロックループ（ＰＬＬ）内で使用されている。発振はＬＣタンクの共振周波数で生じる。この周波数は、負帰還構成により必要な値に補正される。図１に示すように、発振器１により電力増幅器（ＰＡ）３又は分周器ブロックを駆動することに代えて、バッファ２は通常、ロードプリングと呼ばれる様々な負荷の影響から発振器を分離するために使用される。ＰＬＬ１１はロック状態を回復する前に、ロードプリングは、発振器の共振周波数を変化させて周波数偏移を発生させる。また、発振器は、低出力振幅と電流制限領域で動作させることができる。現在の限られた領域で動作するＬＣ発振器は、レール・ツー・レールレベル（すなわち、ＶＤＤからＧＮＤまでのレベル）よりもはるかに小さい出力スイングを有する効率的な電力で動作する。発振器バッファは、このようにもレール−レールスイングを保証する電力増幅器及び分配回路を駆動するのに役立つ。なお、発振器バッファは、発振器がＰＬＬに組み込まれておらず、開ループ構成で動作する場合であっても必要である。

デジタルインバータは電力効率のバッファとして機能することができる。それらは、相補型トランジスタの少なくとも１つのペア、すなわち、それらのゲートがともに接続されかつそれらのドレインがともに接続されたＰチャンネルトランジスタ及びＮチャンネルトランジスタを用いて構成されている。（一般的にはＰＶＴ変動と呼ばれる）プロセス、電圧又は温度の変動は回路特性に影響を与えるので、それ故、性能及び電力効率に影響を与える。プロセス変動は、集積回路（すなわち、機能回路）を設計するときにおいて、製造パラメータ（トランジスタのドーピング濃度、長さ、幅など）を指すために使用される用語である。プロセスコーナーは、回路が正しく機能しなければならない範囲でのこれらのパラメータ変動の両極端を表している。これらのプロセスコーナーで製造されたＰチャンネルトランジスタ及びＮチャンネルトランジスタは、仕様値よりもより遅い（スロー）又は速く（ファースト）動作させ、より低い温度又はより高い温度、並びにより低い電圧又はより高い電圧で動作させてもよい。

デジタルインバータの品質は、その入力電圧の関数としてインバータ出力電圧をプロットした電圧伝達曲線（ＶＴＣ）を用いて測定される。このようなグラフから、ノイズ耐性、利得及び動作論理レベルを含むインバータのパラメータを得ることができる。理想的には、ＶＴＣは「オン」と「オフ」状態との間で正確かつ突然の切り替えを指示する反転ステップ関数として表示される。しかし、実際のインバータでは、緩やかな遷移領域が存在する。ＶＴＣは、低入力電圧で当該回路は高電圧を出力する一方、高入力電圧で当該出力はローレベルに向かって漸減する。この遷移領域の傾きは品質の尺度であり、（無限大に近い）急な傾斜は正確なスイッチングをもたらす。ノイズに対する耐性は、動作の各領域（オン／オフ状態）に対して、最小の入力を最大出力と比較することで測定できる。

小さい入力スイングでの動作を可能にするために、インバータは、インバータ利得が最大（最大感度点Ｖｍ）であるときのポイントでバイアスされる必要があり、図２を参照されたい。もしインバータがこの点より高い（又は低い）電圧でバイアスされた場合、インバータの出力は、ハイレベルＶＤＤからローレベルＧＮＤまでのフルスケールである最大出力スイングに到達できないかもしれない。その結果、後段のステージにおいて、必要に応じてＰＭＯＳ（又はＮＭＯＳ）トランジスタがターンオンしない場合もあるので、インバータドライブが失敗する可能性もある。また、最大感度点におけるバイアスは、正弦波入力に対して、５０％のデューティサイクルを有する出力信号をもたらすという結果を得る。このバイアス電圧より大きい任意の電圧は低い出力を与え、またその逆の場合は逆の結果になる。

発振器出力のＤＣレベルは、プロセス、電圧及び温度に変動が発生する傾向があるので、このＤＣレベルは変化するかもしれない。従来、自己バイアスされたインバータは、大きなカップリングキャパシタＣｂｉａｓにより発振器出力にＡＣカップリングされ、発振器バッファとして使用される。図３はそれを図示する。ＡＣカップリングは、唯一のＡＣ信号は、前段から次の段階に渡されたことを示し、ＤＣ信号は、大きなデカップリングキャパシタによってブロックされている。言い換えれば、発振器のＤＣレベルは、バッファ入力のＤＣレベルに影響していない。バッファ入力におけるＤＣレベルを次のように大きな抵抗Ｒｂｉａｓによって固定されている。抵抗器は、インバータのＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの各ゲートに接続されているので、直流電圧降下はインバータ全体で発生していない。このように、抵抗Ｒｂｉａｓは、インバータの入力ノード及び出力ノードにおいて同一のＤＣレベルを保証する。適切にＰＭＯＳトランジスタとＮＭＯＳトランジスタのサイズを決定することによって、最大感度点は、４５゜に位置する、ＶＴＣとＶｉｎ＝Ｖｏｕｔの曲線との交差点に位置することが保証されている（図２参照）。ここで、バッファが動作することにより、小入力のスイング動作を可能にする。従って、図３と同様にＡＣカップリングされかつ自己バイアスされたインバータにおいて、ＶＴＣは、Ｒｂｉａｓによって固定されたＤＣレベルがバッファのＶＴＣ上の最大感度点に対応するように、インバータのサイズを決定することで固定されかつ定義される。

X. Huang et al., "A 915 MHz, Ultra-Low Power 2-Tone Transceiver With Enhanced Interference Resilience," IEEE Journal Solid State Circuits, vol.47, no.12, December 2012, pp.3197-3207.

しかし、このアプローチで使用される受動部品は、半導体技術の発達に伴ってスケールダウンしない。従って、このような解決策は、システムの高コストにつながる大きな面積を占有する。また、バイアス用に使用される大きな抵抗Ｒｂｉａｓは有意な熱雑音の発生源であり、当該発生源は発振器の出力にカップリングすることで、その位相ノイズ性能を劣化させる。従って、発振器は、必要な位相雑音レベルを維持するために、より多くの電流を消費する必要がある。さらに、大規模なデカップリングキャパシタは、有意な寄生成分を導入することで、発振器の出力ノードに負荷を加える。このことは、消費電力を増大させ、発振器の最大動作可能周波数を低下させる。従って、バッファ回路として用いられる自己バイアスインバータは、電力消費と面積をスケールダウンすることにおいて重大な課題を提起する。

非特許文献１の論文においては、ＡＣカップリングされた局部発振器バッファは、電力増幅器からの小スイング発振器を分離するために使用される。それは、受動部品を使用しており、従って、技術ともに縮小させることができない。また、全体の消費電力に加えて追加のバイアスを必要とする。

従って、従来技術の解決策の上述の欠点を回避又は克服される発振器バッファが必要とされている。

本発明の実施形態の目的は、受動部品の使用が回避されるインバータベースの発振器バッファに提供することにある。別の目的は、発振器バッファを較正するための方法を提供することにある。

上記目的は、本発明による下記の解決策により達成される。

第１の態様において、本発明は、発振信号を緩衝するためのバッファ回路に関し、上記バッファ回路は、並列に接続されたＰＭＯＳとＮＭＯＳトランジスタの複数ペアを備え、
上記各ペアは、接続されたゲート端子及び接続されたドレイン端子を有してインバータ回路を構成し、
上記各ペアは、当該ゲート端子に可変ＤＣレベルを有する正弦波発振信号を、直接カップリングにより受信するように設けられ、
上記各ペアはさらに追加のＰＭＯＳトランジスタ及びＮＭＯＳトランジスタに接続され、
上記バッファ回路は、上記複数のインバータ回路によって出力された出力信号を受信するために設けられた制御回路を備え、
上記制御回路は、上記出力信号のＤＣレベルの情報を導出し、上記導出された情報に基づいて上記追加のＰＭＯＳトランジスタ及びＮＭＯＳトランジスタをオン又はオフすることにより、上記可変ＤＣレベルに一致するように、上記バッファ回路の入力電圧と出力電圧の間の関係を表す電圧伝達曲線を調整する。

提案された解決策は、確かに受動部品を回避することができる。発振器及びバッファ回路との間のＤＣカップリングが可能である。ＤＣレベルの変動は、その入力においてバッファ出力信号を受信してそのＤＣレベルの指標を決定する制御回路を提供することで対処処理を行うことができる。次いで、バッファ入力における電圧伝達曲線を、バッファ入力におけるＤＣレベルと、ＶＴＣ上の最大感度点が同一の電圧レベルにあるように当該回路における付加的な複数のトランジスタを適宜スイッチングすることにより調整することができる。

１つの好ましい実施形態において、上記制御回路は、上記出力信号を平均化することによりＤＣレベルの情報を導出する。

１つの実施形態において、上記インバータ回路は、ＣＭＯＳで実装される。

１つの有利な実施形態において、上記複数のトランジスタペアのサイズが二進数の重みを形成するように、異なるペアに属する複数のトランジスタのゲート幅は２のべき乗の比を有する。

１つの好ましい実施形態において、上記制御回路は、複数の符号語（コード・ワード）を生成することによって、上記ＤＣレベルを調整するために設けられる。

本発明はまた、発振器と、上述のバッファ回路と備える装置に関する。

有利には、上記発振器は、電圧制御型発振器、もしくはデジタル制御型発振器である。

一実施形態において、上記装置（１０）はさらに、上記バッファ回路（２１）の上記出力信号を受信する別のバッファ（２２）を備える。このことは、それが前段のバッファ回路のサイズを減少させることができるので、大きな負荷が印加されたときに特に有用である。

一実施形態において、上記発振器は、位相ロックループの一部である。

もう１つの態様において、本発明は、バッファ回路を較正するための方法に関し、上記方法は、並列に接続されたＰＭＯＳとＮＭＯＳトランジスタの複数ペアを備える回路に対して、可変ＤＣレベルを有する正弦波発振信号を直接カップリングを介して印加するステップを含み、
上記各ペアは、接続されたゲート端子及び接続されたドレイン端子を有してインバータ回路を構成し、
上記各ペアは、当該ゲート端子に可変ＤＣレベルを有する正弦波発振信号を、直接カップリングにより受信するように設けられ、
上記各ペアはさらに追加のＰＭＯＳトランジスタ及びＮＭＯＳトランジスタ（Ｐ１，Ｎ１，Ｐ２，Ｎ２）に接続され、
上記方法は、
上記複数のインバータ回路によって出力された出力信号のＤＣレベルの情報を導出するステップと、
上記導出された情報に基づいて上記追加のＰＭＯＳトランジスタ及びＮＭＯＳトランジスタをオン又はオフすることにより、上記可変ＤＣレベルに一致するように、上記バッファ回路の入力電圧と出力電圧の間の関係を表す電圧伝達曲線を調整するステップとを含む。

本発明、並びに従来技術に対する利点を要約する目的のために、本発明の特定の目的及び利点は、本明細書中上記に記載されている。もちろん、必ずしも全ての目的又は利点は、本発明の任意の特定の実施形態に従って達成されるわけではないことを理解されたい。従って、例えば、当業者は、本発明が具体化又は実現又は本明細書で教示されるように教示又は示唆され得るように、ここで必ずしも他の目的又は利点を達成することなく、１つの利点又は利点のグループを最適化する方法で行うことができることを認識するであろう。

本発明の上記及び他の態様は明らかであり、以下に記載される実施例を参照して説明される。本発明について添付の図面を参照して一例としてさらに説明し、種々の図面において同様の符号については同様の構成要素を指す。

従来技術の方法を図示し、ここで、ＰＬＬの発振器と負荷はバッファによって分離される。 電圧伝達曲線（ＶＴＣ）の最大感度点の決定を示す。 従来の自己バイアスインバータ方式を示す。 本発明によるＶＴＣ同調可能バッファの動作原理を示す図である。 電圧伝達曲線のシフトを示す。 本発明に係るバッファ回路の一実施形態を示す。 本発明に係るバッファ回路の別の実施形態を示す。 本発明に係るバッファ回路のさらに別の実施形態についての詳細な図を示す。 プロセスコーナーに対する提案されたバッファ回路のあるシミュレーション結果を示す。 プロセスコーナーに対する提案されたバッファ回路のあるシミュレーション結果を示す。 プロセスコーナーに対する提案されたバッファ回路のあるシミュレーション結果を示す。

本発明は特定の実施形態に関して一定の図面を参照しながら説明するが、本発明はこれに限定はなく、特許請求の範囲によってのみ限定されるものではない。

さらに、明細書及び特許請求の範囲において、第１、第２などの用語は、順序を記述するために必然的に類似の要素ではなく、時間的、空間的、順位や他の方法で区別するために使用される。このように用いられる用語は適切な状況下で、本明細書に記載される本発明の実施形態がここで説明又は図示した以外の他の順序で動作することが可能であることが理解されるべきである。

特許請求の範囲において使用される「備える（又は、含む）（ｃｏｍｐｒｉｓｉｎｇ）」という用語は、それ以降に示される構成要素に限定して解釈されるべきではないことに留意されたい。それは他の構成要素又はステップを排除するものではない。このことは、そこで参照されて記述された特徴、整数、ステップ又は構成要素の存在を特定するものと解釈されるべきであり、存在又はその１つ以上の他の特徴、整数、工程、又は成分、もしくはこれらのグループの存在又は追加を排除するものではない。従って、「手段Ａ及びＢを備える装置」という表現の範囲は、「構成要素Ａ及びＢのみからなるデバイスに限定すべきではない。このことは、本発明に関して、デバイスの関連する構成要素がＡとＢであることを意味する。

本明細書における「一実施形態」又は「実施形態」への言及は、実施形態に関連して記載される特定の特徴、構造又は特性が本発明の少なくとも１つの実施形態に含まれることを意味する。従って、「一実施形態において」という語句の出現は、又は本明細書の様々な箇所における「一実施形態では、「必ずしも全て同じ実施形態を参照して、表しても構わない。一以上の実施態様では、本開示から当業者に明らかであるようにさらに、特定の特徴、構造又は特性は、任意の適切な方法で組み合わせることができる。

同様に、それは、本発明の例示的な実施形態の説明では、本発明の種々の特徴は、種々の開示を合理化し、種々の１つ又はそれ以上の発明概念の理解を助ける目的で、単一の実施形態、図、又はその説明に一緒にグループ化されることが理解されるべきである。しかしながら、この開示の方法は、特許請求される発明が各請求項に記載されたものより多くの特徴を必要とするという意図を反映するものとして解釈されるべきではない。むしろ下記請求項を、本発明の態様は、単一の前述の開示された実施形態の全ての特徴より少ない。従って、詳細な説明、添付の特許請求の範囲は、本明細書に明確に、本発明の別個の実施形態として独立している各請求項と共に、この詳細な説明に組み込まれている。

さらに、本明細書に記載のいくつかの実施形態は、いくつかを含むが、他の実施形態では他の特徴を含まない。異なる実施形態の特徴の組合せは、本発明の範囲内にあることを意味し、異なる実施形態を形成するとして、当業者によって理解されるであろう。例えば、以下の請求項において、請求された具体例のいくつかは、他の組み合わせで使用することができる。

このことは、特定の本発明の特徴又は態様を説明する特定の用語の使用は、用語が再定義されていることを意味すると解釈されるべきではないことに留意すべきである。本明細書中において、その用語が関連している本発明の特徴又は態様のいずれかの特定の特性を含むように制限される。

本明細書で提供される説明において、多数の特定の詳細が記載されている。しかし、それは本発明の実施形態はこれらの特定の詳細なしに実施できることを理解されたい。他の例において、周知の方法、構造及び技術は、この説明の理解を不明瞭にしないために詳細には示されていない。

ここで、本発明のコンテキストにおいて、ＡＣカップリング回路は、デカップリングキャパシタを用いて、ＡＣ信号の通過を許容しながらＤＣ信号を遮断する手段により、後段の回路に接続された前段の回路の出力を有する回路を指す。ＤＣカップリング回路は、二つの連続回路がどのデカップリングキャパシタなしで直接的に接続されている回路を指し、これにより、ＡＣ及びＤＣ信号の両方を通過させる。

また、本発明のコンテキストにおいて、正弦波信号のＤＣレベルは、１サイクルでの信号の平均値をいう。言い換えれば、それは正弦波が振動する程度のレベルである。

本発明において、大きな受動部品は、発振器出力のＤＣカップリングをバッファに提供することで回避される。入力ＤＣレベル（発振器からの正弦波信号のＤＣレベル）に依存して、上記バッファのＶＴＣは、プロセス、電圧及び温度（ＰＶＴ）の変動全体で最大感度での動作を保証するためにシフトされる。このように、面積効率の良い低電力バッファは、ＰＶＴ変動にわたって低入力スイングで動作することができることが実現される。本発明で使用される発振器は、例えば電圧制御発振器（ＶＣＯ）、デジタル制御発振器（ＤＣＯ）又は開ループ構成で動作する発振器であることが可能である。有利には、発振器がＰＬＬの一部であってもよい。

提案された解決法では、キャパシタＣｂｉａｓ及びバイアス抵抗Ｒｂｉａｓをデカップリングすることは回避され、発振器の出力バッファに直接的に接続されている。従って、発振器出力のＤＣレベルの変動は、バッファの動作に影響を与える。このように、発振器バッファは常にその最大感度点で動作を保証するために、それは発振器出力のＤＣレベルがバッファの最大感度点に対応するように、そのＶＴＣをシフトすることが提案されている。より詳細な説明を以下に提供する。

上述したように、上記インバータの最大感度点Ｖｍにおける動作は最大の可能な利得をもたらす。従って、小スイング入力信号はレール・ツー・レールレベル、すなわち、ＶＤＤからＧＮＤ（接地）までのレベルに昇圧することができる。上記バッファの最大感度点での動作はまた、入力正弦波信号がそのＤＣレベルよりも上又は下の電圧に対して等しい持続時間を有するので、正弦波入力に対して、５０％のデューティサイクルを有するバッファ出力になり、従って、出力信号は５０％のデューティサイクルを有する。しかし、最大感度点Ｖｍに対応する入力電圧値よりも大きい又は小さい任意の入力電圧Ｖｉｎは、インバータがその線形領域で動作しないので、（ｉ）小さいスイング（振幅）及び（ｉｉ）より低い又はより高いデューティサイクルを有する出力電圧Ｖｏｕｔになる。出力電圧のデューティサイクルは、入力ＤＣレベルが最大感度点Ｖｍに対応する電圧よりも小さいか、大きいかに依存して増加し又は減少する。例えば、非常に小さい出力スイングは、入力電圧Ｖｉｎがゼロ又はＶＤＤに近い平均値を有するように観察される。この場合において、入力電圧ＶｉｎのＤＣレベルはＶＤＤに近づき、出力電圧のデューティサイクルはほとんど０であるように小さい。同様に、もし入力電圧ＶｉｎのＤＣレベルがゼロに近い場合には、出力電圧のデューティサイクルは、ほぼ１００％である。バッファ出力電圧のデューティサイクルに関する情報は、ＰＶＴ変動に対する所望の位置にＸ軸に沿ったバッファのＶＴＣを較正する（シフトさせる）ために使用され、これにより、バッファの入力ＤＣレベルにおける任意の変化にペアする補償を確保する。ある信号のデューティサイクルの偏移をモニタして検出することができる任意の較正回路は、この目的のために使用することができる。

本発明の解決法において、ＤＣカップリングされた発振器バッファが提供される。バッファ入力のＤＣレベルは、発振器の出力ＤＣレベルによって決定される。上記発振器は、例えば、電圧制御発振器（ＶＣＯ）又はデジタル制御発振器（ＤＣＯ）である。バッファのＶＴＣは、その最大感度点が発振器出力のＤＣレベルを追跡することを保証するために、Ｘ軸に沿ってシフトされる。なお、発振器出力のＤＣレベルはプロセス、電圧、及び温度の変動によって変化する。本発明はさらに、ＤＣカップリングされた発振器バッファをチューニング（同調）するための手法を示す。バッファの電圧伝達曲線を変更することによってバッファ出力のＤＣレベルを調整するように適合される制御回路を備える帰還ループが提供される。従って、提案された解決策は、ＶＣＯ／ＤＣＯ出力のＤＣレベルが最大感度点と一致するようにインバータＶＴＣをチューニング（同調）することを目的とする。

図４は、本発明に係る発振器バッファの実施形態を備えるデバイスのブロック図を示している。装置１０は発振器１を備え、その出力はバッファ２１の入力に直接的に接続されている。バッファは、ＣＭＯＳインバータとして実現されてもよい。バッファ出力は、オプションの別のバッファ２２に適用される図４の実施形態であり、上記バッファはその後、その出力を電力増幅器３に供給する。この付加的なバッファを提供することは、大きな負荷を駆動する必要があるときは、第１のバッファのサイズを小さくでき、その中で、この追加のバッファを提供することは有益である。

制御回路４は、必要なレベルまでバッファＶＴＣをシフトするために設けられている。このシフトを実現する１つの可能な方法は、ＤＣレベルを得るために波形を平均化することにより、バッファ出力のデューティサイクルを検出することができる。もし例えば出力電圧がＶＤＤ／２よりも大きい平均値（すなわち、ＤＣレベル）を有する場合、このことは、そのデューティサイクルが５０％よりも大きい（正の波形の持続時間は負の波形よりも長い）ことを示している。このことは、バッファの最大感度点Ｖｍに対応する入力電圧よりも低い入力ＤＣレベルに変換する。従って、制御回路は左方向にＶＴＣをシフトするために、より多数のりＮＭＯＳトランジスタをオンし、その結果、Ｖｏｕｔの５０％のデューティサイクルが達成される（すなわち、出力電圧はＶＤＤ／２に等しい平均値を有する）。同様に、もし平均値がＶＤＤ／２よりも小さい場合も、より多くのＰＭＯＳトランジスタは、５０％のデューティサイクルを有する出力電圧Ｖｏｕｔを確実にするようにイネーブルされる。

図５は、プロセスの変動に対して入力ＤＣレベルを追跡するために、バッファの低入力スイング動作のためのＶＴＣシフトを示す。ＶＴＣは、バッファを形成する複数のＰＭＯＳトランジスタ及び複数のＮＭＯＳトランジスタのゲート幅の全体の割合（比）を変えることによってシフトさせることができる。Ｗｐ／Ｗｎとして示される全体のトランジスタ比は、バッファを構成する複数のＰＭＯＳトランジスタ及び複数のＮＭＯＳトランジスタのサイズ（ゲート幅）の全体の割合を表す。このことは、トランジスタペアが並列に接続されているのでサイズ（ゲート幅）は単純に追加することができるということに留意すべきである。この目的のために、図６に示すように、１組の相補型トランジスタ（ＰＭＯＳ−ＮＭＯＳ）のセットは、インバータとして機能するように並列に接続されている。相補型セットの各トランジスタはそれぞれ複数の電源レールに接続され、すなわち、追加のＰＭＯＳトランジスタ及び追加のＮＭＯＳトランジスタを介して、ＰＭＯＳからＶＤＤまでの電源レール、ＮＭＯＳからＧＮＤ（接地）までの電源レールに接続される。付加トランジスタ（オン又はオフ）の状態に依存して、相補型セットの各トランジスタは、ＶＤＤ又はＧＮＤに接続されている。このようにして、複数の付加的なトランジスタは、複数の相補型トランジスタのセットのそれら各トランジスタを接続し又は接続しないようにするための複数のスイッチとして動作し、その結果、上記バッファの全体のＷｐ／Ｗｎ比に変化をもたらし、従って、そのＶＴＣのシフトをもたらす。ＰＭＯＳとＮＭＯＳの複数のスイッチはそれぞれ、例えばデジタル符号語Ｐ１からＰｎ及びＮ１からＮｎによって異なる制御信号によって制御することができる。このことは、複数の相補型セットからの異なる数のＰＭＯＳトランジスタとＮＭＯＳトランジスタを、複数の電源レールに接続することができ、これにより、バッファ回路２１に含まれるＰＭＯＳトランジスタとＮＭＯＳトランジスタの比率を変化させることができる。この比率を変更すると、Ｘ軸に沿って得られたバッファ回路のＶＴＣをシフトさせる。このように、ＤＣカップリングされた発振器バッファ２１のＶＴＣを、ＰＶＴ変動をカバーするためにインバータのトランジスタ比Ｗｐ／Ｗｎを制御することによってシフトさせることができる。より詳細には、より多数のＰＭＯＳトランジスタを切り替えることでＶＴＣを移動させ、それゆえ、その最大感度点はＸ軸に沿って右方向に移動する。一方で、より多数のＮＭＯＳトランジスタを切り替えることでＶＴＣを発生させ、従って、最大感度点は左方向にシフトする。切り替えられたＰＭＯＳトランジスタとＮＭＯＳトランジスタの割合を変化することはＸ軸に沿ってＶＴＣをシフトすることをもたらすので、等しいサイズのＰＭＯＳトランジスタとＮＭＯＳトランジスタの数を切り替えることは、バッファ回路のＶＴＣに対して影響を与えず（移動させることはできず）ＶＴＣの位置を決定する全体的なトランジスタ比Ｗｐ／Ｗｎは変わらないままである。この割合を増大させることは、ＶＤＤに向かって（右方向に）移動させ、減少させることはＧＮＤに向かって（左方向に）移動させる。図６は、発振器バッファの実施例を示し、ここで、相補型セットを構成する複数のトランジスタが同じサイズを有する場合、すなわち、各ＮＭＯＳトランジスタはＷｎのゲート幅を有し、各ＰＭＯＳトランジスタはＷｐのゲート幅を有する。発振器バッファの別の可能な実施例は図７に示されており、ＰＭＯＳ／ＮＭＯＳトランジスタは二進数で重み付けされている。

トランジスタの数とそれらのゲート幅は、駆動されるＰＶＴ変動と負荷を考慮して、適宜な考慮されるべきである。発振器出力のＤＣレベルの変動は、（例えば、ドーピング濃度、長さ、幅など）のパラメータ変動の両極端を表すプロセスコーナーに対して回路シミュレーションを行って推定される。この両極端は、すべてのプロセス変動が、減少された複数の電流（スローコーナー）又は増大された複数の電流（ファーストコーナー）のいずれかを有するトランジスタに向かって偏移する。切り替え可能な複数のＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの数及び幅は、余分のマージン（例えば５％）で、この変動をカバーするように選択される。例えば、図６において、ＰＭＯＳスイッチとＮＭＯＳスイッチの両方に対するｎビットの制御ワードは（００００…１）であるときに、ＰｎとＮｎを除くすべてのスイッチがオフになっている。従って、これらのスイッチに接続されている唯一のトランジスタは、全体的なトランジスタ比Ｗｐ／Ｗｎを導くバッファを備える。ＰＭＯＳスイッチとＮＭＯＳスイッチに対する符号語をそれぞれ（１１００…１）、（１０００…０）としたときには、スイッチＰ１、Ｐ２、Ｐｎ、Ｎ１がオンになっている。従って、この場合のトランジスタ比は３Ｗｐ／Ｗｎに増加する。同様に、ＰＭＯＳスイッチとＮＭＯＳスイッチがそれぞれ符号語（１０００…１）と（１１００…１）である場合もトランジスタ比は２ＷＰ／３Ｗｎに低下する。

図８は、デジタル的に同調可能なＶＴＣを有する提案されたバッファの実施形態の概略図を示す。バッファは、ＰＭＯＳトランジスタとＮＭＯＳトランジスタからなるデフォルトの相補ペアと、調整可能なインバータとして動作する二進数で重み付けられた幅を有する４個のＰＭＯＳトランジスタとＮＭＯＳトランジスタとを備える。この実施例では、デフォルトのペアが常に電源レールに接続され、従って、バッファのＷｐと／Ｗｎの比の初期値を提供する。二進数で重み付けされた複数のトランジスタは、単一の５ビットデジタルワードによって制御される。入力コードが「０００００」である場合、追加の複数のトランジスタのいずれも接続されていないが、デフォルトの相補ペアのトランジスタが接続されている。このデフォルトのペアのサイズは、典型的なコーナーに対応する入力ＤＣレベルの最大感度点で動作しながら、後段の負荷を駆動するために、最小数の切り替え可能なペアのサイズの５倍で設定される。５ビットバッファ制御のＭＳＢは、ＰＭＯＳ又はＮＭＯＳをオンさせる必要があるかどうかを決定し、４ビットのＬＳＢは、これらのトランジスタのうちのどれだけがオンになっているかを決定する。例えば、単一の制御ワード（１１０１０）に対して、ＭＳＢ「１」はＰＭＯＳトランジスタがオンでなければならないことを示し、４ビットのＬＳＢ「１０１０」は、スイッチＰ２，Ｐ４がオンであることを示す。同様に、単一の制御ワード（０１０１０）に対して、ＭＳＢ「０」はＮＭＯＳトランジスタがオンにする必要があることを示し、４ビットのＬＳＢ「「１０１０」はそれがＮ２とＮ４がオンになっているスイッチを示している。このことは、比Ｗｐ／Ｗｎが制御されるという方法の１つの可能な実施例であって、当業者が容易に代替の実施例を見つけることができるであろう。図６と図７に示すように、実施例は、より多くの柔軟性をレンダリングするＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのための別個の４ビットの制御ワードを有することが可能である。バッファ出力信号のデューティサイクルをモニタすることによって、ＶＴＣを希望の位置にシフトする制御コード（例えば１０１００などの５ビットの二進数）が生成される。最適なバイアス点で、発振器出力のデューティサイクルは５０％である。ＶＴＣをシフトすることが可能な精度は、比Ｗｐ／Ｗｎの中で可能な最小の変化によって決定される。もし入力ＤＣレベルが最適点（Ｖｍとに対応する）よりも大きい場合には、デジタル制御は、バッファのＶＴＣが右方向にシフトするように、より多くのＰＭＯＳトランジスタをイネーブルする。同様に、入力ＤＣレベルが最適点よりも小さい場合には、より多くのＮＭＯＳトランジスタは、左方向に向かってＶＴＣをシフトするためにイネーブルされる。

大きな負荷を駆動する必要があるため、図４の後段のバッファ２２が使用される。それが存在していないときに、調整可能なバッファのデフォルトのペアは非常に大きくなければならない。逆に、このことは、かなりＷｐ／Ｗｎを変更するために、付加的な複数のトランジスタに対して大きなサイズを保証し、より大きな全体的なバッファサイズをもたらす。要約すると、最初のバッファは、レール・ツー・レールレベルへの小入力スイングをもたらし、実際の負荷（例えば、電力増幅器又は分周器）を駆動する比較的小さな後続のバッファを駆動する。

提案された構造は、任意の受動部品を回避するので、非常に小さな面積を占め、技術スケーリングと位置合わせされる。また、消費電力がデカップリングキャパシタに関連する大きな複数の寄生素子を駆動することを回避することにより低減される。また、バイアス抵抗器からのフィードスルーノイズは存在せず、それによって、従来のアプローチに比べて所定の位相雑音要件の低消費電流化を可能にする。

提案されたバッファ２１は、１つのデフォルトのＮＭＯＳ−ＰＭＯＳトランジスタペアと、追加の切り替え可能なＮＭＯＳ−ＰＭＯＳペアとからなる最小セットアップが必要であり、後者のＮＭＯＳ−ＰＭＯＳペアのソース端子は複数のスイッチを介して、それぞれＧＮＤとＶＤＤに接続されている。必要な切り替え可能ＮＭＯＳ−ＰＭＯＳペアの実際の数は、必要とされるＶＴＣシフトの範囲によって決定される。

図９Ａ、図９Ｂ及び図９Ｃは、プロセスコーナーに対して図８に示すバッファの過渡シミュレーションを示す。バッファ２１及び２２の入力（発振器からの）及び出力が図示されている。入力ＤＣレベルは、典型的なコーナーに対する３８０ｍＶから、ファーストコーナーに対する３２５ｍＶに変化し、スローコーナーに対して４２５ｍＶまで変化する。バッファ制御は、最大感度点付近で動作するようにそれぞれの場合に設定される。スローコーナー（図９Ｃ）において、入力ＤＣレベルがより高いので、より多くのＰＭＯＳトランジスタがＶＴＣ及び最大感度点を右方向に、すなわちＶＤＤに向かってシフトさせることが可能である。この場合、制御ワードは、例えば「１１０１０」である。ＭＳＢが１であるため、すべてのＮＭＯＳスイッチ（Ｎ１，Ｎ２，Ｎ３，Ｎ４）がオフになっている。ＰＭＯＳスイッチＰ２及びＰ４はイネーブルされて以下のトランジスタ比となる。

［数１］
（８Ｗｐ＋２Ｗｐ＋５Ｗｐ）／（５Ｗｎ）＝３Ｗｐ／Ｗｎ

ファーストコーナー以上においては、入力のＤＣレベルが低くなり、従って、より多くのＮＭＯＳトランジスタは左方向にＶＴＣをシフトし、すなわちＧＮＤに向かってシフトするためにオンされる。この場合、制御ワードは「０１１０１」である。ＭＳＢが０であるため、すべてのＰＭＯＳスイッチ（Ｐ１，Ｐ２，Ｐ３，Ｐ４）がオフになっている。ＮＭＯＳトランジスタＮ１，Ｎ３，Ｎ４はイネーブルされ、その結果以下のトランジスタ比となる。

［数２］
５Ｗｐ／（８Ｗｎ＋４Ｗｎ＋Ｗｎ＋５Ｗｎ）＝Ｗｐ／３．６Ｗｎ

それぞれの場合に、デューティサイクルは約５０％（等しい正及び負のパルス持続時間）であることがわかる。従って、このバッファは３２５ｍＶの４２５ｍＶの間の任意の入力直流電圧で動作することができる。従って、提案されたＤＣカップリングバッファは、プロセス変動にもかかわらず小入力スイングで動作することができる。

本発明は、図面及び前述の説明において詳細に説明してきたが、そのような例示及び説明は、例示又は実施例であり、限定的ではないとみなされるべきである。前述の説明は、本発明の特定の実施形態を詳述する。しかし、詳細な要旨が上記においてテキストで記載されていなくても、本発明は多くの方法で実施され得ることが、理解されるであろう。本発明は、開示された実施形態に限定されるものではない。

図面、開示及び添付の請求項の研究から、請求された発明を実施する際に。開示された実施形態に対して他の変形例が当業者によって理解され、影響を与えるであろう。特許請求の範囲において、単語「備える」は他の要素又はステップを排除するものではなく、不定冠詞「ａ」又は「ａｎ」は複数を排除するものではない。単一のプロセッサ又は他のユニットが、請求項に列挙されるいくつかのアイテムの機能を満たすことができる。特定の手段が相互に異なる従属請求項に記載されているという単なる事実は、これらの手段の組み合わせが有利に使用できないことを示すものではない。コンピュータプログラムは、光学的記憶媒体又は他のハードウェアと共に又はその一部として供給される固体媒体のような適切な媒体に記憶／配布されてもよい。しかし、インターネット又は他の有線若しくは無線通信システムを介するような他の形態で配布することができる。特許請求の範囲におけるいかなる参照符号も、範囲を限定するものとして解釈されるべきではない。

Claims (10)

1. 発振信号を緩衝するバッファ回路（２１）であって、
   並列に接続されたＰＭＯＳとＮＭＯＳトランジスタの複数ペアを備え、
   上記各ペアは、接続されたゲート端子及び接続されたドレイン端子を有してインバータ回路を構成し、
   上記各ペアは、当該ゲート端子に可変ＤＣレベルを有する正弦波発振信号を、直接カップリングにより受信するように設けられ、
   上記各ペアはさらに追加のＰＭＯＳトランジスタ及びＮＭＯＳトランジスタ（Ｐ１，Ｎ１，Ｐ２，Ｎ２）に接続され、
   上記バッファ回路（２１）は、
   上記複数のインバータ回路によって出力された出力信号を受信するために設けられた制御回路（４）を備え、
   上記制御回路（４）は、上記出力信号のＤＣレベルの情報を導出し、上記導出された情報に基づいて上記追加のＰＭＯＳトランジスタ及びＮＭＯＳトランジスタをオン又はオフすることにより、上記可変ＤＣレベルに一致するように、上記バッファ回路の入力電圧と出力電圧の間の関係を表す電圧伝達曲線を調整するバッファ回路（２１）。
2. 制御回路（４）は、上記出力信号を平均化することによりＤＣレベルの情報を導出する請求項１記載のバッファ回路（２１）。
3. 上記インバータ回路は、ＣＭＯＳで実装される請求項１又は２記載のバッファ回路（２１）。
4. 上記複数のトランジスタペアのサイズが二進数の重みを形成するように、異なるペアに属する複数のトランジスタのゲート幅は２のべき乗の比を有する請求項１〜３のうちのいずれか１つに記載のバッファ回路（２１）。
5. 上記制御回路は、複数の符号語を生成することによって、上記ＤＣレベルを調整するために設けられる請求項１〜４のうちのいずれか１つに記載のバッファ回路（２１）。
6. 発振器と、
   請求項１〜５のうちのいずれか１つに記載のバッファ回路（２１）と備える装置（１０）。
7. 上記発振器は、電圧制御型発振器、もしくはデジタル制御型発振器である請求項６記載の装置（１０）。
8. 上記装置（１０）はさらに、上記バッファ回路（２１）の上記出力信号を受信する別のバッファ（２２）を備える請求項６又は７記載の装置（１０）。
9. 上記発振器は、位相ロックループの一部である請求項６〜８のうちのいずれか１つに記載の装置（１０）。
10. バッファ回路を較正するための方法であって、
    上記方法は、
    並列に接続されたＰＭＯＳとＮＭＯＳトランジスタの複数ペアを備える回路に対して、可変ＤＣレベルを有する正弦波発振信号を直接カップリングを介して印加するステップを含み、
    上記各ペアは、接続されたゲート端子及び接続されたドレイン端子を有してインバータ回路を構成し、
    上記各ペアは、当該ゲート端子に可変ＤＣレベルを有する正弦波発振信号を、直接カップリングにより受信するように設けられ、
    上記各ペアはさらに追加のＰＭＯＳトランジスタ及びＮＭＯＳトランジスタ（Ｐ１，Ｎ１，Ｐ２，Ｎ２）に接続され、
    上記方法は、
    上記複数のインバータ回路によって出力された出力信号のＤＣレベルの情報を導出するステップと、
    上記導出された情報に基づいて上記追加のＰＭＯＳトランジスタ及びＮＭＯＳトランジスタをオン又はオフすることにより、上記可変ＤＣレベルに一致するように、上記バッファ回路の入力電圧と出力電圧の間の関係を表す電圧伝達曲線を調整するステップとを含む方法。

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