JP2015073050A - 配線基板及び電子デバイス - Google Patents

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Abstract

【課題】薄型及び高密度配置の要求の強いTSV適用デバイスに対する適応性の高い配線基板及びそれを用いた電子デバイスを提供すること。
【解決手段】半導体基板1と、ツェナー・ダイオードZDと、対の電流経路を構成する第1縦導体31及び第2縦導体32とを含む。ツェナー・ダイオードZDは、N型半導体領域112及びP型半導体領域111が、半導体基板1によって構成され、PN接合113が半導体基板1の厚み方向に延びている。第1縦導体31及び第2縦導体32は、半導体基板1を厚み方向に貫通する。第1縦導体31はN型半導体領域112に接触しており、第2縦導体32はP型半導体領域111に接触している。
【選択図】図1

Description

本発明は、配線基板及びそれを用いた電子デバイスに関する。
配線基板上に半導体素子、半導体回路、半導体チップ等を実装した半導体集積回路装置においては、これまでのSMT(Surface Mount Technology)中心の実装から、三次元実装へ向けた開発へ急速にシフトしている。特に、小型化・高速化・低消費電力化の要求がより一層高まる中、複数のLSIからなるシステムを1つのパッケージに収めるSiP(System in Package)と、三次元実装を組み合わせた三次元SiP技術の進展が著しい。SiPは、低消費電力、開発期間の短縮、低コスト化などの面でも優位性を持つ技術である。SiPと、高密度実装を可能とする三次元実装とを組み合わせることにより、高度なシステムの集積化による三次元電子デバイスが実現される。
上述した三次元実装を支える要素技術として、TSV(Through Silicon Via)技術が知られている。TSV技術を使えば、大量の機能を小さな占有面積の中に詰め込めるようになるし、また、電気経路が劇的に短く出来るために、処理の高速化が導かれる。
特許文献1は、半導体基板からなる第1基板と、第2基板とを備え、第1基板における一方の面に能動素子が形成されると共に、第1基板を貫通する第1貫通導体が形成され、第2基板における一方の面に受動素子が形成されると共に、第2基板を貫通する第2貫通導体が形成され、第1基板における他方の面と、第2基板における他方の面とが対向するように配置され、第1貫通導体と、第2貫通導体とが電気的に接続されている半導体集積回路装置を提案している。
ところで、半導体集積回路装置は、半導体素子等の能動素子を主構成要素としているので、スパイクノイズや、インパルスノイズ等のように、持続時間は短いが、振幅値(波高値)の高いノイズよって、誤動作や素子破壊を招くことがある。特に、静電気に由来するスパイクノイズや、インパルスノイズは、何万ボルトにもなるので、この問題が生じやすい。
半導体集積回路装置の上述した弱点を補うべく、これまで、種々のノイズ吸収素子、回路等が開発され、実用に供されてきた。TSV技術を適用した三次元電子デバイスにおいても、従来のノイズ吸収技術が適用できない訳ではない。
しかし、従来のノイズ吸収技術を三次元電子デバイスに導入すると、ノイズ吸収素子、ノイズ吸収回路等を付加することになるため、TSV技術適用して、大量の機能を小さな占有面積の中に詰め込めるようにし、電気経路を短縮して処理の高速化を図ろうとする三次元電子デバイスの技術的動向に反する結果となってしまう。
特開2010−67916号公報
本発明の課題は、薄型及び高密度配置の要求の強いTSV適用デバイスに対する適応性の高い配線基板及びそれを用いた電子デバイスを提供することである。
なお、本発明に関わる明細書の記載において、「TSV」とは、孔またはその内部導体が、基板を貫通するかどうか、又は、シリコン基板を用いているかどうかに関わりなく、孔またはその内部導体が、基板を厚み方向(縦方向)に通る構造をいう。
上述した課題を達成するため、本発明に係る配線基板は、半導体基板と、ツェナー・ダイオードと、対の電流経路を構成する第1縦導体及び第2縦導体とを含む。前記ツェナー・ダイオードは、N型半導体領域及びP型半導体領域が、前記半導体基板によって構成され、PN接合113が前記半導体基板の厚み方向に延びている。
前記第1縦導体及び第2縦導体は、前記半導体基板を厚み方向に貫通し、その一方が、前記N型半導体領域に接触し、他方がP型半導体領域に接触する。
本発明において、ツェナー・ダイオードは、N型半導体領域及びP型半導体領域が半導体基板によって構成されている。即ち、シリコン基板等の半導体基板に対して、不純物ドーピングプロセス等、通常の半導体製造プロセスを実行して、ツェナー・ダイオードを形成することができる。従って、半導体基板上にツェナー・ダイオードを面実装する場合と異なって、半導体基板それ自体を用いて、ツェナー・ダイオードを形成配置した薄型の配線基板を実現することができる。
本発明において、ツェナー・ダイオードは、PN接合が半導体基板の厚み方向に延びている。このような構造を持つツェナー・ダイオードに対して、第1縦導体及び第2縦導体が半導体基板を厚み方向に貫通し、その一方がN型半導体領域に接触し、他方がP型半導体領域に接触する。これにより、第1縦導体及び第2縦導体の間に半導体基板によるツェナー・ダイオードを接続した配線基板が得られる。
好ましくは、第1縦導体及び第2縦導体は、N型半導体領域又はP型半導体領域を通る。このような構造であれば、PN接合が、半導体基板の平面に設定されたXY平面において、第1縦導体及び第2縦導体の周りに生じるX方向ディメンション、Y方向ディメンション、及び、半導体基板の厚み方向Zに延びるZ方向ディメンションを持つ三次元構造となる。この三次元構造は、PN接合を、静電気や雷撃由来の高電圧スパイクノイズ、及び、インパルスノイズによる破損、破壊から保護する。
本発明に係る配線基板は、半導体デバイスと組み合わされ、電子デバイスを構成する。前記半導体デバイスは、前記配線基板の上に搭載され、前記縦導体の一端と電気的に接続されている。
ここで、本発明に係る配線基板は、対の電流経路を構成する第1縦導体及び第2縦導体の間に、半導体基板によるツェナー・ダイオードを接続した構成であるので、対の電流経路を構成する第1縦導体及び第2縦導体の間にツェナー・ダイオードの降伏電圧を超過するノイズ、例えばスパイクノイズや、インパルスノイズ等が印加された場合、ツェナー・ダイオードがONとなる。
よって、スパイクノイズや、インパルスノイズ等が侵入した場合でも、半導体デバイスには、ツェナー・ダイオードの降伏電圧に相当する電圧が印加されるだけであるから、半導体デバイスが、スパイクノイズや、インパルスノイズから保護されることになる。半導体デバイスは、半導体素子、またはそれを含むものであれば、特に制限はない。
配線基板において、半導体基板の好ましい例は、シリコン基板である。シリコン基板は、コストが安価であるし、半導体基板としての長期にわたる使用実績があり、使いやすいという利点がある。もっとも、化合物半導体基板等、他の半導体基板を排除する趣旨ではない。
具体的態様として、前記半導体基板はP型であり、前記N型半導体領域は、前記半導体基板の厚み方向に柱状に設けられており、前記一対の縦導体は、一方が前記N型半導体領域を通り、他方が前記半導体基板を通る構造とすることができる。この構造の場合は、外見上は、シリコン基板の厚み方向に一対の縦導体を貫通させた単純なTSV構造となり得るので、TSV構造の利点を最大限発揮させることができる。
これとは異なって、前記半導体基板は、N型であり、前記P型半導体領域は、前記N型半導体基板の厚み方向に、柱状に設けられており、前記一対の縦導体は、一方が前記P型半導体領域を通り、他方が前記N型半導体基板を通る構造とすることもできる。この場合も、外見上は、シリコン基板の厚み方向に一対の縦導体を貫通させた単純なTSV構造となり得るので、TSV構造の利点を最大限発揮させることができる。
更に、実用的な形態として、複数対の縦導体を含み、各対は互いに間隔をおいて半導体基板の面内に配置されている。半導体デバイスとして、システムLSI、メモリLSI、ロジック回路、メモリ回路、センサーモジュル又は光電気モジュール等が用いられた場合には、配線となる縦導体数が極めて大量になるので、それに対応する趣旨である。
以上述べたように、本発明によれば、薄型及び高密度配置の要求の強いTSV適用デバイスに対する適応性の高い配線基板及びそれを用いた電子デバイスを提供することができる。
本発明に係る配線基板の一部を示す断面図である。 図1に示した配線基板の電気回路図である。 図1及び図2に示した配線基板を用いた電子デバイスの部分断面図である。 図3に示した電子デバイスの電気回路図である。 本発明に係る配線基板の別の実施形態における一部を示す断面図である。 本発明に係る配線基板の更に別の実施形態を示す部分平面図である。 図6の7−7線断面図である。 本発明に係る配線基板の更に別の実施形態を示す部分平面図である。 図8の9−9線断面図である。 本発明に係る電子デバイスの別の実施形態を示す図である。
図1〜図10において、同一性ある構成部分については、同一又は類似の参照符号を付してある。まず、図1〜図2を参照すると、本発明に係る配線基板は、半導体基板1と、ツェナー・ダイオードZD(図2参照)と、対の電流経路を構成する第1縦導体31及び第2縦導体32とを含んでいる。半導体基板1の厚み方向の両面には、絶縁膜51,52が成膜されている。この絶縁膜51,52は、SIO2膜とSiN膜の積層膜であることが好ましい。これにより、付着強度が高く、しかも電気絶縁性の優れた絶縁膜構造が得られる。
半導体基板1は、平板状の形態を有していて、ウエハ又はウエハから切り出されたチップ状である。半導体基板1は、シリコン(Si)やゲルマニウム(Ge)等であってもよいし、ヒ化ガリウム(GaAs)、ガリウム砒素リン、窒化ガリウム(GaN)、炭化珪素(SiC)等の化合物半導体であってもよい。そのうちの好ましい例は、シリコン基板である。シリコン基板は、コストが安価であるし、半導体基板1としての歴史が長く、信頼性が高いという利点がある。もっとも、化合物半導体基板等、他の半導体基板を排除する趣旨ではない。
ツェナー・ダイオードZDは、P型半導体領域111及びN型半導体領域112が半導体基板1によって構成されている。そのPN接合113は半導体基板1の厚み方向に延びている。シリコン基板からなる半導体基板1に対して、N型半導体領域112及びP型半導体領域111を形成する手法は周知である。例えば、4価のシリコンに5価のリンもしくはヒ素を添加するとN型半導体領域112となり、3価のボロンを添加するとP型半導体領域111となる。N型半導体領域112及びP型半導体領域111は、上に例示したような不純物を高濃度で添加した高濃度N型半導体及び高濃度P型半導体である。実施例において、N型半導体領域112は、口径が円柱状、角柱状等の任意の形状に形成されており、その周囲にP型半導体領域111が広がっている。
対の電流経路を構成する第1縦導体31及び第2縦導体32は、半導体基板1を厚み方向に貫通する。具体的には、第1縦導体31が、N型半導体領域112に接触し、第2縦導体32がP型半導体領域111に接触する。第1縦導体31及び第2縦導体32は、めっき成膜法によって形成してもよいが、半導体基板1に形成した孔内に溶融金属を鋳込む溶融金属充填法、または、金属/合金微粉末を分散媒に分散させた分散系を鋳込む金属/合金分散系充填法で形成することが好ましい。大幅なコスト・ダウンが達成できるからである。溶融金属充填法や金属/合金分散系充填法を適用した場合は、半導体基板1を、真空チャンバ内に配置して、真空引きを実行して減圧し、導体形成用充填物を孔の内部に流し込んだ後、真空チャンバの内圧を増圧する差圧充填法を採用することができる。
実施例において、半導体基板1は高濃度P型半導体基板であり、高濃度N型半導体領域112が、この高濃度P型半導体基板1の厚み方向に柱状に設けられている。第1縦導体31及び第2縦導体32のうち、第1縦導体31がN型半導体領域112を通り、第2縦導体32が高濃度P型半導体基板1を通っている。この構造の場合は、外見上は、第1縦導体31及び第2縦導体32を、シリコン基板1の厚み方向に貫通させた単純なTSV構造となるので、TSV構造の利点を最大限発揮させることができる。
ツェナー・ダイオードZDは、N型半導体領域112及びP型半導体領域111が半導体基板1によって構成されている。即ち、シリコン基板でなる半導体基板1に対して、不純物ドーピングプロセス等、通常の半導体製造プロセスを実行して、ツェナー・ダイオードZDを形成することができる。従って、半導体基板1の上にツェナー・ダイオードを面実装する場合と異なって、半導体基板1それ自体を用いて、ツェナー・ダイオードZDを配置した薄型の配線基板を実現することができる。
本発明において、ツェナー・ダイオードZDは、PN接合113が半導体基板1の厚み方向に延びている。このような構造を持つツェナー・ダイオードZDに対して、第1縦導体31及び第2縦導体32は、半導体基板1を厚み方向に貫通し、第1縦導体31がN型半導体領域112に接触し、第2縦導体32がP型半導体領域111に接触する。これにより、対の電流経路を構成する第1縦導体31及び第2縦導体32の間に、半導体基板1によるツェナー・ダイオードZDを接続した配線基板が得られる。
より具体的には、第1縦導体31及び第2縦導体32は、N型半導体領域112又はP型半導体領域111を貫通する。このような構造であれば、PN接合112が、半導体基板1の平面に設定されたXY平面において、第1縦導体31及び第2縦導体32の周りに生じるX方向ディメンション、Y方向ディメンション、及び、半導体基板1の厚み方向Zに延びるZ方向ディメンションを持つ三次元構造となる。この三次元構造は、PN接合を、何万ボルトにも達することのある静電気や雷撃由来の高電圧スパイクノイズ、及び、インパルスノイズによる破損、破壊から保護するのに有効である。
発明に係る配線基板は、図3に図示するように、半導体デバイスと組み合わされ、電子デバイスを構成する。半導体デバイス9は、配線基板の上に搭載され、第1縦導体31及び第2縦導体32の一端と電気的に接続されている。図3及び図4は、半導体デバイス9として、発光ダイオード9を用いた例を示している。発光ダイオード9のアノード端子91は、ツェナー・ダイオードZDのカソードとなる第1縦導体31の電源端子721に接続されており、発光ダイオード9のカソード端子92は、第2縦導体32のアース端子722に接続されている。電源端子721とは反対側にある第1縦導体31の電源端子711には、電源電圧Vccが印加される。電源電圧Vccは、ツェナー・ダイオードZDの電圧安定化作用を受けて定電圧化され、その定電圧が発光ダイオード9に印加される。
第1縦導体31及び第2縦導体32の間に、ツェナー・ダイオードZDの降伏電圧を大きく超過するノイズ、例えばスパイクノイズや、インパルスノイズ等が印加された場合、ツェナー・ダイオードZDがONとなる。
よって、スパイクノイズや、インパルスノイズ等が侵入した場合でも、発光ダイオード9(半導体デバイス)には、ツェナー・ダイオードZDの降伏電圧に相当する電圧が印加されるだけであるから、発光ダイオード9が、スパイクノイズや、インパルスノイズから保護されることになる。
図5は、本発明に係る配線基板の他の例を示している。この実施の形態は、図1〜図4に示した配線基板と異なって、半導体基板1は、N型シリコン基板であり、P型半導体領域111は、N型シリコン基板の厚み方向に、柱状に設けられている。対の電流経路を構成する第1縦導体31及び第2縦導体32のうち、第1縦導体31はN型半導体領域111を通り、第2縦導体32はPN型半導体基板1を通る。この場合も、外見上は、シリコン基板の厚み方向に第1縦導体31及び第2縦導体32を貫通させた単純なTSV構造となり得るので、TSV構造の利点を最大限発揮させることができる。
図6及び図7は、本発明に係る配線基板の更に別の実施の形態を示す。この実施の形態では、第1縦導体31及び第2縦導体32を一対とする複数対(Q11、Q12)〜(Q31、Q32)を含んでおり、そのそれぞれは、互いに間隔をおいて、半導体基板1の面内に配置されている。各対(Q11、Q12)〜(Q31、Q32)のそれぞれは、第1縦導体31、第2縦導体32、N型半導体領域112及びP型半導体領域111を、絶縁層531〜552によってリング状に囲んだ構造を有している。これにより、各対(Q11、Q12)〜(Q31、Q32)の相互間において、第1縦導体31、第2縦導体32、N型半導体領域112及びP型半導体領域111の相互干渉を回避することができる。絶縁層531〜552は、絶縁膜51,52と同様に、SIO2膜とSiN膜の積層膜であってもよいし、Si微粒子と、液状の有機Si化合物とを含む絶縁ペーストを、半導体基板1の厚み方向に形成された溝又は孔等の内部に充填し、硬化させて形成したものであってもよい。
図8及び図9は、本発明に係る配線基板の更に別の実施の形態を示す。この実施の形態では、第1縦導体31及び第2縦導体32を一対とする複数対(Q11〜Q32)を含んでおり、そのそれぞれは、互いに間隔をおいて、半導体基板1の面内に配置されている。各対(Q11〜Q32)のうち、対(Q11、Q12、Q13)のそれぞれは、第1縦導体31、第2縦導体32、N型半導体領域112及びP型半導体領域111を、絶縁層531,541、551によってリング状に囲んだ構造を有している。
一方、対(Q12、Q22、Q32)のそれぞれは、第1縦導体31の周りを絶縁層113によって覆い、第2縦導体32の周りを絶縁層114によって覆ってある。
絶縁層113、114は、絶縁膜51,52と同様に、SIO2膜とSiN膜の積層膜であってもよいし、Si微粒子と、液状の有機Si化合物とを含む絶縁ペーストを、半導体基板1の厚み方向に形成された溝又は孔等の内部に充填し、硬化させて形成したものであってもよい。
図6〜図9に示した配線基板は、例えば、図10に示したような三次元積層電子デバイスの構成部品として用いることができる。図10に示した三次元積層電子デバイスは、ボール・グリッド15を有するインターポーザ13の上に、複数の半導体チップ171〜175の積層体17を搭載した構造となっている。半導体チップ171〜175の数は任意である。本発明に係る配線基板は、インターポーザ13に適用できることは勿論のこと、半導体チップ171〜175に適用することもできる。半導体チップ171〜175には、システムLSI、メモリLSI、ロジック回路、メモリ回路、センサーモジュル又は光電気モジュール等、半導体素子を組み込んであって、スパイクノイズやインパルスノイズに弱点を持つ電子部品が広く含まれる。
以上、好ましい実施例を参照して本発明を詳細に説明したが、本発明はこれらに限定されるものではなく、当業者であれば、その基本的技術思想および教示に基づき、種々の変形例を想到できることは自明である。
1 半導体基板
111 N型半導体領域
112 P型半導体領域
31 第1縦導体
32 第2縦導体
ZD ツェナー・ダイオード

Claims (3)

  1. 半導体基板と、ツェナー・ダイオードと、対の電流経路を構成する第1縦導体及び第2縦導体とを含む配線基板であって、
    前記ツェナー・ダイオードは、N型半導体領域及びP型半導体領域が、前記半導体基板によって構成され、PN接合が前記半導体基板の厚み方向に延びており、
    前記第1縦導体及び第2縦導体は、前記半導体基板を厚み方向に貫通し、その一方が前記N型半導体領域に接触し、他方がP型半導体領域に接触する、
    配線基板。
  2. 請求項1に記載された配線基板であって、前記第1縦導体及び第2縦導体は、前記N型半導体領域又は前記P型半導体領域を貫通する、配線基板。
  3. 配線基板と、半導体デバイスとを含む電子デバイスであって、
    前記配線基板は、請求項1又は2に記載されたものでなり、
    前記半導体デバイスは、前記配線基板の上に搭載され、前記縦導体の一端と電気的に接続されている、
    電子デバイス。
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