JP2015070611A

JP2015070611A - 静電気放電（ｅｓｄ）回路

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Publication number: JP2015070611A
Application number: JP2014194977A
Authority: JP
Inventors: ジェー．テシュ、ブルース; J Tesch Bruce
Original assignee: Triquint Semiconductor Inc
Current assignee: Qorvo US Inc
Priority date: 2013-09-26
Filing date: 2014-09-25
Publication date: 2015-04-13
Also published as: CN104517957A; FR3011150A1; TW201526442A; CN104517957B; KR20150034651A; TWI660552B; US20150084702A1; IL234690B

Abstract

【課題】立ち上がりの速い電源供給に対し、低減された突入電流を有する安定した静電気放電保護を提供する
【解決手段】静電気放電（ＥＳＤ）回路２００は、第１ノードｎ１および電源電圧ノードＶＤＤに結合される第１トランジスタＭ１と、第１ノードｎ１およびグランドノードＧＮＤに結合される第２トランジスタＭ２と、第１トランジスタＭ１および第２トランジスタＭ２に結合される第２ノードｎ２と、第２ノードｎ２に結合される第３トランジスタＭ３と、第３トランジスタＭ３に結合される第３ノードｎ３と、を備え、第１ノードｎ１の充電にかかる第１期間が前記第３ノードｎ３の放電にかかる第２期間よりも小さい。
【選択図】図２

Description

本開示の実施の形態は、集積回路の分野に関し、特に、静電気放電（ＥＳＤ；Electrostatic Discharge）回路および関連技術に関する。

現在の静電気放電（ＥＳＤ）回路は、電源が速い立ち上がり時間を有する場合に高い突入電流を経験し、場合によっては、チップの通常動作中のゲインフィードバックから発振を経験しうる。立ち上がりの速い電源供給に対し、低減された突入電流を有する安定した静電気放電保護を提供するための技術および構成が求められるかもしれない。

添付の図面とともに以下の詳細な説明を読むことによって、実施の形態は容易に理解されるであろう。この説明を容易にするために、同様の参照符号は同様の構造的要素を指し示す。添付の図面において実施の形態は例示として示され、限定を目的としない。

様々な実施の形態に係る静電気放電（ＥＳＤ）回路を含むダイを概略的に示す図である。

様々な実施の形態に係るＥＳＤ回路を概略的に示す図である。

様々な実施の形態に係るＥＳＤ回路の別の構成を概略的に示す図である。

様々な実施の形態に係る図２のＥＳＤ回路の電源電圧ノードにおける電流の時間変化を概略的に示す例示的なグラフである。

様々な実施の形態に係る図２のＥＳＤ回路の様々なノードにおける電圧の時間変化を概略的に示す例示的なグラフである。

様々な実施の形態に係るＥＳＤ回路の製造方法または設計方法を示すフローチャートである。

様々な実施の形態に係るＥＳＤ回路を有するダイを含むシステムの例を概略的に示す図である。

本開示の実施の形態は、静電気放電（ＥＳＤ）回路および関連する技術ならびに構成を説明する。以下の詳細な説明において、本明細書の一部をなす添付の図面には参照符号が付され、同様の部分には同様の番号が一貫して付され、本開示の主題が実施されうる実施の形態は、例示を目的として示される。本開示の範囲を逸脱しない限りにおいて、他の実施の形態が利用され、かつ、構造的または論理的変更がなされうるものと理解されるべきである。したがって、以下の詳細な説明は、限定的な意味で解釈されるべきではなく、実施の形態の範囲は、添付の請求項およびそれと同等の記載によって定義される。

本開示において、「Ａおよび／またはＢ」の語は、「Ａ」、「Ｂ」または「ＡおよびＢ」を意味する。本開示において、「Ａ、Ｂおよび／またはＣ」の語は、「Ａ」、「Ｂ」、「Ｃ」、「ＡおよびＢ」、「ＡおよびＣ」、「ＢおよびＣ」または「Ａ、ＢおよびＣ」を意味する。

説明において、「一実施の形態において」または「実施の形態において」の語を用いることがある。これらは、一以上の同一のまたは異なる実施の形態を指し示すことがある。さらに、「備える」、「含む」、「有する」およびこれらと同様の用語は、本開示の実施の形態に関して用いる場合に同義である。「結合された」の語は、直接的な結合、間接的な結合、または、間接的な通信を指し示すことがある。

「〜に結合される」の語は、ここでは、派生的に用いられる。「結合される」は、以下に示す一以上の内容を意味しうる。「結合される」は、二以上の要素が物理的または電気的に直接接触することを意味しうる。しかしながら、「結合される」は、二以上の要素が互いに間接的に接触しつつ互いに協働または相互作用することも意味し、また、一以上の他の要素が、上述の意味で互いに結合された要素間において結合または接続されることを意味しうる。

図１は、様々な実施の形態に係る静電気放電（ＥＳＤ）回路を含むダイ１００を概略的に示す。いくつかの実施の形態において、ダイ１００は、一以上の過渡的な（transient）ＥＳＤクランプ（以下、「ＥＳＤクランプ１０２」という）の形式のＥＳＤ回路を含む。ＥＳＤクランプ１０２は、静電気ショックやその他の電力サージといったＥＳＤイベントからダイ上の他の回路１１０を保護するために構成されうる。他の回路１１０は、例えば、一以上のトランジスタ、メモリセルまたは他の能動素子、および／または、能動素子との間で電気信号を送るための相互接続回路、または、ＥＳＤイベントの影響を受けるかもしれない他のいかなる回路を含んでもよい。

いくつかの実施の形態において、ＥＳＤクランプ１０２は、例えば相補型金属酸化物半導体（ＣＭＯＳ）技術または他の適切な技術といった半導体製造技術を用いて、ダイ１００の能動面側に形成されてもよい。ＥＳＤクランプ１０２は、ダイ１００の電源接続部１０４およびグランド接続部１０６に近接して、または、これらの間に設けられてもよい。例えばいくつかの実施の形態において、一以上の電源接続部は図２−８のＥＳＤ回路２００における電源電圧（ＶＤＤまたはＶＳＳ）ノードに結合されてもよく、一以上のグランド接続部１０６は図２−８のＥＳＤ回路２００におけるグランド（ＧＮＤ）ノードに結合されてもよい。

電源接続部１０４およびグランド接続部１０６は、例えば、バンプ（bumps）、ピラー（pillars）、トレース（traces）、ビア（vias）、パッド（pads）またはその他の適切な構造といった相互接続構造もしくは接点などを含んでもよく、電源電圧およびグランド電圧をダイの動作（例えば、プロセッシング、入出力信号の送信／受信、情報の保存、コードの実行など）のために個別に提供するように構成されてもよい。本明細書において、「グランド」は、ゼロではない電圧を含むいかなる適切な電圧を表してもよい。

図示される実施の形態において、電源接続部１０４、グランド接続部１０６およびＥＳＤクランプ１０２は、ダイ１００の周辺領域に配置されており、他の回路１１０は、ダイ１００の中心領域に配置される。他の実施の形態において、電源接続部１０４、グランド接続部１０６、ＥＳＤクランプ１０２および／または他の回路１１０は、図示される構成ではなく、別の適切な構成で配置されてもよい。

図２は、様々な実施の形態に係るＥＳＤ回路２００を概略的に示す。ＥＳＤ回路２００は、例えば、図１に示されるＥＳＤクランプ１０２のＥＳＤクランプに相当しうる。いくつかの実施の形態において、ＥＳＤ回路２００は、正の電源電圧ノード（以下、「ＶＤＤ」という）およびグランドノード（以下、「ＧＮＤ」という）を含む。いくつかの実施の形態において、ＶＤＤは、図１に関連して記載される一以上の電源接続部１０４と結合されてもよく、ＧＮＤは一以上のグランド接続部１０６と結合されてもよい。

様々な実施の形態によれば、ＥＳＤ回路２００は、ＶＤＤおよびＧＮＤに結合される第１ノードｎ１と、第１ノードｎ１およびＶＤＤに結合される第１トランジスタＭ１と、第１ノードｎ１およびＧＮＤに結合される第２トランジスタＭ２と、第１トランジスタＭ１および第２トランジスタＭ２に結合される第２ノードｎ２と、第２ノードｎ２に結合される第３トランジスタＭ３と、第３トランジスタＭ３に結合される第３ノードｎ３とを含んでもよい。いくつかの実施の形態において、ＥＳＤ回路２００は、図示されるように、第３ノードｎ３に結合される第４トランジスタＭ４と、第３ノードｎ３に結合される第５トランジスタＭ５と、第３ノードｎ３に結合される第６トランジスタＭ６と、第３ノードｎ３に結合される第７トランジスタＭ７と、第４トランジスタＭ４を第３ノードｎ３に結合するように構成されるラッチノードと、をさらに含んでもよい。

いくつかの実施の形態において、第１ノードｎ１は、図示されるように、第１トランジスタＭ１および第２トランジスタＭ２を含むインバータに結合されてもよい。図示されるように、第１ノードｎ１は第１トランジスタＭ１および第２トランジスタＭ２のゲートに結合されてもよく、第１トランジスタＭ１のソースはＶＤＤに結合されてもよく、第２トランジスタＭ２のソースはＧＮＤに結合されてもよく、第１トランジスタＭ１のドレインは第２トランジスタＭ２のドレインに結合されてもよい。第２ノードｎ２は、第１トランジスタＭ１のドレインおよび第２トランジスタＭ２のドレインに結合されてもよい。

いくつかの実施の形態において、第３トランジスタＭ３は、ソースフォロワ（source follower）として機能してもよい。第２ノードｎ２は、第３トランジスタＭ３のゲートに結合されてもよい。第３トランジスタＭ３のドレインは、ＶＤＤに結合されてもよい。第３ノードｎ３は、第３トランジスタＭ３のソースおよび第４トランジスタＭ４のドレインに結合されてもよい。第４トランジスタＭ４のソースは、ＧＮＤに結合されてもよい。いくつかの実施の形態において、第３ノードｎ３は、第５トランジスタＭ５のゲート、第６トランジスタＭ６のゲートおよび第７トランジスタＭ７のゲートに結合されてもよい。ラッチノードは、第６トランジスタのドレイン、第７トランジスタのドレインおよび第４トランジスタのゲートに結合されてもよい。

様々な実施の形態によれば、一以上の抵抗および／またはコンデンサが一以上の第１ノードｎ１および第３ノードｎ３に結合されてもよい。ノードｎ１および／またはｎ３の抵抗値または容量は、一以上の抵抗およびコンデンサに少なくとも部分的には基づいてもよい。例えば、第１ノードｎ１の抵抗値は、第１ノードｎ１に結合される一以上の抵抗（以下、「Ｒ１」という）に基づいて決められてもよく、第１ノードｎ１の容量は、第１ノードｎ１に結合される一以上のコンデンサ（以下、「Ｃ１」という）に基づいて決められてもよい。第３ノードｎ３の抵抗値および容量は、第３ノードｎ３に結合される一以上の抵抗（以下、「Ｒ２」という）および一以上のコンデンサ（以下、「Ｃ２」という）に基づいて決められてもよい。いくつかの実施の形態において、第３ノードｎ３の容量は、主に第５トランジスタＭ５のゲート容量に基づいてもよく、Ｃ２などのコンデンサはＥＳＤ回路２００において必要とされないかもしれない。

様々な実施の形態によれば、Ｒ１およびＣ１は、第１ノードｎ１の充電にかかる第１期間（例えば、定数τ１）を与えるために調整または構成されてもよい。Ｒ２およびＣ２は、第３ノードｎ３の放電にかかる第２期間（例えば、定数τ２）を与えるために調整または構成されてもよい。いくつかの実施の形態において、他の過渡的なＥＳＤクランプと比べて改善された安定性および低減された突入電流を有する過渡的なＥＳＤクランプからなるＥＳＤ回路２００を提供するために、第１期間（例えばτ１）は第２期間（例えばτ２）より小さくてもよい。例えば、より短い第１期間（例えばτ１）は、ＥＳＤ回路２００への突入電流を制限してもよく、より長い第２期間（例えばτ２）は、ＥＳＤ回路２００を通じて外部のＥＳＤ容量（例えば、人体モデルにおける１００ｐＦ；ピコファラッド）の完全な放電を可能としてもよい。ＥＳＤ回路２００は、単一インバータのクランプによる安定性を有し、立ち上がり時間が１マイクロ秒（μｓ）の電源供給に対して突入電流を約１／１０^５倍に低減させる間、ＥＳＤ保護レベルを維持しうる。

いくつかの実施の形態において、第１期間は、電源電圧を供給するためにＶＤＤがオンとなるときに開始し、第３トランジスタＭ３をオフとするのに十分な程度に第２ノードｎ２がロー（low）となるレベルまでＣ１が充電されたときに終了してもよい。第２期間は、第３トランジスタＭ３がオフ状態に設定されたときに開始し、第４トランジスタＭ４がオン状態（通常の電源投入）に設定されたときに終了してもよい。第１期間および第２期間は、別の実施の形態において、別の適切な技術を用いて構成されてもよい。

いくつかの実施の形態において、第２期間は、第１期間よりも約１桁大きくてもよい。例えば、いくつかの実施の形態において、第２期間は、第１期間よりも少なくとも７倍大きくてもよい。いくつかの実施の形態において、第１期間は３０ナノ秒（ｎｓ）から３００ｎｓの値を有してもよく、第２期間は３００ｎｓから３０００ｎｓの値を有してもよい。一実施の形態において、第１期間は約４０ｎｓであってもよく、第２期間は約８００ｎｓであってもよい。別の実施の形態において、第１期間は１００ｎｓであってもよく、第２期間は約１０００ｎｓであってもよい。一実施の形態において、第１期間は１８０ｎｓであってもよく、第２期間は１２３０ｎｓであってもよい。一実施の形態において、第１期間は１マイクロ秒よりも短くてもよく、第２期間は第１期間よりも長くてもよい。第１期間および第２期間は、他の実施の形態において、幅広い種類の他の適切な値を有してもよい。

いくつかの実施の形態によれば、Ｒ１およびＣ１は、より短い第１期間を生成しうる。これは、ＶＤＤ（例えば、５Ｖ）が速い立ち上がり時間（例えば、１μｓ未満）を有する場合に、第２ノードｎ２の電圧がハイ（high）に向かうことのみを可能としうる。第２ノードｎ２の電圧がハイに向かうとき、第３トランジスタＭ３はオンになり、第５トランジスタＭ５がＥＳＤ電流（例えばいくつかの実施の形態において、〜１．３３アンペア（Ａ））を低減できるように第３ノードｎ３の電圧を引き上げうる。第１期間は、第２ノードｎ２の電圧を素早くローに向かわせて、第３トランジスタＭ３をオフにしうる。Ｒ２およびＣ２（および／または第５トランジスタＭ５のゲート容量）が生成するより長い第２期間は、第３ノードｎ３の電圧をよりゆっくりとした割合で放電しうる。このようにして第１期間および第２期間を用いることで、ＥＳＤ回路２００を通じて外部のＥＳＤ容量（例えば、人体モデルにおける１００ｐＦ）の完全な放電を可能とする間、突入電流を制限しうる。第５トランジスタＭ５のゲート容量は、第３ノードｎ３を放電するより長い第２期間を好適に調整するために、ＥＳＤ回路２００の他のトランジスタのゲート容量よりも大きくてもよい。第２期間の調整用に主に与えられる容量として第５トランジスタのゲート容量を用いることで、ＥＳＤ回路２００のために必要なダイ（例えば、図１のダイ１００）上の面積を節約しうる。ラッチノードは、いったん第５トランジスタＭ５のゲートが第５トランジスタＭ５の閾値電圧まで放電された場合に、通常動作中の第４トランジスタＭ４によって第５トランジスタＭ５のゲートが素早くグランドへ引かれることを保証しうる。いくつかの実施の形態において、単一のインバータが第３トランジスタＭ３を駆動するため、発振に対するＥＳＤ回路２００の安定性は改善されうる。いくつかの実施の形態において、第３トランジスタＭ３は、１未満の電圧利得を有してもよい。

ＥＳＤ回路２００の第１の実施の形態において、第１トランジスタＭ１は４０μｍの幅および０．６μｍのチャネル長を有してもよく、第２トランジスタＭ２は１０μｍの幅および０．６μｍのチャネル長を有してもよく、第３トランジスタＭ３は４０μｍの幅および０．６μｍのチャネル長を有してもよく、第４トランジスタＭ４は１０μｍの幅および０．６μｍのチャネル長を有してもよく、第５トランジスタＭ５は２０００μｍの幅および０．６μｍのチャネル長を有してもよく、第６トランジスタＭ６は２μｍの幅および０．６μｍのチャネル長を有してもよく、第７トランジスタＭ７は１０μｍの幅および０．６μｍのチャネル長を有してもよい。第１の実施の形態において、Ｒ１は４００，０００Ωの実効抵抗値を有してもよく、Ｒ２は２００，０００Ωの実効抵抗値を有してもよい。

他の実施の形態において、トランジスタ（例えば、Ｍ１、Ｍ２など）および／または抵抗（例えば、Ｒ１、Ｒ２）は、他の適切な値を有してもよい。この他の適切な値は、上述した値とは異なる公称値を含んでもよいが、ＥＳＤ回路２００の別のトランジスタまたは抵抗と比べたときに同じ相対関係（例えば、より大きいまたはより小さい）となる値を有しうる。例えば、いくつかの実施の形態において、第１トランジスタの幅は第２トランジスタの幅よりも大きくてもよく、これはトランジスタＭ１およびＭ２により形成されるインバータの切替点を上昇させうる。第５トランジスタＭ５は、ＥＳＤ回路２００における他のトランジスタの幅よりも十分に大きい幅を有しうる。第６トランジスタＭ６は、第７トランジスタＭ７の幅よりも小さい幅を有してもよく、これはトランジスタＭ６およびＭ７により形成されるインバータの切替点を低下させうる。

ＥＳＤ回路２００の第２の実施の形態において、第１トランジスタＭ１は４０μｍの幅および０．７μｍのチャネル長を有してもよく、第２トランジスタＭ２は１０μｍの幅および０．７μｍのチャネル長を有してもよく、第３トランジスタＭ３は２０μｍの幅および０．７μｍのチャネル長を有してもよく、第４トランジスタＭ４は１０μｍの幅および０．７μｍのチャネル長を有してもよく、第５トランジスタＭ５は２８８０μｍの幅および０．７μｍのチャネル長を有してもよく、第６トランジスタＭ６は２μｍの幅および０．７μｍのチャネル長を有してもよく、第７トランジスタＭ７は１０μｍの幅および０．６μｍのチャネル長を有してもよい。第２の実施の形態において、Ｒ１は〜４００，０００Ωの実効抵抗値を有してもよく、Ｒ２は〜２００，０００Ωの実効抵抗値を有してもよい。他の実施の形態において、トランジスタ（例えば、Ｍ１、Ｍ２など）および／または抵抗（例えば、Ｒ１、Ｒ２）は、他の適切な値を有してもよい。

図３は、様々な実施の形態に係る別の構成であるＥＳＤ回路３００を概略的に示す。ＥＳＤ回路３００は、図２の一以上の抵抗Ｒ１が一以上の追加のトランジスタ（以下、「第８トランジスタＭ８」という）に置き換えられている点を除いて、図２のＥＳＤ回路２００に関連して記載した実施の形態に適合しうる。様々な実施の形態によれば、第１ノードｎ１の抵抗値は、第８トランジスタＭ８に基づいてもよい。

第８トランジスタＭ８は、図示されるように、ＶＤＤに結合されるソースと、第１ノードｎ１に結合されるドレインと、ＧＮＤに結合されるゲートを含んでもよい。いくつかの実施の形態において、第８トランジスタＭ８はＰ型ＦＥＴ（ＰＦＥＴ）であってもよい。ＥＳＤ回路２００のＲ１を第８トランジスタＭ８に置き換えることにより、ＥＳＤ回路２００と比べてＥＳＤ回路３００が占めるダイの面積を低減しうる。

図４は、様々な実施の形態に係る別の構成であるＥＳＤ回路４００を概略的に示す。ＥＳＤ回路４００は、図３の一以上の抵抗Ｒ２が一以上の追加のトランジスタ（以下、「第９トランジスタＭ９」という）に置き換えられている点を除いて、図３のＥＳＤ回路３００に関連して記載した実施の形態に適合しうる。様々な実施の形態によれば、第３ノードｎ３の抵抗値は、第９トランジスタＭ９に基づいてもよい。

第９トランジスタＭ９は、図示されるように、ＧＮＤに結合されるソースと、第３ノードｎ３に結合されるドレインと、第３ノードｎ３に結合されるゲートとを含んでもよい。いくつかの実施の形態において、第９トランジスタＭ９はゼロ閾値電圧トランジスタであってもよい。ＥＳＤ回路３００のＲ２を第９トランジスタＭ９に置き換えることにより、ＥＳＤ回路３００と比べてＥＳＤ回路４００が占めるダイの面積を低減しうる。

図５は、様々な実施の形態に係る別の構成であるＥＳＤ回路５００を概略的に示す。ＥＳＤ回路５００は、図４の一以上のコンデンサであるＣ１およびＣ２が一以上の追加のトランジスタ（以下、それぞれ「第１０トランジスタＭ１０」および「第１１トランジスタＭ１１」という）に置き換えられている点を除いて、図４のＥＳＤ回路４００に関連して記載された実施の形態に適合しうる。様々な実施の形態によれば、第１ノードｎ１および／または第３ノードｎ３の容量は、第１０トランジスタＭ１０および／または第１１トランジスタＭ１１に基づいてもよい。

第１０トランジスタＭ１０は、図示されるように、ＧＮＤに結合されるソースと、ＧＮＤに結合されるドレインと、第１ノードｎ１に結合されるゲートとを含んでもよい。第１１トランジスタＭ１１は、図示されるように、ＧＮＤに結合されるソースと、ＧＮＤに結合されるドレインと、第３ノードｎ３に結合されるゲートとを含んでもよい。第１０トランジスタＭ１０および第１１トランジスタＭ１１のゲート容量は、図２のＥＳＤ回路２００に関連して記載される第１ノードｎ１の第１期間（例えば、τ１）および第３ノードｎ３の第２期間（例えば、τ２）を与えるように、構成され、調整され、または、選択されてもよい。いくつかの実施の形態において、第９トランジスタＭ９はゼロ閾値電圧トランジスタであってもよい。ＥＳＤ回路４００のＣ１およびＣ２を第１０トランジスタＭ１０および第１１トランジスタＭ１１に置き換えることにより、ＥＳＤ回路４００と比べてＥＳＤ回路５００が占めるダイの面積を低減しうる。

図２のＥＳＤ回路２００に関連して記載された第１の実施の形態に相当する一実施の形態において、第８トランジスタＭ８は２μｍの幅および１０μｍのチャネル長を有してもよく、第９トランジスタＭ９は１μｍの幅および２０μｍのチャネル長を有してもよく、第１０トランジスタＭ１０は１０μｍの幅および１０μｍのチャネル長を有してもよく、第１１トランジスタＭ１１は８０μｍの幅および１０μｍのチャネル長を有してもよい。トランジスタＭ８−Ｍ１１は、他の実施の形態において、別の適切な寸法を有してもよい。

図６は、様々な実施の形態に係る別の構成のＥＳＤ回路６００を概略的に示す。ＥＳＤ回路６００は、図５の第３トランジスタＭ３がトリプルウェル（triple-well）トランジスタＴＷＬで置き換えられている点を除いて、図５のＥＳＤ回路５００に関連して記載した実施の形態に適合してもよい。

トリプルウェルトランジスタＴＷＬは、図示されるように、第３ノードｎ３に結合されるソースと、ＶＤＤに結合されるドレインと、第２ノードｎ２に結合されるゲートとを含んでもよい。さらに、トリプルウェルトランジスタＴＷＬのボディは、図示されるように、第３ノードｎ３に結合されてもよい。いくつかの実施の形態において、トリプルウェルトランジスタＴＷＬは、例えばトランジスタのボディがバルクシリコンから分離された分離トランジスタ（isolated transistor）であってもよい。いくつかの実施の形態において、トリプルウェルトランジスタＴＷＬは、シリコン−オン−インシュレータ（ＳＯＩ）プロセスを用いてバルクから分離されてもよい。いくつかの実施の形態において、トリプルウェルトランジスタはＳＯＩトランジスタであってもよい。いくつかの実施の形態において、トリプルウェルトランジスタＴＷＬは、Ｎ型ＦＥＴ（ＮＦＥＴ）であってもよい。いくつかの実施の形態において、図５の第３トランジスタＭ３をトリプルウェルトランジスタＴＷＬに置き換えることにより、ＥＳＤ回路６００におけるボディ効果および／またはピーク過渡電圧を低減しうる（例えば、第２ノードｎ２が立ち上がり、第３トランジスタＭ３が第３ノードｎ３を引き上げる間）。図２のＥＳＤ回路２００に関連して記載された第１の実施の形態に相当する一実施の形態において、トリプルウェルトランジスタＴＷＬは第３トランジスタＭ３と同様の寸法を有してもよい。

図７は、様々な実施の形態に係る別の構成のＥＳＤ回路７００を概略的に示す。ＥＳＤ回路７００は、図５の第３トランジスタＭ３がバイポーラトランジスタＱ１に置き換えられている点を除いて、図５のＥＳＤ回路５００に関連して記載した実施の形態に適合しうる。

バイポーラトランジスタＱ１は、図示されるように、第３ノードｎ３に結合されるエミッタと、ＶＤＤに結合されるコレクタと、第２ノードｎ２に結合されるベースとを含んでもよい。いくつかの実施の形態において、バイポーラトランジスタＱ１は、バイ−ＣＭＯＳ（ＢｉＣＭＯＳ）プロセスに従って形成されてもよい。いくつかの実施の形態において、図５の第３トランジスタＭ３をトリプルウェルトランジスタＴＷＬに置き換えることにより、ＥＳＤ回路７００におけるピーク過渡電圧を低減しうる（例えば、第２ノードｎ２が立ち上がり、第３トランジスタＭ３が第３ノードｎ３を引き上げる間）。

図８Ａは、様々な実施の形態に係る別の構成のＥＳＤ回路８００ａを概略的に示す。ＥＳＤ回路８００ａは、図示されるように、負の電源電圧ノード（ＶＳＳ）を保護するために図２のＥＳＤ回路２００を再構成したものを表しうる。ＥＳＤ回路８００ａの構成要素は、図２のＥＳＤ回路２００に関連して記載した実施の形態に適合してもよい。ＥＳＤ回路８００ａの様々な構成要素は、図３−７に関連して記載されるように別の構成要素と置き換えられてもよい。

図８ｂは、様々な実施の形態に係る別の構成のＥＳＤ回路８００ｂを概略的に示す。ＥＳＤ回路８００ｂは、図２のＥＳＤ回路２００を簡略化した構成を表しうる。ここで、トランジスタＭ２、Ｍ３および第２ノードｎ２は回路から削除されている。いくつかの実施の形態において、ＥＳＤ回路８００ｂはさらに簡略化されうる。例えば、いくつかの実施の形態において、トランジスタＭ４、Ｍ６およびＭ７で形成されるラッチは、オプションであってもよいし、および／または、別の適切な回路と置き換えられてもよい。

図９は、様々な実施の形態に係る図２のＥＳＤ回路２００における電源電圧ノード（例えばＶＤＤ）の電流（Ｉ）の時間変化を表す例示的なグラフ９００を概略的に示す。電流はマイクロアンペア（μＡ）で表され、時間はマイクロ秒（μｓ）で表される。グラフ９００における電流は、１μｓの立ち上がり時間を有し直列抵抗Ｒｓが２０Ωである５Ｖの電源に対する突入電流を表す。

図示されるように、電流のピークは２５０μＡ以下である。電源電圧（例えばＥＳＤ回路２００のＶＤＤ）は、約５．５Ｖのピーク電圧に達し、複数のインバータを含むＥＳＤ回路を用いた場合に生じうる発振が生じることなく素早く放電しうる。時間に対する第１のピークは第１期間（例えばτ１）に対応し、時間に対する第２のピークは第２期間（例えばτ２）に対応しうる。電流は、〜１μｓにおいてラッチノードがハイとなって第３ノードｎ３をＧＮＤへ引き込むときに、〜０μＡに落ち込む。

図１０は、様々な実施の形態に係る図２のＥＳＤ回路２００における様々なノードの電圧の時間変化を表す例示的なグラフ１０００を概略的に示す。特に、ＶＤＤ、第１ノードｎ１、第２ノードｎ２および第３ノードｎ３の電圧が図示される。電圧はボルト（Ｖ）で表され、時間はμｓで表される。グラフ１０００は、図２のＥＳＤ回路２００に関連して記載した第２の実施の形態に一致する構成において、人体モデルのＥＳＤイベントに対する応答としての電圧を表しうる。

図２および１０を参照すると、最初にＥＳＤパルスが１０ｎｓの立ち上がり時間で加わり、その結果、ＶＤＤが約５．５Ｖのピークまで急速に上昇する。第１ノードｎ１の電圧は、第１期間（例えば、τ１＝１８０ｎｓ）に起因して遅れを取り、その結果、第２ノードｎ２の電圧がＶＤＤを追って上昇し、その後低下しうる。第３ノードｎ３の電圧は、第３トランジスタＭ３により約３．７Ｖまで引き上げられ、第５トランジスタＭ５をオンにしうる。２０００Ｖの人体モデルＥＳＤイベントにより決められる電流は、約１．３３アンペア（Ａ）（例えば、ＩＤ＝２０００Ｖ／１．５ｋΩ）のピークを有しうる。ＶＤＤはピーク電圧からの急速な低下を開始し、第３トランジスタＭ３をオフにする。第３ノードｎ３は、第２期間（例えば、τ２＝１．２３μｓ）にしたがってそのピークから低下し、第５トランジスタＭ５がオフになる前に外部ＥＳＤ容量を完全に放電させる。第２ノードｎ２の電圧は、第１ノードのピーク電圧の約２倍（例えば、〜２．４Ｖ）未満にＶＤＤが低下したときに、急速にローに切り替わりうる。

図１１は、様々な実施の形態に係るＥＳＤ回路の製造または設計の方法１１００を示すフローチャートである。方法１１００は、図１−１０に関連して記載した実施の形態に適合しうる。

方法１１００は、第１ノード（例えば、図２−８の第１ノードｎ１）を電源電圧ノード（例えば、図２−７のＶＤＤまたは図８ａのＶＳＳ）およびグランドノード（例えば、図２−８のＧＮＤ）に結合するステップ１１０２を含んでもよい。方法１１００は、第１トランジスタ（例えば、図２−７の第１トランジスタＭ１または図８ａの第２トランジスタＭ２）を第１ノードおよび電源電圧ノードに結合するステップ１１０４を含んでもよい。方法１１００は、第２トランジスタ（例えば、図２−７の第２トランジスタＭ２または図８ａの第１トランジスタＭ１）を第１ノードおよびグランドノードに結合するステップ１１０６を含んでもよい。方法１１００は、第２ノード（例えば、図２−８の第２ノードｎ２）を第１トランジスタおよび第２トランジスタに結合するステップ１１０８を含んでもよい。方法１１００は、第３トランジスタ（例えば、図２−５、８の第３トランジスタＭ３、または、図６のトリプルウェルトランジスタＴＷＬまたはＳＯＩトランジスタ、または、図７のバイポーラトランジスタＱ１）を第２ノードに結合するステップ１１１０を含んでもよい。

方法１１００は、第３ノード（例えば、図２−８の第３ノードｎ３）を第３トランジスタに結合するステップ１１１２を含んでもよい。方法１１００は、第４トランジスタ（例えば、図２−８の第４トランジスタＭ４）を第３ノードに結合するステップ１１１４を含んでもよい。方法１１００は、第５トランジスタ（例えば、図２−８の第５トランジスタＭ５）を第３ノードに結合するステップ１１１６を含んでもよい。方法１１００は、第６トランジスタ（例えば、図２−８の第６トランジスタＭ６）を第３ノードに結合するステップ１１１８を含んでもよい。方法１１００は、第７トランジスタ（例えば、図２−８の第７トランジスタＭ７）を第３ノードに結合するステップ１１２０を含んでもよい。

方法１１００は、ラッチノード（例えば、図２−８のラッチノード）を第４トランジスタ、第６トランジスタおよび第７トランジスタに結合するステップ１１２２を含んでもよい。方法１１００は、一以上の抵抗（例えば、図２−３，８のＲ１および／またはＲ２）またはコンデンサ（例えば、図２−４，８のＣ１および／またはＣ２）を第１ノードおよび第３ノードの一方または双方に結合するステップ１１２４を含んでもよい。方法１１００は、一以上の追加のトランジスタ（例えば、図３−７の第８トランジスタＭ８、図４−７の第９トランジスタＭ９、図５−７の第１０トランジスタＭ１０または図５−７の第１１トランジスタＭ１１）を第１ノードおよび第３ノードの一方または双方に結合するステップ１１２６を含んでもよい。

様々な工程は、請求項に係る主題の理解を最も助ける態様で、複数の別個の工程として順に説明される。しかしながら、説明の順序は、これらの工程が必然的に順序依存であることを示唆するものとして解釈されるべきではない。特に、これらの工程は、説明の順序で実施されないかもしれない。説明される工程は、説明される実施の形態とは異なる順序で実施されるかもしれない。追加の実施の形態では、様々な追加的な工程が実施されるかもしれないし、および／または、説明される工程が削除されるかもしれない。

本明細書に記載されるＥＳＤ回路の実施の形態や、このようなＥＳＤ回路を含む装置（例えば、図１のダイ１００）は、様々な他の装置およびシステムに組み込まれうる。図１２は、様々な実施の形態に係るＥＳＤ回路（例えば、図２，３，４，５，６，７または８のそれぞれのＥＳＤ回路２００，３００，４００，５００，６００，７００または８００）を有するダイ１００を含む、例示的なシステム１２００を概略的に示す。図示されるように、システム１２００は、パワー増幅器（ＰＡ；power amplifier）モジュール１２０２を含み、いくつかの実施の形態において、これは無線周波数（ＲＦ；Radio Frequency）のＰＡモジュールであってもよい。システム１２００は、図示されるようにパワー増幅器モジュール１２０２と結合されるトランシーバ１２０４を含んでもよい。パワー増幅器モジュール１２０２は、本明細書で説明するようなＥＳＤ回路を有するダイ１００を含んでもよい。

パワー増幅器モジュール１２０２は、トランシーバ１２０４からのＲＦ入力信号ＲＦｉｎを受信してもよい。パワー増幅器モジュール１２０２は、ＲＦ入力信号ＲＦｉｎを増幅してＲＦ出力信号ＲＦｏｕｔを提供してもよい。ＲＦ入力信号ＲＦｉｎおよびＲＦ出力信号ＲＦｏｕｔの双方は、図１２においてそれぞれＴｘ−ＲＦｉｎおよびＴｘ−ＲＦｏｕｔと示される送信チェーンの一部であってもよい。

増幅されたＲＦ出力信号ＲＦｏｕｔは、アンテナ構造１２０８を介してＲＦ出力信号ＲＦｏｕｔの無線（ＯＴＡ；over-the-air）送信をもたらすアンテナスイッチモジュール（ＡＳＭ）１２０６に提供されてもよい。ＡＳＭ１２０６はまた、アンテナ構造１２０８を介してＲＦ信号を受信し、受信したＲＦ信号Ｒｘを受信チェーンに沿ってトランシーバ１２０４に結合させてもよい。

様々な実施の形態において、アンテナ構造１２０８は、ダイポールアンテナ、モノポールアンテナ、パッチアンテナ、ループアンテナ、マイクロストライプアンテナ、その他、ＲＦ信号のＯＴＡ送信および／または受信に適した、いかなる種類のアンテナを含む、一以上の方向性および／または無指向性のアンテナを有してもよい。

システム１２００は、パワー増幅を含むいかなるシステムであってもよい。ダイ１００の回路は、例えば交流（ＡＣ）−直流（ＤＣ）コンバータ、ＤＣ−ＤＣコンバータ、ＤＣ−ＡＣコンバータやこれらと同様のもの等のパワーコンディショニング用途を含むパワースイッチ用途のための効果的なスイッチデバイスを提供してもよい。様々な実施の形態において、システム１２００は特に無線周波数の高いパワーおよび高い周波数におけるパワー増幅のために有用である。例えば、システム１２００は、地上波通信、衛星通信、レーダシステム、場合によっては様々な産業用途および医療用途の中の一以上のいずれかの用途に適切でありうる。より具体的には、様々な実施の形態において、システム１２００は、レーダデバイス、衛星通信デバイス、携帯端末、携帯電話の基地局、ラジオ放送またはテレビ放送の増幅システムの中から選択される一つであってもよい。

特定の実施の形態が本明細書において説明のために例示され記載されたが、本開示の範囲を逸脱しない限りにおいて、同様の目的を達成すると意図される幅広い種類の代替的および／または等価な実施の形態または実施が本明細書に示され記載された実施の形態の代わりとなってもよい。本出願は、本明細書において議論された実施の形態のいかなる改造または変更をもカバーすることを意図する。したがって、本明細書に記載される実施の形態は、請求項またはそれと同等の記載によってのみ限定されることが明白に意図される。

Claims

電源電圧ノードおよびグランドノードに結合される第１ノードと、
前記第１ノードおよび前記電源電圧ノードに結合される第１トランジスタと、
前記第１ノードおよび前記グランドノードに結合される第２トランジスタと、
前記第１トランジスタおよび前記第２トランジスタに結合される第２ノードと、
前記第２ノードに結合される第３トランジスタと、
前記第３トランジスタに結合される第３ノードと、を備え、
前記第１ノードの充電にかかる第１期間が前記第３ノードの放電にかかる第２期間よりも小さい静電気放電（ＥＳＤ）回路。
前記第３ノードに結合される第４トランジスタをさらに備え、
前記第３ノードの放電にかかる前記第２期間は、前記第３トランジスタがオフ状態に設定されるときに開始し、前記第４トランジスタがオン状態に設定されるときに終了する請求項１に記載のＥＳＤ回路。
前記第１ノードは、前記第１トランジスタのゲートおよび前記第２トランジスタのゲートに結合され、
前記第２ノードは、前記第１トランジスタのドレインおよび前記第２トランジスタのドレインに結合され、
前記第１トランジスタのソースは、前記電源電圧ノードに結合され、
前記第２トランジスタのソースは、前記グランドノードに結合される請求項２に記載のＥＳＤ回路。
前記第２ノードは、前記第３トランジスタのゲートまたはベースに結合され、
前記第３ノードは、前記第３トランジスタのソースまたはエミッタと、前記第４トランジスタのドレインとに結合され、
前記第３トランジスタのドレインまたはコレクタは、前記電源電圧ノードに結合され、前記第４トランジスタのソースは、グランド電圧に結合される請求項３に記載のＥＳＤ回路。
前記第３ノードに結合される第５トランジスタであって、前記第３ノードが前記第５トランジスタのゲートに結合される第５トランジスタと、
前記第５トランジスタに結合される第６トランジスタであって、前記第５トランジスタのゲートが前記第６トランジスタのゲートに結合される第６トランジスタと、
前記第５トランジスタに結合される第７トランジスタであって、前記第５トランジスタのゲートが前記第７トランジスタのゲートに結合される第７トランジスタと、
前記第６トランジスタ、前記第７トランジスタおよび前記第４トランジスタに結合されるラッチノードであって、前記第６トランジスタのドレイン、前記第７トランジスタのドレインおよび前記第４トランジスタのゲートに結合されるラッチノードと、をさらに備える請求項２に記載のＥＳＤ回路。
前記第２期間は、少なくとも前記第１期間の７倍よりも大きい請求項１に記載のＥＳＤ回路。
前記第１期間は、１マイクロ秒（μｓ）よりも小さい値を有し、
前記第２期間は、前記第１期間よりも大きい請求項１に記載のＥＳＤ回路。
前記第１ノードおよび前記第３ノードの一方または双方に結合される一以上の抵抗またはコンデンサをさらに備え、
前記第１ノードまたは前記第３ノードの少なくとも一方の抵抗値または容量は、前記一以上の抵抗またはコンデンサに基づく請求項１に記載のＥＳＤ回路。
前記第１ノードおよび前記第３ノードの一方または双方に結合される一以上の追加のトランジスタをさらに備え、
前記第１ノードおよび前記第３ノードの少なくとも一方の抵抗値または容量は、前記一以上の追加のトランジスタに基づく請求項１に記載のＥＳＤ回路。
前記第３トランジスタは、トリプルウェル（triple-well）トランジスタまたはシリコン−オン−インシュレータ（ＳＯＩ）トランジスタである請求項１に記載のＥＳＤ回路。
第１ノードを電源電圧ノードおよびグランドノードに結合するステップと、
第１トランジスタを前記第１ノードおよび前記電源電圧ノードに結合するステップと、
第２トランジスタを前記第１ノードおよび前記グランドノードに結合するステップと、
第２ノードを前記第１トランジスタおよび前記第２トランジスタに結合するステップと、
第３トランジスタを前記第２ノードに結合するステップと、
第３ノードを前記第３トランジスタに結合するステップと、を備え、
前記第１ノードの充電にかかる第１期間が前記第３ノードの放電にかかる第２期間よりも小さい静電気放電（ＥＳＤ）回路の製造方法。
第４トランジスタを前記第３トランジスタに結合するステップをさらに備え、
前記第３ノードの放電にかかる前記第２期間は、前記第３トランジスタがオフ状態に設定されるときに開始し、前記第４トランジスタがオン状態に設定されるときに終了する請求項１１に記載の方法。
前記第１ノードは、前記第１トランジスタのゲートおよび前記第２トランジスタのゲートに結合され、
前記第２ノードは、前記第１トランジスタのドレインおよび前記第２トランジスタのドレインに結合され、
前記第１トランジスタのソースは、前記電源電圧ノードに結合され、
前記第２トランジスタのソースは、前記グランドノードに結合される請求項１２に記載の方法。
前記第２ノードは、前記第３トランジスタのゲートまたはベースに結合され、
前記第３ノードは、前記第３トランジスタのソースまたはエミッタと、前記第４トランジスタのドレインとに結合され、
前記第３トランジスタのドレインまたはコレクタは、前記電源電圧ノードに結合され、前記第４トランジスタのソースは、グランド電圧に結合される請求項１３に記載の方法。
第５トランジスタを前記第３ノードに結合するステップであって、前記第３ノードが前記第５トランジスタのゲートに結合されるステップと、
第６トランジスタを前記第５トランジスタに結合するステップであって、前記第５トランジスタのゲートが前記第６トランジスタのゲートに結合されるステップと、
第７トランジスタを前記第５トランジスタに結合するステップであって、前記第５トランジスタのゲートが前記第７トランジスタのゲートに結合されるステップと、
ラッチノードを前記第６トランジスタ、前記第７トランジスタおよび前記第４トランジスタに結合するステップであって、前記ラッチノードが前記第６トランジスタのドレイン、前記第７トランジスタのドレインおよび前記第４トランジスタのゲートに結合されるステップと、をさらに備える請求項１２に記載の方法。
前記第２期間は、少なくとも前記第１期間の７倍よりも大きい請求項１１に記載の方法。
前記第１期間は、１マイクロ秒（μｓ）よりも小さく、
前記第２期間は、前記第１期間よりも大きい請求項１１に記載の方法。
一以上の抵抗またはコンデンサを前記第１ノードおよび前記第３ノードの一方または双方に結合するステップをさらに備え、
前記第１ノードまたは前記第３ノードの少なくとも一方の抵抗値または容量は、前記一以上の抵抗またはコンデンサに基づく請求項１１に記載の方法。
一以上の追加のトランジスタを前記第１ノードおよび前記第３ノードの一方または双方に結合するステップをさらに備え、
前記第１ノードおよび前記第３ノードの少なくと一方の抵抗値または容量は、前記一以上の追加のトランジスタに基づく請求項１１に記載の方法。
ダイを含むパワー増幅器モジュールを備え、
前記ダイは、
前記ダイの動作のために電源電圧ノードを提供するように構成される電源接続部と、
グランドノードを提供するように構成されるグランド接続部と、
前記電源電圧ノードおよび前記グランドノードに結合される静電気放電（ＥＳＤ）クランプとを含み、
前記ＥＳＤクランプは、
前記電源電圧ノードおよび前記グランドノードに結合される第１ノードと、
前記第１ノードおよび前記電源電圧ノードに結合される第１トランジスタと、
前記第１ノードおよび前記グランドノードに結合される第２トランジスタと、
前記第１トランジスタおよび前記第２トランジスタに結合される第２ノードと、
前記第２ノードに結合される第３トランジスタと、
前記第３トランジスタに結合される第３ノードと、を備え、
前記第１ノードの充電にかかる第１期間が前記第３ノードの放電にかかる第２期間よりも小さいシステム。
前記ＥＳＤクランプは、前記第３トランジスタに結合される第４トランジスタをさらに備え、
前記第３ノードの放電にかかる前記第２期間は、前記第３トランジスタがオフ状態に設定されるときに開始し、前記第４トランジスタがオン状態に設定されるときに終了する請求項２０に記載のシステム。