CN104517958A - 静电保护电路 - Google Patents

Abstract

本发明的静电保护电路，包括：第一输入/输出引脚、第二输入/输出引脚、电源输出端、接地端、钳位电路、功能单元、第一寄生晶闸管以及第二寄生晶闸管。所述第一寄生晶闸管包括所述第一N型连接区、所述第一P型掺杂区、所述第一P型连接区、所述第一N型掺杂区，所述第二寄生晶闸管包括所述第二N型连接区、所述第二P型掺杂区、所述第二P型连接区、所述第二N型掺杂区。本发明中，采用第一寄生晶闸管、第二寄生晶闸管以及钳位电路的组合电路来实现功能单元的静电放电保护，当第一输入/输出引脚上产生的静电脉冲可以通过第一寄生晶闸管和第二寄生晶闸管表面形成的二极管结构及其内部的寄生晶体管同时实现静电放电，静电保护能力更好。

Description

静电保护电路

技术领域

本发明涉及集成电路静电保护电路设计领域，尤其涉及一种应用于低噪声放大器电路的静电保护电路设计。

背景技术

低噪声放大器(Low-Noise Amplifier，LNA)作为射频前端的关键模块，其性能对整个系统起着决定性的作用。低噪声放大器要求具有较低噪声的同时又能提供一定的增益，从而来抑制混频器等后续模块的噪声。

现有技术中，对于低噪声放大器电路的静电保护电路图参考图1所示，包括第一输入/输出引脚1、第二输入/输出引脚2、低噪声放大器3、钳位电路4、第一二极管结构5、第二二极管结构6，电源输出端VDD以及接地端GND，当第一输入/输出引脚1中产生静电脉冲时，电荷沿第一二极管结构5、电源输出端VDD、钳位电路4、接地端GND，再经过第二二极管结构6结构释放到第二输入/输出引脚2，第二输入/输出引脚2接地，电荷释放到LAN电路结构的外部，电流方向如图1中箭头方向所示。

但是，图1中静电脉冲释放过程中，电流的通路上的电阻较大，使得在电流通路过程中，形成较大的压降，使得静电脉冲的第一输入/输出引脚上的电位很难钳位住，使得静电保护过程失效。

发明内容

本发明的目的在于，提供一种静电保护电路，采用寄生晶闸管的静电保护电路，提高静电保护能力。

为解决上述技术问题，本发明提供一种静电保护电路，包括：

第一输入/输出引脚、第二输入/输出引脚、电源输出端、接地端、钳位电路和功能单元，所述功能单元分别与所述第一输入/输出引脚、所述第二输入/输出引脚、所述电源输出端和所述接地端连接，所述钳位电路分别所述电源输出端和所述接地端连接；

第一寄生晶闸管，所述第一寄生晶闸管包括位于第一半导体衬底内相邻的第一N阱和第一P阱，位于所述第一N阱表面且相互隔离的第一N型连接区和第一P型掺杂区，位于所述第一P阱表面且相互隔离的第一P型连接区和第一N型掺杂区，其中，所述第一N型连接区远离所述第一P阱，并连接所述电源输出端，所述第一P型掺杂区靠近所述第一P阱，并连接所述第一输入/输出引脚，所述第一N型掺杂区靠近所述第一N阱，并连接所述第二输入/输出引脚，所述第一P型连接区远离所述第一N阱，并连接所述接地端，并且所述第一P型掺杂区和所述第一N型掺杂区之间相互隔离；以及

第二寄生晶闸管，所述第二寄生晶闸管包括位于第二半导体衬底内相邻的第二N阱和第二P阱，位于所述第二N阱表面且相互隔离的第二N型连接区和第二P型掺杂区，位于所述第二P阱表面且相互隔离的第二P型连接区和第二N型掺杂区，其中，所述第二N型连接区远离所述第二P阱，并连接所述电源输出端，所述第二P型掺杂区靠近所述第二P阱，并连接所述第二输入/输出引脚，所述第二N型掺杂区靠近所述第二N阱，并连接所述第一输入/输出引脚，所述第二P型连接区远离所述第二N阱，并连接所述接地端，并且所述第二P型掺杂区和所述第二N型掺杂区之间相互隔离。

可选的，所述钳位电路包括RC回路、反相器电路，所述反相器电路包括第一PMOS晶体管和第一NMOS晶体管。

可选的，所述第一PMOS晶体管的漏极和所述第一NMOS晶体管的漏极通过一第一节点相连，所述第一PMOS晶体管的栅极和所述第一NMOS晶体管的栅极通过一第二节点相连。

可选的，所述第一PMOS晶体管的源极连接所述电源输出端，所述第一NMOS晶体管的源极连接所述接地端。

可选的，所述反相器电路还包括第二NMOS晶体管，所述第二NMOS晶体管的栅极与所述第一节点连接。

可选的，所述第二NMOS晶体管的源极与所述第一NMOS晶体管的源极连接，所述第二NMOS晶体管的漏极与所述第一PMOS晶体管的源极连接。

可选的，所述RC回路包括一第一电阻和第一电容，所述第一电阻的一端和所述第一电容的一端连接形成的耦合点与所述第二节点连接。

可选的，所述第一电阻的另一端连接所述电源输出端，所述第一电容的另一端连接所述接地端。

可选的，所述第一晶闸管还包括一位于所述第一P阱表面的第一触发电压调整区，所述第一触发电压调整区位于所述第一P型掺杂区和所述第一N型掺杂区之间，并且与所述第一P型掺杂区和所述第一N型掺杂区相互隔离。

可选的，所述第一触发电压调整区连接所述第一节点。

可选的，所述第二晶闸管还包括一位于所述第二P阱表面的第二触发电压调整区，所述第二触发电压调整区位于所述第二P型掺杂区和所述第二N型掺杂区之间，并且与所述第二P型掺杂区和所述第二N型掺杂区相互隔离。

可选的，所述第二触发电压调整区连接所述第一节点。

可选的，所述功能单元为一低噪声放大器电路。

与现有技术相比，本发明静电保护电路，采用第一寄生晶闸管、第二寄生晶闸管以及钳位电路的组合电路来实现功能单元的静电放电，当第一输入/输出引脚上产生的静电脉冲可以通过第一寄生晶闸管和第二寄生晶闸管表面形成的二极管结构及其内部的寄生晶体管同时实现静电放电，静电保护能力更好。

附图说明

图1为现有技术中低噪声放大器电路的一实施例的静电保护电路的电路图；

图2为本发明一实施例中静电保护电路的电路图；

图3为本发明中第一寄生晶闸管器件结构的剖面示意图；

图4为本发明中第二寄生晶闸管器件结构的剖面示意图。

具体实施方式

下面将结合示意图对本发明的静电保护电路进行更详细的描述，其中表示了本发明的优选实施例，应该理解本领域技术人员可以修改在此描述的本发明，而仍然实现本发明的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本发明的限制。

在下列段落中参照附图以举例方式更具体地描述本发明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。

本发明的核心思想在于。采用第一寄生晶闸管、第二寄生晶闸管以及钳位电路的组合电路来实现功能单元的静电放电，当第一输入/输出引脚上产生的静电脉冲，静电脉冲可以通过两条静电放电回路释放，一条通过第一寄生晶闸管形成的二极管结构向第二输入/输出引脚释放，另外一条通过第一寄生晶闸管和第二寄生晶闸管中的寄生晶体管快速向第二输入/输出引脚释放，因此，本发明的静电保护能力更好。

具体的，本发明的静电保护电路的电路图参考图2中所示，并结合图3和图4进行具体说明。本发明的静电保护电路包括：

第一输入/输出引脚10、第二输入/输出引脚20、电源输出端VDD、接地端GND、功能单元30和钳位电路40，所述功能单元30分别与所述第一输入/输出引脚10、所述第二输入/输出引脚20、所述电源输出端VDD和所述接地端GND连接，所述钳位电路40分别所述电源输出端VDD和所述接地端GND连接。

在本实施例中，所述功能单元30为一低噪声放大器电路，低噪声放大器电路是射频电路中常用的电路结构，包括有晶体管M1、M2、M3、M4；输出端O1、O2；电感L1、L2、L3、L4、L5、L6、L7；电阻R1；电容C1、C2、C3、C4、C5、C6。

本发明中，所述钳位电路40包括RC回路41、反相器电路42，所述反相器电路42包括第一PMOS晶体管P1和第一NMOS晶体管N1，所述第一PMOS晶体管P1的漏极和所述第一NMOS晶体管N1的漏极通过一第一节点A相连，所述第一PMOS晶体管P1的栅极和所述第一NMOS晶体管N1的栅极通过一第二节点B连接。所述第一PMOS晶体管P1的源极连接所述电源输出端VDD，所述第一NMOS晶体管N1的源极连接所述接地端GND。

优选的，所述反相器电路42还包括第二NMOS晶体管N2，所述第二NMOS晶体管N2的栅极与所述第一节点A连接。所述第二NMOS晶体管N2的源极与所述第一NMOS晶体管N1的源极连接，所述第二NMOS晶体管N2的漏极与所述第一PMOS晶体管P1的源极连接。

所述RC回路41包括一第一电阻R和第一电容C，所述第一电阻R的一端和所述第一电容C的一端之间连接形成一耦合点S，所述耦合点S与所述第二节点B连接，所述第一电阻R的另一端连接所述电源输出端VDD，所述第一电容C的另一端连接所述接地端GND。

参考图3所示，第一寄生晶闸管50，所述第一寄生晶闸管50包括位于第一半导体衬底51内相邻的第一N阱53和第一P阱54，位于所述第一N阱53表面且相互隔离的第一N型连接区531和第一P型掺杂区532，位于所述第一P阱54表面且相互隔离的第一P型连接区541、第一N型掺杂区542和第一触发电压调整区543。所述第一N型连接区531远离所述第一P阱、所述第一P型掺杂区532靠近所述第一P阱、所述第一P型连接区541远离所述第一N阱、所述第一N型掺杂区542靠近所述第一N阱，并且所述第一N型连接区531、所述第一P型掺杂区532、所述第一P型连接区541、所述第一N型掺杂区542之间通过浅沟槽隔离结构52相互隔离。所述第一触发电压调整区543位于所述第一P型掺杂区532和所述第一N型掺杂区542之间，并且所述第一触发电压调整区543分别通过浅沟槽隔离结构52与所述第一P型掺杂区532和所述第一N型掺杂区542相互隔离。

在本发明中，所述第一N型连接区521连接所述电源输出端VDD，所述第一P型掺杂区532连接所述第一输入/输出引脚10，所述第一N型掺杂区542连接所述第二输入/输出引脚20，所述第一P型连接区541连接所述接地端GND，所述第一触发电压调整区543连接所述第一节点A。在第一寄生晶闸管50中，所述第一P型掺杂区532、所述第一N阱53以及所述第一P阱54构成寄生PNP晶体管T1，所述第一N阱53、所述第一P阱54以及所述第一N型掺杂区542构成寄生NPN晶体管T2。而第一P型掺杂区532、第一N阱53、第一P阱54、第一N型掺杂区542即形成第一寄生晶闸管50的PNPN结构，即形成二极管D1和二极管D4。

参考图3所示，第二寄生晶闸管60，所述第二寄生晶闸管60包括位于第二半导体衬底61内相邻的第二N阱63和第二P阱64，位于所述第二N阱63表面且相互隔离的第二N型连接区631和第二P型掺杂区632，位于所述第二P阱64表面且相互隔离的第二P型连接区641、第二N型掺杂区642和第二触发电压调整区643。所述第二N型连接区631远离所述第二P阱、所述第二P型掺杂区632靠近所述第二P阱、所述第二P型连接区641远离所述第二N阱、所述第二N型掺杂区642靠近所述第二N阱，并且所述第二N型连接区631、所述第二P型掺杂区632、所述第二P型连接区641、所述第二N型掺杂区642之间通过浅沟槽隔离结构62相互隔离。所述第二触发电压调整区643位于所述第二P型掺杂区632和所述第二N型掺杂区642之间，并且所述第二触发电压调整区643分别通过浅沟槽隔离结构62与所述第二P型掺杂区632和第二N型掺杂区642之间相互隔离。

在本发明中，所述第二N型连接区631连接所述电源输出端VDD，所述第二P型掺杂区632连接所述第二输入/输出引脚20，所述第二N型掺杂区642连接所述第一输入/输出引脚10，所述第二P型连接区641连接所述接地端GND连接，所述第二触发电压调整区643连接所述第一节点A。在第二寄生晶闸管60中，所述第二P型掺杂区632、所第二述N阱63以及所述第二P阱64构成寄生PNP晶体管T3，所述第二N阱63、所述第二P阱64以及所述第二N型掺杂区642构成寄生NPN晶体管T4。而第二P型掺杂区632、第二N阱63、第二P阱64、第二N型掺杂区642即形成第二寄生晶闸管60的PNPN结构，即形成二极管D2和二极管D3。

在本实施例中，所述第一输入/输出引脚10接静电脉冲，所述第二输入/输出引脚20接地为例，以所述第一输入/输出引脚10接静电脉冲到所述第而输入/输出引脚20之间的静电保护通路为例进行说明，当然本发明还可以有其他的实现形式，例如，还可以有第二输入/输出引脚20到第一输入/输出引脚10的静电放电通路，此为本领域技术人员可以理解的，在此不在赘述。

在非静电保护的情况下，由于反相器电路42的输入端通过RC回路41的第一电阻R与所述电源输出端VDD连接，因此反相器中第一PMOS管P1导通，而第一NMOS晶体管N1以及第二NMOS晶体管N2关闭。此时第一晶闸管60中的寄生NPN晶体管T2的基极(第一触发电压调整区)通过第一PMOS晶体管与所述电源输出端VDD连接，电位应当与所述电源输出端VDD的电位相同。同样的，第二晶闸管60中的寄生NPN晶体管T4的基极(第二触发电压调整区)通过第一PMOS晶体管与所述电源输出端VDD连接，电位应当与所述电源输出端VDD的电位相同。

当所述第一输入/输出引脚10产生静电脉冲时，静电脉冲有两个通路可以实现静电放电。第一条放电通路为：静电脉冲沿第一输入/输出引脚10经过二极管D1、电源输出端VDD、钳位电路40、接地端VSS、二极管D4，最终经过第二输入/输出引脚20释放，电流的方向的如图中的虚线箭头方向所示。

另一方面，静电脉冲经过钳位电路40，在所述RC回路41中产生耦合效应。使得反相器电路42中的第一PMOS晶体管P1开启，所述第二NMOS晶体管N2的栅极电位抬升，第二NMOS晶体管N2开启。电流经过第一P型连接区流入所述P阱54，使得寄生内阻R_p两端迅速产生压降，寄生NPN管T2的基极-发射极正偏，寄生NPN晶体管T2导通，而寄生NPN晶体管T2的集电极与寄生PNP晶体管T1的基极直接连接，使得寄生PNP晶体管T1的基极-发射极正偏，寄生PNP晶体管T1也迅速导通，使得第一寄生晶闸管50被触发。同样的，第二寄生晶闸管60的触发与第一寄生晶闸管50的触发的原理相同，在此不在赘述。随着第一寄生晶闸管50和第二寄生晶闸管60的触发导通，聚集于所述第一输入/输出引脚10的静电脉冲通过第一P型掺杂区532以及第二N型掺杂区642迅速向第二输入/输出引脚20释放，电流的方向如图2中的实线箭头的方向所示。

在本发明中，所述第一触发电压调整区543连接所述第一节点A，并且所述第二触发电压调整区643连接所述第一节点A，即第一触发电压调整区543与第二触发电压调整区643连接所述钳位电路40，当电源输出端VDD上产生瞬时的静电脉冲时，能够诱发第一寄生晶闸管50以及第二寄生晶体管60导通，也即所述钳位电路40等效于调整降低了第一寄生晶闸管50以及第二寄生晶体管60的触发电压。随着第一寄生晶闸管50以及第二寄生晶体管60的导通，聚集于所述第一输入/输出引脚10上的的静电脉冲，释放到第二输入/输出引脚20。并且，第一寄生晶闸管50以及第二寄生晶体管60使得静电放电通路的导通均匀性更好。

在本发明中，还可以有其他的实现形式，例如，所述第一晶闸管50包括一位于所述第一P阱54中的第一触发电压调整区543，所述第二晶闸管60不包括一位于所述第二P阱64中的第二触发电压调整区643，或者所述第一晶闸管50不包括一位于所述第一P阱54中的第一触发电压调整区543，而所述第二晶闸管60包括一位于所述第二P阱64中的第二触发电压调整区643，亦可以实现本发明的静电放电，亦在本发明保护的思想范围之内，

综上所述，本发明提供的静电保护电路，包括：第一输入/输出引脚、第二输入/输出引脚、电源输出端、接地端、钳位电路、功能单元、第一寄生晶闸管以及第二寄生晶闸管。所述第一寄生晶闸管包括所述第一N型连接区、所述第一P型掺杂区、所述第一P型连接区、所述第一N型掺杂区，所述第二寄生晶闸管包括所述第二N型连接区、所述第二P型掺杂区、所述第二P型连接区、所述第二N型掺杂区。本发明中，采用第一寄生晶闸管、第二寄生晶闸管以及钳位电路的组合电路来实现功能单元的静电放电保护，当第一输入/输出引脚上产生的静电脉冲可以通过第一寄生晶闸管和第二寄生晶闸管表面形成的二极管结构及其内部的寄生晶体管同时实现静电放电，静电保护能力更好。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (13)

1.一种静电保护电路，其特征在于，包括：

第一输入/输出引脚、第二输入/输出引脚、电源输出端、接地端、钳位电路和功能单元，所述功能单元分别与所述第一输入/输出引脚、所述第二输入/输出引脚、所述电源输出端和所述接地端连接，所述钳位电路分别所述电源输出端和所述接地端连接；

第一寄生晶闸管，所述第一寄生晶闸管包括位于第一半导体衬底内相邻的第一N阱和第一P阱，位于所述第一N阱表面且相互隔离的第一N型连接区和第一P型掺杂区，位于所述第一P阱表面且相互隔离的第一P型连接区和第一N型掺杂区，其中，所述第一N型连接区远离所述第一P阱，并连接所述电源输出端，所述第一P型掺杂区靠近所述第一P阱，并连接所述第一输入/输出引脚，所述第一N型掺杂区靠近所述第一N阱，并连接所述第二输入/输出引脚，所述第一P型连接区远离所述第一N阱，并连接所述接地端，并且所述第一P型掺杂区和所述第一N型掺杂区之间相互隔离；以及

第二寄生晶闸管，所述第二寄生晶闸管包括位于第二半导体衬底内相邻的第二N阱和第二P阱，位于所述第二N阱表面且相互隔离的第二N型连接区和第二P型掺杂区，位于所述第二P阱表面且相互隔离的第二P型连接区和第二N型掺杂区，其中，所述第二N型连接区远离所述第二P阱，并连接所述电源输出端，所述第二P型掺杂区靠近所述第二P阱，并连接所述第二输入/输出引脚，所述第二N型掺杂区靠近所述第二N阱，并连接所述第一输入/输出引脚，所述第二P型连接区远离所述第二N阱，并连接所述接地端，并且所述第二P型掺杂区和所述第二N型掺杂区之间相互隔离。

2.如权利要求1所述所述的静电保护电路，其特征在于，所述钳位电路包括RC回路、反相器电路，所述反相器电路包括第一PMOS晶体管和第一NMOS晶体管。

3.如权利要求2所述所述的静电保护电路，其特征在于，所述第一PMOS晶体管的漏极和所述第一NMOS晶体管的漏极通过一第一节点相连，所述第一PMOS晶体管的栅极和所述第一NMOS晶体管的栅极通过一第二节点相连。

4.如权利要求3所述的静电保护电路，其特征在于，所述第一PMOS晶体管的源极连接所述电源输出端，所述第一NMOS晶体管的源极连接所述接地端。

5.如权利要求3所述的静电保护电路，其特征在于，所述反相器电路还包括第二NMOS晶体管，所述第二NMOS晶体管的栅极与所述第一节点连接。

6.如权利要求5所述的静电保护电路，其特征在于，所述第二NMOS晶体管的源极与所述第一NMOS晶体管的源极连接，所述第二NMOS晶体管的漏极与所述第一PMOS晶体管的源极连接。

7.如权利要求3所述的静电保护电路，其特征在于，所述RC回路包括一第一电阻和第一电容，所述第一电阻的一端和所述第一电容的一端连接形成的耦合点与所述第二节点连接。

8.如权利要求7所述的静电保护电路，其特征在于，所述第一电阻的另一端连接所述电源输出端，所述第一电容的另一端连接所述接地端。

9.如权利要求1至8任意一项所述的静电保护电路，其特征在于，所述第一晶闸管还包括一位于所述第一P阱表面的第一触发电压调整区，所述第一触发电压调整区位于所述第一P型掺杂区和所述第一N型掺杂区之间，并且与所述第一P型掺杂区和所述第一N型掺杂区相互隔离。

10.如权利要求9所述的静电保护电路，其特征在于，所述第一触发电压调整区连接所述第一节点。

11.如权利要求1至8任意一项所述的静电保护电路，其特征在于，所述第二晶闸管还包括一位于所述第二P阱表面的第二触发电压调整区，所述第二触发电压调整区位于所述第二P型掺杂区和所述第二N型掺杂区之间，并且与所述第二P型掺杂区和所述第二N型掺杂区相互隔离。

12.如权利要求11所述的静电保护电路，其特征在于，所述第二触发电压调整区连接所述第一节点。

13.如权利要求1至8任意一项所述的静电保护电路，其特征在于，所述功能单元为一低噪声放大器电路。