JP2015019081A

JP2015019081A - 積層セラミック電子部品

Info

Publication number: JP2015019081A
Application number: JP2014164833A
Authority: JP
Inventors: 和博西林; Kazuhiro Nishibayashi; 隆司澤田; Takashi Sawada; 洋平向畠; Yohei Mukobata
Original assignee: Murata Manufacturing Co Ltd
Current assignee: Murata Manufacturing Co Ltd
Priority date: 2014-08-13
Filing date: 2014-08-13
Publication date: 2015-01-29

Abstract

【課題】回路基板へ実装する際に、積層セラミック電子部品とランドを介した回路基板との固着力を確保しつつ、ランドのパターンの面積を削減しうる積層セラミック電子部品を提供する。【解決手段】積層セラミックコンデンサは、内部にセラミック層を介して対向する第１内部電極と第２内部電極とがそれぞれ複数配設される積層セラミック素子と、積層セラミック素子の表面の中央部に設けられた第１外部電極と、積層セラミック素子の表面の両端部に第１外部電極を間に配置するようにそれぞれ設けられた第２外部電極と、を備える。第１外部電極及び第２外部電極は、第１および第２外部電極本体部ならびに第１および第２折り返し部を有する。第１および第２折り返し部の幅は、第１および第２外部電極本体部の幅よりも大きく形成されている。【選択図】図１

Description

本発明は、積層セラミックコンデンサなどの積層セラミック電子部品に関する。

特許文献１（図８〜図１０）に示すように、等価直列インダクタンス（ＥＳＬ）を低くするために、積層セラミック素子表面の中央部に設けられた第１外部電極と、積層セラミック素子表面の両端部に第１外部電極を間に配置するようにそれぞれ設けられた第２外部電極と、を備えた３端子の積層セラミックコンデンサが知られている。３端子とは、コンデンサの端子として、三つの端子が回路基板に電気的に接続されることを意味する。

図１３（Ａ）は、従来の３端子の積層セラミックコンデンサ８０を模式的に示した図である。この従来の３端子の積層セラミックコンデンサ８０が回路基板９０に配置されるランド９２に実装される場合、この積層セラミックコンデンサ８０とランド９２を介した回路基板９０との固着力を確保するために、積層セラミックコンデンサ８０に対するはんだの濡れ上がりが必要である。したがって、積層セラミックコンデンサ８０とランド９２を介した回路基板９０との固着力を確保するため、一定のはんだ量が必要となる。

特開２０１３−４６０５２号公報

しかしながら、回路基板９０に配置されるランド９２に積層セラミックコンデンサ８０を、はんだを用いて実装する場合、ランド９２と積層セラミックコンデンサ８０の外部電極８４との間に、はんだの量に適応して一定のフィレット９４が形成されるため、はんだの量が増加すると、フィレット９４の幅が大きくなることから、回路基板９０の表面に形成されるランド９２のパターンの狭隣接化が困難となり、積層セラミックコンデンサ８０の実装面積の削減が困難であった。したがって、このことにより、回路基板９０の小型化を妨げるという問題が生じていた。

それゆえに、本発明の目的は、回路基板へ実装する際に、積層セラミック電子部品とランドを介した回路基板との固着力を確保しつつ、ランドのパターンの面積を削減しうる積層セラミック電子部品を提供することである。

本発明の積層セラミック電子部品は、
積層セラミック素子と、
積層セラミック素子の内部に設けられ、
セラミック層を介して対向する第１内部電極と第２内部電極と、積層セラミック素子表面の両端部に設けられた第２外部電極と、第２外部電極の間に設けられた第１外部電極と、を備えた積層セラミック電子部品であって、
第１外部電極および第２外部電極は、
複数の第１内部電極が積層セラミック素子表面の中央部に引き出された面において第１外部電極に電気的に接続するための第１外部電極本体部と、複数の第２内部電極が積層セラミック素子の両端部のそれぞれに引き出された面において第２外部電極に電気的に接続するための第２外部電極本体部と、
第１および第２内部電極が引き出された面と交差した面に形成され、かつ、第１外部電極本体部の両端に延在して形成される第１折り返し部と、を有し、
第１および第２内部電極が引き出された面と交差した面に形成され、かつ、第２外部電極本体部の両端に延在して形成される第２折り返し部と、を有し、
第１外部電極の幅が第２外部電極の幅より大きく、
第１および第２内部電極が引き出された面と交差した面との境界部は面取りされており、
第１および第２折り返し部の幅が、第１および第２外部電極本体部の幅より大きく、
前記第１および第２折り返し部は、前記面取りされた前記第１および第２内部電極が引き出された面と交差した面の境界部において最も大きい幅を有すること、
を特徴とする、積層セラミック電子部品である。

また、本発明の積層セラミック電子部品は、
第１外部電極が信号側電極であって、第２外部電極がグランド側電極であることを特徴とする積層セラミック電子部品であってもよい。

さらに、本発明の積層セラミック電子部品は、
積層セラミック素子が、
長さ方向および幅方向に沿って延びる第１面および第２面と、幅方向および厚み方向に沿って延びる第３面および第４面と長さ方向および厚み方向に沿って延びる第５面および第６面とを有し、
第１および第２外部電極本体部は少なくとも第１面に形成されており、
第１外部電極、第２外部電極が設けられた積層セラミック素子の長さ方向の寸法が、２．０ｍｍ以上２．１ｍｍ以下であって、第１面における第２外部電極の長さ方向の寸法が０．３５以上０．４５ｍｍ以下であり、第１面における第１外部電極の長さ方向の寸法が０．６３以上０．６７ｍｍ以下であることを特徴とする積層セラミック電子部品であってもよい。

本発明によれば、積層セラミック電子部品は、第１外部電極および第２外部電極が、複数の第１内部電極が積層セラミック素子表面の中央部に引き出された面において第１外部電極に電気的に接続するための第１外部電極本体部と、複数の第２内部電極が積層セラミック素子の両端部のそれぞれに引き出された面において第２外部電極に電気的に接続するための第２外部電極本体部と、第１および第２内部電極が引き出された面と交差した面に形成され、かつ、第１外部電極本体部の両端に延在して形成される第１折り返し部と、第１および第２内部電極が引き出された面と交差した面に形成され、かつ、第２外部電極本体部の両端に延在して形成される第２折り返し部と、を有しており、第１および第２折り返し部の幅が、第１および第２外部電極本体部の幅より大きいことから、第１外部電極および第２外部電極の第１および第２折り返し部に対して濡れ上がるはんだの量を従来に比べて増加させることができるので、積層セラミック電子部品と回路基板との固着力を確保しつつ、回路基板のランドにおけるフィレットの面積を小さくすることができる。したがって、本発明にかかる積層セラミック電子部品を回路基板に実装することにより、回路基板のランドのパターンの面積を削減することができる。

この発明の上述の目的、その他の目的、特徴および利点は、図面を参照して行う以下の発明を実施するための形態の説明から一層明らかとなろう。

本発明に係る積層セラミック電子部品の第１の実施の形態を示す外観斜視図である。図１に示した積層セラミック素子の斜視図である。図２に示した積層セラミック素子の分解斜視図である。本発明に係る積層セラミック電子部品の第２の実施の形態を示す外観斜視図である。図４に示した積層セラミック素子の斜視図である。図５に示した積層セラミック素子の分解斜視図である。本発明に係る積層セラミック電子部品の製造方法の一実施の形態を示すフローチャートである。外部電極ペーストを積層セラミック電子部品に塗布するための塗布装置を示す概略構成図である。１回目の外部電極ペーストを塗布する方法を説明するための模式図である。図９に続く１回目の外部電極ペーストを塗布する方法を説明するための模式図である。２回目の外部電極ペーストを塗布する方法を説明するための模式図である。図１１に続く２回目の外部電極ペーストを塗布する方法を説明するための模式図である。本発明に係る積層セラミック電子部品の効果を説明するための説明図である。

本発明に係る積層セラミック電子部品の実施の形態を説明する。なお、以下の実施の形態では、積層セラミック電子部品として、積層セラミックコンデンサを例にして説明するけれども、本発明はこれに限定されるものではない。例えば、積層セラミック電子部品は、積層セラミックバリスタ、積層セラミックインダクタなどであってもよい。

１．積層セラミック電子部品
（１）第１の実施の形態
図１は、積層セラミック電子部品である積層セラミックコンデンサ１を示す外観斜視図である。図２は、図１に示した積層セラミック素子２の斜視図である。図３は、図２に示した積層セラミック素子２の分解斜視図である。

積層セラミックコンデンサ１は、略直方体の積層セラミック素子２と、積層セラミック素子２の表面の中央部に形成された第１外部電極４ａ，４ｂと、積層セラミック素子２の表面の左右の端部に形成された第２外部電極６ａ，６ｂ，８ａ，８ｂとを備えている。

積層セラミック素子２は、上下の高さＴ方向に、第１面２ａと、第１面２ａに対向する第２面２ｂとを有している。また、積層セラミック素子２は、左右の長さＬ方向に、第３面２ｃと、第３面２ｃに対向する第４面２ｄとを有している。さらに、積層セラミック素子２は、前後の幅Ｗ方向に、第５面２ｅと、第５面２ｅに対向する第６面２ｆとを有している。また、第１面２ａと第５面２ｅとが交差する境界部３ａは面取りされており、第１面２ａと第６面２ｆとが交差する境界部３ａは面取りされている。また、第２面２ｂと第５面２ｅとが交差する境界部３ｂは面取りされており、第２面２ｂと第６面２ｆとが交差する境界部３ｂは面取りされている。
積層セラミックコンデンサ１は、例えば長さＬ方向の寸法が２．００ｍｍ以上２．１０ｍｍ以下であることが好ましく、高さＴ方向の寸法が０．７ｍｍ以上１．０ｍｍ以下であることが好ましく、幅Ｗ方向の寸法が１．２０ｍｍ以上１．４０ｍｍ以下であることが好ましい。
なお、積層セラミックコンデンサ１の長さＬ方向の寸法、高さＴ方向の寸法、幅Ｗ方向の寸法は、ミツトヨ製のマイクロメーターＭＤＣ−２５ＭＸを用いて測定することができる。

第１外部電極４ａは第１面２ａの中央部に形成され、第１外部電極４ｂは第２面２ｂの中央部に形成されている。第２外部電極６ａ，８ａは、第１面２ａの左右の両端部に、第１外部電極４ａを間に配置するように、それぞれ設けられている。第２外部電極６ｂ，８ｂは、第２面２ｂの左右の両端部に、第１外部電極４ｂを間に配置するように、それぞれ設けられている。従って、第１面２ａおよび第２面２ｂのいずれか一方の面が、積層セラミックコンデンサ１の実装面となる。積層セラミックコンデンサ１は３端子コンデンサである。

第１外部電極４ａ，４ｂは、後述する第１内部電極２０の第１引出部２４ａ，２４ｂと電気的に接続される第１外部電極本体部９ａ１と、第１外部電極本体部９ａ１の両端に延在して形成される第１折り返し部９ｂ１とを有する。また、第２外部電極６ａ，６ｂ，８ａ，８ｂは、後述する第２内部電極２２の第２引出部２６ａ，２６ｂ，２８ａ，２８ｂと電気的に接続される第２外部電極本体部９ａ２と、第２外部電極本体部９ａ２の両端に延在して形成される第２折り返し部９ｂ２とを有する。第１および第２外部電極本体部９ａ１，９ａ２は、第１面２ａおよび第２面２ｂに形成されており、第１および第２折り返し部９ｂ１，９ｂ２は、第５面２ｅおよび第６面２ｆに形成される。

ここで、第１外部電極４ａ，４ｂの第１外部電極本体部９ａ１の幅Ｂは、第２外部電極６ａ，６ｂ，８ａ，８ｂの第２外部電極本体部９ａ２の幅Ａより大きく設定されている。より具体的には、第１外部電極４ａ，４ｂの第１外部電極本体部９ａ１の幅Ｂは０．６３ｍｍ以上０．６７ｍｍ以下である。第２外部電極６ａ，６ｂ，８ａ，８ｂの第２外部電極本体部９ａ２の幅Ａは０．３５ｍｍ以上０．４５ｍｍ以下である。
なお、第１の外部電極４ａ、４ｂの第１外部電極本体部９ａ１、第２の外部電極６ａ、６ｂ、８ａ、８ｂの第２外部電極本体部９ａ２の幅は、ＮＩＫＯＮ製の測定顕微鏡ＭＭ−６０にて２０倍の倍率で積層セラミックコンデンサ１の第１面または第２面を投影して測定することができる。

そして、第１外部電極４ａ，４ｂは、それぞれ外部電極ペーストを１回塗布することにより厚膜形成されている。また、第２外部電極６ａ，６ｂ，８ａ，８ｂは、それぞれ外部電極ペーストを２回塗布することにより厚膜形成されている。これにより、第２外部電極６ａ，６ｂ，８ａ，８ｂの電極厚は第１外部電極４ａ，４ｂの電極厚より大きくなっている。
なお、第１外部電極４ａ，４ｂ、第２外部電極６ａ，６ｂ，８ａ，８ｂの厚みは、積層セラミックコンデンサ１の第５面２ｅの表面から幅方向の中央に向かって研磨することによって、第１外部電極４ａ，４ｂ、第２外部電極６ａ，６ｂ，８ａ，８ｂの断面を露出させ、そして、研磨によるダレを除去した後に、第１外部電極４ａ，４ｂ、第２外部電極６ａ，６ｂ，８ａ，８ｂの断面に投影することによって測定することができる。

第１外部電極４ａ，４ｂの第１折り返し部９ｂ１の幅Ｂ’は、第１外部電極４ａ，４ｂの第１外部電極本体部９ａ１の幅Ｂよりも大きい。同様に、第２外部電極６ａ，６ｂ，８ａ，８ｂの第２折り返し部９ｂ２の幅Ａ’は、第２外部電極６ａ，６ｂ，８ａ，８ｂの第２外部電極本体部９ａ２の幅Ａよりも大きい。すなわち、第１外部電極４ａ，４ｂの第１折り返し部９ａ１の幅Ｂ’および第２外部電極６ａ，６ｂ，８ａ，８ｂの第２折り返し部９ｂ２の幅Ａ’は、第１外部電極４ａ，４ｂの第１外部電極本体部９ａ１の幅Ｂおよび第２外部電極６ａ，６ｂ，８ａ，８ｂの第２外部電極本体部９ａ２の幅Ａに比べて、それぞれＬ方向に伸ばした形状である。

また、第１外部電極４ａの第１折り返し部９ａ１の幅Ｂ’は、第１面２ａと第５面２ｅとが交差する境界部３ａおよび第１面２ａと第６面２ｆとが交差する境界部３ａにおいて最も大きくなり、第１外部電極４ｂの第１折り返し部９ａ１の幅Ｂ’は、第２面２ｂと第５面２ｅとが交差する境界部３ｂおよび第２面２ｂと第６面２ｆとが交差する境界部３ｂにおいて最も大きくなる。同様に、第２外部電極６ａ，８ａの第２折り返し部９ｂ２の幅Ａ’は、第１面２ａと第５面２ｅとが交差する境界部３ａおよび第１面２ａと第６面２ｆとが交差する境界部３ａにおいて最も大きくなり、第２外部電極６ｂ，８ｂの第２折り返し部９ｂ２の幅Ａ’は、第２面２ｂと第５面２ｅとが交差する境界部３ｂおよび第２面２ｂと第６面２ｆとが交差する境界部３ｂにおいて最も大きくなる。

第１外部電極４ａ，４ｂおよび第２外部電極６ａ，６ｂ，８ａ，８ｂは、Ａｇ、Ｃｕ、Ｎｉ、Ｐｄ、または、これら金属の合金などからなる。さらに、第１外部電極４ａ，４ｂおよび第２外部電極６ａ，６ｂ，８ａ，８ｂは、それぞれ、その表面にめっき皮膜が形成されている。めっき皮膜は、第１外部電極４ａ，４ｂおよび第２外部電極６ａ，６ｂ，８ａ，８ｂを保護し、かつ、第１外部電極４ａ，４ｂおよび第２外部電極６ａ，６ｂ，８ａ，８ｂのはんだ付け性を良好にする。

また、第１外部電極４ａ，４ｂがグランド側電極で、第２外部電極６ａ，６ｂ，８ａ，８ｂが信号側電極であってもよいし、第１外部電極４ａ，４ｂが信号側電極で、第２外部電極６ａ，６ｂ，８ａ，８ｂがグランド側電極であってもよい。

積層セラミック素子２は、幅Ｗ方向（積層方向）において、複数の内層用セラミック層１０と、複数の内層用セラミック層１０同士の界面に配設された複数の第１内部電極２０および第２内部電極２２と、複数の内層用セラミック層１０を挟むように前後に配設された外層用セラミック層１２とで構成された積層体構造を有している。

第１内部電極２０は、第１対向部２３ａと、第１対向部２３ａの中央部から上下の高さＴ方向にそれぞれ延在している第１引出部２４ａ，２４ｂとを有している。第１引出部２４ａは、積層セラミック素子２の第１面２ａの中央部に引き出されて第１外部電極４ａの第１外部電極本体部９ａ１に電気的に接続されている。第１引出部２４ｂは、積層セラミック素子２の第２面２ｂの中央部に引き出されて第１外部電極４ｂの第１外部電極本体部９ａ１に電気的に接続されている。

第２内部電極２２は、第２対向部２３ｂと、第２対向部２３ｂの左側端部から上下の高さＴ方向にそれぞれ延在している第２引出部２６ａ，２６ｂと、第２対向部２３ｂの右側端部から上下の高さＴ方向にそれぞれ延在している第２引出部２８ａ，２８ｂとを有している。第２引出部２６ａは、積層セラミック素子２の第１面２ａの左側端部に引き出されて第２外部電極６ａの第２外部電極本体部９ａ２に電気的に接続されている。第２引出部２６ｂは、積層セラミック素子２の第２面２ｂの左側端部に引き出されて第２外部電極６ｂの第２外部電極本体部９ａ２に電気的に接続されている。第２引出部２８ａは、積層セラミック素子２の第１面２ａの右側端部に引き出されて第２外部電極８ａの第２外部電極本体部９ａ２に電気的に接続されている。第２引出部２８ｂは、積層セラミック素子２の第２面２ｂの右側端部に引き出されて第２外部電極８ｂの第２外部電極本体部９ａ２に電気的に接続されている。

第１内部電極２０と第２内部電極２２とは、幅Ｗ方向において、誘電体材料からなる内層用セラミック層１０を介して対向している。この第１内部電極２０と第２内部電極２２とが、内層用セラミック層１０を介して対向している部分（第１内部電極２０の第１対向部２３ａと第２内部電極２２の第２対向部２３ｂとが対向している部分）に静電容量が形成されている。第１内部電極２０および第２内部電極２２は、Ａｇ、Ｃｕ、Ｎｉ、Ｐｄ、または、これら金属の合金などからなる。また、内層用セラミック層１０および外層用セラミック層１２は、チタン酸バリウム系材料、チタン酸ストロンチウム系材料などからなる。

以上の構成からなる積層セラミックコンデンサ１では、第１内部電極２０および第２内部電極２２が積層セラミックコンデンサ１の第１面２ａまたは第２面２ｂ（言い換えると、実装面）に垂直に配置されており、積層方向が第１面２ａまたは第２面２ｂ（言い換えると、実装面）に対して平行である。

（２）第２の実施の形態
図４は、積層セラミック電子部品である積層セラミックコンデンサ１Ａを示す外観斜視図である。図５は、図４に示した積層セラミック素子２の斜視図である。図６は、図５に示した積層セラミック素子２の分解斜視図である。なお、図４〜図６において、前記第１の実施の形態の積層セラミックコンデンサ１の部品や部分と同一の部品や部分には、同じ符号を付してその詳細な説明は省略する。

積層セラミックコンデンサ１Ａは、前記第１の実施の形態の積層セラミックコンデンサ１において、第１内部電極２０の第１引出部２４ａおよび第２内部電極２２の第２引出部２６ａ，２８ａを省略したものと同様のものである。

積層セラミックコンデンサ１Ａは、略直方体の積層セラミック素子２と、積層セラミック素子２の表面の中央部に形成された第１外部電極４ｂと、積層セラミック素子２の表面の左右の端部に形成された第２外部電極６ｂ，８ｂとを備えている。

第１外部電極４ｂは第２面２ｂの中央部に形成されている。第２外部電極６ｂ，８ｂは、第２面２ｂの左右の両端部に、第１外部電極４ｂを間に配置するように、それぞれ設けられている。従って、第２面２ｂが、積層セラミックコンデンサ１Ａの実装面となる。積層セラミックコンデンサ１Ａは３端子コンデンサである。

ここで、第１外部電極４ｂの第１外部電極本体部９ａ１の幅Ｂは、第２外部電極６ｂ，８ｂの第２外部電極本体部９ａ２の幅Ａより大きく設定されている。

そして、第１外部電極４ｂは、外部電極ペーストを１回塗布することにより形成されている。また、第２外部電極６ｂ，８ｂは、それぞれ外部電極ペーストを２回塗布することにより形成されている。これにより、第２外部電極６ｂ，８ｂの電極厚は第１外部電極４ｂの電極厚より大きくなっている。

第１外部電極４ｂは、後述する第１内部電極２０の第１引出部２４ｂと電気的に接続される第１外部電極本体部９ａ１と、第１外部電極本体部９ａ１の両端に延在して形成される第１折り返し部９ｂ１とを有する。また、第２外部電極６ｂ，８ｂは、後述する第２内部電極２２の第２引出部２６ｂ，２８ｂと電気的に接続される第２外部電極本体部９ａ２と、第２外部電極本体部９ａ２の両端に延在して形成される第２折り返し部９ｂ２とを有する。第１および第２外部電極本体部９ａ１，９ａ２は、第２面２ｂに形成されており、第２折り返し部９ｂ２は、第５面２ｅおよび第６面２ｆに形成される。

第１外部電極４ｂの第１折り返し部９ｂ１の幅Ｂ’は、第１外部電極４ｂの第１外部電極本体部９ａ１の幅Ｂよりも大きい。同様に、第２外部電極６ｂ，８ｂの第２折り返し部９ｂ２の幅Ａ’は、第２外部電極６ｂ，８ｂの第２外部電極本体部９ａ２の幅ａよりも大きい。すなわち、第１外部電極４ｂの第１折り返し部９ｂ１の幅Ｂ’および第２外部電極６ｂ，８ｂの第２折り返し部９ｂ２の幅Ａ’は、第１外部電極４ｂの第１外部電極本体部９ａ１の幅Ｂおよび第２外部電極６ｂ，８ｂの第２外部電極本体部９ａ２の幅Ａに比べて、Ｌ方向に伸ばした形状である。

また、第１外部電極４ｂの第１折り返し部９ａ１の幅Ｂ’は、第２面２ｂと第５面２ｅとが交差する境界部３ｂおよび第２面２ｂと第６面２ｆとが交差する境界部３ｂにおいて最も大きくなる。同様に、第２外部電極６ｂ，８ｂの第２折り返し部９ｂ２の幅Ａ’は、第２面２ｂと第５面２ｅとが交差する境界部３ｂおよび第２面２ｂと第６面２ｆとが交差する境界部３ｂにおいて最も大きくなる。

第１外部電極４ｂおよび第２外部電極６ｂ，８ｂは、それぞれ、その表面にめっき皮膜が形成されている。

第１内部電極２０は、第１対向部２３ａと、第１対向部２３ａの中央部から高さＴ方向の下方に延在している第１引出部２４ｂとを有している。第１引出部２４ｂは、積層セラミック素子２の第２面２ｂの中央部に引き出されて第１外部電極４ｂの第１外部電極本体部９ａ１に電気的に接続されている。

第２内部電極２２は、第２対向部２３ｂと、第２対向部２３ｂの左側端部から高さＴ方向の下方に延在している第２引出部２６ｂと、第２対向部２３ｂの右側端部から高さＴ方向の下方に延在している第２引出部２８ｂとを有している。第２引出部２６ｂは、積層セラミック素子２の第２面２ｂの左側端部に引き出されて第２外部電極６ｂの第２外部電極本体部９ａ２に電気的に接続されている。第２引出部２８ｂは、積層セラミック素子２の第２面２ｂの右側端部に引き出されて第２外部電極８ｂの第２外部電極本体部９ａ２に電気的に接続されている。

第１内部電極２０と第２内部電極２２とは、幅Ｗ方向において、誘電体材料からなる内層用セラミック層１０を介して対向している。この第１内部電極２０と第２内部電極２２とが、内層用セラミック層１０を介して対向している部分（第１内部電極２０の第１対向部２３ａと第２内部電極２２の第２対向部２３ｂとが対向している部分）に静電容量が形成されている。

以上の構成からなる積層セラミックコンデンサ１Ａでは、第１内部電極２０および第２内部電極２２が積層セラミックコンデンサ１の第２面２ｂ（言い換えると、実装面）に垂直に配置されており、積層方向が第２面２ｂ（言い換えると、実装面）に対して平行である。

２．積層セラミック電子部品の製造方法
次に、前述の積層セラミックコンデンサ１，１Ａの製造方法を説明する。図７は、積層セラミックコンデンサ１，１Ａの製造方法を示すフローチャートである。

工程Ｓ１で、チタン酸バリウム系材料またはチタン酸ストロンチウム系材料からなるセラミック粉末に、有機バインダ、分散剤および可塑剤などが添加されて、シート成形用スラリーが作製される。次に、シート成形用スラリーは、ドクターブレード法によって、内層もしくは外層用セラミックグリーンシートに成形される。

次に、工程Ｓ２で、内層用セラミックグリーンシート上に、Ａｇを含有する内部電極ペーストがスクリーン印刷法で塗布され、第１内部電極２０および第２内部電極２２となるべき電極ペースト膜が形成される。

次に、工程Ｓ３で、電極ペースト膜が形成された内層用セラミックグリーンシートは、第１内部電極２０の電極ペースト膜と第２内部電極２２の電極ペースト膜とが交互になるように複数枚積層される。さらに、複数枚の外層用セラミックグリーンシートが、積層された内層用セラミックグリーンシートを挟むように積層されて圧着される。この積層セラミックグリーンシートは、個々の積層セラミック素子２となるべき寸法に切断され、複数の未焼成の積層セラミック素子２とされる。

次に、工程Ｓ４で、未焼成の積層セラミック素子２は、脱バインダ処理された後、焼成され、焼結した積層セラミック素子２とされる。内層用および外層用セラミックグリーンシートと電極ペースト膜とは同時焼成され、内層用セラミックグリーンシートは内層用セラミック層１０となり、外層用セラミックグリーンシートは外層用セラミック層１２となり、電極ペースト膜は第１内部電極２０もしくは第２内部電極２２となる。

次に、工程Ｓ５で、焼結した積層セラミック素子２の表面に、１回目の外部電極ペースト（ＡｇＰｄ合金ペースト）の塗布が行われる。１回目の外部電極ペーストの塗布は、第１外部電極４ａ，４ｂの外部電極ペーストを塗布すると共に、第２外部電極６ａ，６ｂ，８ａ，８ｂの１回目の外部電極ペーストを塗布する。

１回目の外部電極ペーストの塗布は、図８に示す塗布装置３０を使用してローラ転写法で行われる。塗布装置３０は、所定の間隔で配置されている一対の塗布部３２ａ，３２ｂを備えている。

塗布部３２ａは、塗布ローラ３４ａと、塗布ローラ３４ａに圧接したスクレーパ３６ａと、スクレーパ３６ａの上流側に配設されて塗布ローラ３４ａに圧接した転写ローラ３８ａと、ペースト槽４０ａとを備えている。同様に、塗布部３２ｂも、塗布ローラ３４ｂと、塗布ローラ３４ｂに圧接したスクレーパ３６ｂと、スクレーパ３６ｂの上流側に配設されて塗布ローラ３４ｂに圧接した転写ローラ３８ｂと、ペースト槽４０ｂとを備えている。

塗布ローラ３４ａの外周面には、図９に示すように、積層セラミックコンデンサ１の第１外部電極４ｂに対応する位置に、外周方向に延在している溝４２が形成され、第２外部電極６ｂ，８ｂに対応する位置に、それぞれ外周方向に延在している溝４４，４８が形成されている。図示しないけれども、塗布ローラ３４ｂの外周面にも、第１外部電極４ａに対応する位置に、外周方向に延在している溝４２が形成され、第２外部電極６ａ，８ａに対応する位置に、それぞれ外周方向に延在している溝４４，４８が形成されている。

塗布ローラ３４ａ，３４ｂの回転軸５２の方向において、塗布ローラ３４ａ，３４ｂの中央部に形成した溝４２の幅は、第１外部電極４ａ，４ｂの幅と略等しい寸法に設定されている。塗布ローラ３４ａ，３４ｂの回転軸５２の方向において、塗布ローラ３４ａ，３４ｂの左右の端部に形成した溝４４，４８の幅は、第２外部電極６ａ，６ｂ，８ａ，８ｂの幅と略等しい寸法に設定されている。溝４２，４４，４８の横断面の形状は、矩形、Ｕ形、三角形、半円形などである。

スクレーパ３６ａ，３６ｂは、それぞれ転写ローラ３８ａ、３８ｂによって塗布ローラ３４ａ，３４ｂの外周表面に供給されて付着した外部電極ペースト５０のうち余分なものを掻き落とすと同時に、溝４２，４４，４８に外部電極ペースト５０を充填させるためのものである。

転写ローラ３８ａ，３８ｂは、それぞれペースト槽４０ａ，４０ｂに入っている外部電極ペースト５０を取り出して、塗布ローラ３４ａ，３４ｂに供給するためのものである。

複数の積層セラミック素子２は、長さＬ方向の両端面である第３面２ｃおよび第４面２ｄがそれぞれ一対のキャリアテープ４２に貼り付けられて挟持されることにより、一対のキャリアテープ４２によって、塗布装置３０の塗布部３２ａと塗布部３２ｂの間を搬送される。そして、塗布ローラ３４ａ，３４ｂの回転軸５２に対して長さＬ方向が平行になるように配設された積層セラミック素子２が、塗布ローラ３４ａと塗布ローラ３４ｂとの間を通るときに、塗布ローラ３４ａ，３４ｂによって両側から強く押し付けられる。

このとき、図１２に示すように、塗布ローラ３４ａ，３４ｂの溝４２，４４，４８に充填されている外部電極ペースト５０の一部が、積層セラミック素子２の第１面２ａおよび第２面２ｂに、第１外部電極４ａ，４ｂおよび第２外部電極６ａ，６ｂ，８ａ，８ｂのパターン形状に合わせて転写され塗布される。すなわち、第１外部電極４ａ，４ｂの外部電極ペースト５０および第２外部電極６ａ，６ｂ，８ａ，８ｂの１回目の外部電極ペースト５０が、積層セラミック素子２に付与される。

また、塗布ローラ３４ａ，３４ｂが積層セラミック素子２に対して強く押し付けられることで、第１外部電極４ａ，４ｂおよび第２外部電極６ａ，６ｂ，８ａ，８ｂにおいて、それぞれの第１および第２折り返し部９ｂ１，９ｂ２の幅が、第１および第２外部電極本体部９ａ１，９ａ２の幅よりも大きくなるように形成することができる。

この場合、塗布幅が広いほど、塗布厚が厚くなる。従って、溝４２の幅が溝４４，４８の幅より広いので、第１外部電極４ａ，４ｂの外部電極ペースト５０の塗布厚みは厚く、第２外部電極６ａ，６ｂ，８ａ，８ｂの外部電極ペースト５０の塗布厚みは薄くなる。

なお、図１２は簡略化のため、塗布ローラ３４ｂによる外部電極ペースト５０の積層セラミック素子２への塗布は図示していない。

また、積層セラミックコンデンサ１Ａを製造する場合は、一方の塗布部３２ｂのペースト槽４０ｂに外部電極ペースト５０を入れないでおくことにより、第１外部電極４ａおよび１回目の第２外部電極６ａ，８ａが形成されなくなる。

１回目の外部電極ペースト塗布工程は、第１外部電極４ａ，４ｂの外部電極ペースト５０を塗布すると共に、第２外部電極６ａ，６ｂ，８ａ，８ｂの１回目の外部電極ペースト５０を塗布するため、効率良く外部電極が形成される。

なお、キャリアテープ４２による積層セラミック素子２の搬送速度と、塗布ローラ３４ａ、３４ｂの外周速度とは略等しい速度に設定される。

次に、工程Ｓ６で、積層セラミック素子２に塗布された第１外部電極４ａ，４ｂの外部電極ペースト５０および第２外部電極６ａ，６ｂ，８ａ，８ｂの１回目の外部電極ペースト５０が焼き付けられる。これにより、第１外部電極４ａ，４ｂおよび第２外部電極６ａ，６ｂ，８ａ，８ｂの１回目の外部電極部分が形成される。このとき、第１外部電極４ａ，４ｂの電極厚みは厚く、第２外部電極６ａ，６ｂ，８ａ，８ｂの電極厚みは薄い。
なお、工程Ｓ６を省略して、工程Ｓ５から直接に工程Ｓ７へ移行して、工程Ｓ８でまとめて第１外部電極４ａ，４ｂおよび第２外部電極６ａ，６ｂ，８ａ，８ｂを焼き付けてもよい。

次に、工程Ｓ７で、積層セラミック素子２の表面に、２回目の外部電極ペースト（ＡｇＰｄ合金ペースト）の塗布が行われる。２回目の外部電極ペーストの塗布は、第２外部電極６ａ，６ｂ，８ａ，８ｂの２回目の外部電極ペーストのみを塗布する。

２回目の外部電極ペーストの塗布は、１回目の外部電極ペーストの塗布に用いた図８に示す塗布装置３０において、スクレーパ３６ａ，３６ｂを図１１に示すスクレーパ３７ａ，３７ｂに置き換えたものと同様のものを使用してローラ転写法で行われる。

スクレーパ３７ａ，３７ｂは、塗布ローラ３４ａ，３４ｂの中央部に形成した溝４２の横断面の形状と略等しいサイズの凸部６０が、溝４２に対応する位置に設けられている。従って、スクレーパ３７ａ，３７ｂは、塗布ローラ３４ａ，３４ｂの表面に供給されて付着した外部電極ペースト５０のうち余分なものを掻き落とし、溝４２に充填されている外部電極ペースト５０を凸部６０によって溝４２から掻き出すと共に、溝４４，４８に外部電極ペースト５０を充填させることができる。

複数の積層セラミック素子２は、長さＬ方向の両端面である第３面２ｃおよび第４面２ｄがそれぞれ一対のキャリアテープ４２に貼り付けられることにより、一対のキャリアテープ４２によって、塗布装置３０の塗布部３２ａと塗布部３２ｂの間を搬送される。そして、塗布ローラ３４ａ，３４ｂの回転軸５２に対して長さＬ方向が平行になるように配設された積層セラミック素子２が、塗布ローラ３４ａと塗布ローラ３４ｂとの間を通るときに、塗布ローラ３４ａ，３４ｂによって両側から強く押し付けられる。

このとき、図１２に示すように、塗布ローラ３４ａ，３４ｂの溝４４，４８に充填されている外部電極ペースト５０が、積層セラミック素子２の第１面２ａおよび第２面２ｂに、第２外部電極６ａ，６ｂ，８ａ，８ｂのパターン形状に合わせて転写され塗布される。すなわち、第２外部電極６ａ，６ｂ，８ａ，８ｂの２回目の外部電極ペースト５０が、第２外部電極６ａ，６ｂ，８ａ，８ｂの１回目の外部電極部分の表面上にさらに付与される。これにより、第２外部電極６ａ，６ｂ，８ａ，８ｂの電極厚みは、第１外部電極４ａ，４ｂの電極厚みより大きくなる。

また、塗布ローラ３４ａ，３４ｂが積層セラミック素子２に対して強く押し付けられることで、第２外部電極６ａ，６ｂ，８ａ，８ｂにおいて、それぞれの第２折り返し部９ｂ２の幅が、第２外部電極本体部９ａ２の幅よりも大きくなるように形成することができる。

なお、図１２は簡略化のため、塗布ローラ３４ｂによる外部電極ペースト５０の積層セラミック素子２への塗布は図示されていない。また、積層セラミックコンデンサ１Ａを製造する場合は、一方の塗布部３２ｂのペースト槽４０ｂに外部電極ペースト５０を入れないでおくことにより、２回目の第２外部電極６ａ，８ａが形成されなくなる。

また、第１外部電極４ａ，４ｂは、塗布ローラ３４ａ，３４ｂの溝４２にその一部が収容されるので、積層セラミック素子２の姿勢が良くなり、塗布精度が良くなる。

次に、工程Ｓ８で、積層セラミック素子２に塗布された第２外部電極６ａ，６ｂ，８ａ，８ｂの２回目の外部電極ペースト５０が焼き付けられる。これにより、第１外部電極４ａ，４ｂおよび第２外部電極６ａ，６ｂ，８ａ，８ｂの２回目の外部電極部分が形成される。こうして、第２外部電極６ａ，６ｂ，８ａ，８ｂの電極厚が第１外部電極４ａ，４ｂの電極厚より大きく形成される。また、第１外部電極４ａ，４ｂのそれぞれの第１折り返し部９ｂ１の幅Ｂ’は、それぞれの第１外部電極本体部９ａ１の幅Ｂよりも大きく形成され、第２外部電極６ａ，６ｂ，８ａ，８ｂのそれぞれの第２折り返し部９ｂ２の幅Ａ’は、それぞれの第２外部電極本体部９ａ２の幅Ａよりも大きく形成される。

次に、工程Ｓ９で、第１外部電極４ａ，４ｂおよび第２外部電極６ａ，６ｂ，８ａ，８ｂのそれぞれの表面に、湿式めっきによってＮｉめっき、Ｓｎめっきが順に形成される。こうして、積層セラミックコンデンサ１，１Ａが得られる。

３．本実施の形態の効果
本実施の形態によれば、第１外部電極４ａ，４ｂの第１折り返し部９ｂ１の幅Ｂ’が、第１外部電極４ａ，４ｂの第１外部電極本体部９ａ１の幅Ｂよりも大きく形成されており、第２外部電極６ａ，６ｂ，８ａ，８ｂの第２折り返し部９ｂ２の幅Ａ’が、第２外部電極６ａ，６ｂ，８ａ，８ｂの第２外部電極本体部９ａ２の幅Ａよりも大きく形成されていることから、第１外部電極４ａ，４ｂの第１折り返し部９ｂ１および第２外部電極６ａ，６ｂ，８ａ，８ｂの第２折り返し部９ｂ２に対して濡れ上がるはんだの量を、従来に比べ増加させることできる。従って、図１３（Ｂ）に示すように、積層セラミックコンデンサ１，１Ａと回路基板９０との固着力を確保しつつ、従来に比べ、回路基板９０のランド９２におけるフィレット９４の面積を小さくすることができる。そのため、積層セラミックコンデンサ１，１Ａを回路基板９０に実装することにより、回路基板９０のランド９２のパターンの面積を削減することができる。

なお、この発明は、前記実施の形態に限定されるものではなく、その要旨の範囲内で種々に変形される。

１，１Ａ積層セラミックコンデンサ
２積層セラミック素子
２ａ第１面
２ｂ第２面
２ｃ第３面
２ｄ第４面
２ｅ第５面
２ｆ第６面
３ａ，３ｂ境界部
４ａ，４ｂ第１外部電極
６ａ，６ｂ，８ａ，８ｂ第２外部電極
９ａ１第１外部電極本体部
９ａ２第２外部電極本体部
９ｂ１第１折り返し部
９ｂ２第２折り返し部
１０内層用セラミック層
１２外層用セラミック層
２０第１内部電極
２２第２内部電極
２３ａ第１対向部
２３ｂ第２対向部
２４ａ，２４ｂ第１引出部
２６ａ，２６ｂ，２８ａ，２８ｂ第２引出部
３０塗布装置
３２ａ，３２ｂ塗布部
３４ａ，３４ｂ塗布ローラ
３６ａ，３６ｂ，３７ａ，３７ｂスクレーパ
３８ａ，３８ｂ転写ローラ
４０ａ，４０ｂペースト槽
４２，４４，４８溝
５０外部電極ペースト
５２塗布ローラの回転軸
６０凸部
９０回路基板
９２ランド
９４フィレット
Ｌ長さ
Ｔ高さ
Ｗ幅
Ａ第２外部電極の第２外部電極本体部の幅
Ａ’ 第２外部電極の第２折り返し部の幅
Ｂ第１外部電極の第１外部電極本体部の幅
Ｂ’ 第１外部電極の第１折り返し部の幅

Claims

積層セラミック素子と、
前記積層セラミック素子の内部に設けられ、
セラミック層を介して対向する第１内部電極と第２内部電極と、前記積層セラミック素子表面の両端部に設けられた第２外部電極と、前記第２外部電極の間に設けられた第１外部電極と、を備えた積層セラミック電子部品であって、
前記第１外部電極および前記第２外部電極は、
複数の前記第１内部電極が前記積層セラミック素子表面の中央部に引き出された面において前記第１外部電極に電気的に接続するための第１外部電極本体部と、複数の前記第２内部電極が前記積層セラミック素子の両端部のそれぞれに引き出された面において前記第２外部電極に電気的に接続するための第２外部電極本体部と、
前記第１および第２内部電極が引き出された面と交差した面に形成され、かつ、前記第１外部電極本体部の両端に延在して形成される第１折り返し部と、を有し、
前記第１および第２内部電極が引き出された面と交差した面に形成され、かつ、前記第２外部電極本体部の両端に延在して形成される第２折り返し部と、を有し、
前記第１外部電極の幅が前記第２外部電極の幅より大きく、
前記第１および第２内部電極が引き出された面と交差した面との境界部は面取りされており、
前記第１および第２折り返し部の幅が、前記第１および第２外部電極本体部の幅より大きく、
前記第１および第２折り返し部は、前記面取りされた前記第１および第２内部電極が引き出された面と交差した面の前記境界部において最も大きい幅を有すること、
を特徴とする、積層セラミック電子部品。
前記第１外部電極が信号側電極であって、前記第２外部電極がグランド側電極であることを特徴とする請求項１に記載の積層セラミック電子部品。
前記積層セラミック素子は、
長さ方向及び幅方向に沿って延びる第１面および第２面と、幅方向および厚み方向に沿って延びる第３面および第４面と長さ方向及び厚み方向に沿って延びる第５面及び第６面とを有し、
前記第１および第２外部電極本体部は少なくとも前記第１面に形成されており、
前記第１外部電極、第２外部電極が設けられた積層セラミック素子の長さ方向の寸法が、２．０ｍｍ以上２．１ｍｍ以下であって、前記第１面における第２外部電極の長さ方向の寸法が０．３５以上０．４５ｍｍ以下であり、前記第１面における第１外部電極の長さ方向の寸法が０．６３以上０．６７ｍｍ以下であることを特徴とする請求項１または請求項２に記載の積層セラミック電子部品。